JP2006186303A - 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】リセスされたゲートを有するMOSFETは、半導体基板の所定深さに形成されたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース/ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされてリセスされたゲート電極と、前記リセスされたゲート電極の側面に形成されたスペーサーと、前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース/ドレーン領域とを含む。
【選択図】図2
Description
Claims (18)
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成されたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース/ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされてリセスされたゲート電極と、
前記リセスされたゲート電極の側面に形成されたスペーサーと、
前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース/ドレーン領域と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。 - 前記リセスされたゲート電極がミスアラインされる領域は、前記ソース領域であることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記ドレーン領域側リセス領域の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセス領域は、50〜2500Åであることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセスされたゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成されたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース/ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされて、残り他の領域とは正アラインされてリセスされたゲート電極と、
前記リセスされたゲート電極の側面に形成されたスペーサーと、
前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース/ドレーン領域と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。 - 前記リセスされたゲート電極がミスアラインされる領域は、前記ソース領域であることを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセス領域は、50〜2500Åであることを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセスされたゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板の所定深くをエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも1層以上の導電膜を形成する段階と、
前記導電膜をソース/ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされるようにパターニングしてリセスされたゲート電極を形成する段階と、
前記リセスされたゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーにより露出した前記半導体基板内にドーパントを注入してソース/ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。 - 前記リセスされたゲート電極がミスアラインされる領域は、前記ソース領域であることを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記スペーサーを形成する段階で、前記ドレーン領域側リセス領域の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記リセス領域は、50〜2500Åであることを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板の所定深くをエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも1層以上の導電膜を形成する段階と、
前記導電膜をソース/ドレーン領域のうち、いずれかの領域に対応するリセス領域とミスアラインしてもう一方の領域と正アラインされるようにパターニングしてリセスされたゲート電極を形成する段階と、
前記リセスされたゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーにより露出した前記半導体基板内にドーパントを注入してソース/ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。 - 前記リセスされたゲート電極がミスアラインされる領域は、前記ソース領域であることを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記リセス領域は、50〜2500Åであることを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
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