CN100505311C - 非对称凹陷栅极金属氧化物半导体场效应晶体管及其制法 - Google Patents
非对称凹陷栅极金属氧化物半导体场效应晶体管及其制法 Download PDFInfo
- Publication number
- CN100505311C CN100505311C CNB2005100821574A CN200510082157A CN100505311C CN 100505311 C CN100505311 C CN 100505311C CN B2005100821574 A CNB2005100821574 A CN B2005100821574A CN 200510082157 A CN200510082157 A CN 200510082157A CN 100505311 C CN100505311 C CN 100505311C
- Authority
- CN
- China
- Prior art keywords
- gate electrode
- depressed area
- recess gate
- impurity range
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 230000000994 depressogenic effect Effects 0.000 claims description 59
- 230000005669 field effect Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims 13
- 239000002019 doping agent Substances 0.000 abstract description 10
- 125000006850 spacer group Chemical group 0.000 abstract 2
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 239000011810 insulating material Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000002353 field-effect transistor method Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开一种非对称凹陷栅极MOSFET，和一种用于制造非对称凹陷栅极MOSFET的方法。非对称凹陷栅极MOSFET包括：一半导体中以一预定深度形成的凹陷区；于一半导体衬底上以间隙填充该凹陷区而以一预定高度所形成的凹陷栅极电极，且与对应源极/漏极区之一者的凹陷区错位；形成于凹陷栅极电极的侧面上的间隙壁；以及注入有掺杂剂的形成于曝露于间隙壁之间的半导体衬底中的源极/漏极区。栅极电极与源极/漏极区之间的重叠可藉于凹陷栅极结构中具有与凹陷区错位的源极/漏极区之一者被减低，且由一电场最大点A与一应力最大点B间的一致性所造成的异常漏电流，可藉改变源极/漏极区的外形被急剧地减低。
Description
技术领域
本发明涉及一种用以制造一半导体元件的方法，且更特定地，涉及一种非对称凹陷栅极金属氧化物半导体场效应晶体管(MOSFET)，其可减低由一半导体如DRAM或相类物中的凹陷栅极结构中的栅极电极与源极/漏极区间重叠所造成的异常漏电流，还涉及其制造方法。
背景技术
通常，一MOSFET为一场效晶体管，其中形成于一半导体衬底顶部上的栅极电极以一薄绝缘膜隔离，且为一半导体元件其具有适于高密度集成而不会如结型晶体管减低其阻抗的特性。
然而，当一半导体元件的集成度增加时，该元件的尺寸被减低。因此，一晶体管的阈值电压减低，而产生一短沟道效应或由浅沟隔离工艺中有源区的边缘而深化INWE(inverse narrow width effect，反窄化宽度效应)，因此，漏电流特性于MOSFET的亚阈值(subthreshold)区与截止(off)区被观察到，且半导体元件的特性，例如，DRAM的刷新(refresh)时间或数据保留时间被降级。
最近，一凹陷栅极MOSFET已开发出，其藉增加沟道长度而不用增加半导体元件的掺杂浓度，而可抑制阈值电压的降低。在一种用以制造一凹陷栅极MOSFET的方法中，藉以一预定深度凹陷化一半导体衬底(在该处将形成沟道区)，且形成栅极电极于凹陷衬底上，从而于垂直方向增加沟道长度。换句话说，因为半导体衬底被凹陷使得一有效沟道长度被增加，可能获得一短沟道边际(margin)而不用增加沟道区的掺杂浓度，这避免DRAM的特性如刷新时间、数据保留时间等的退化(degradation)。
图1a与1b为垂直剖面图，显示现有技术中一凹陷栅极MOSFET结构。
参考图1a，于传统MOSFET中，一STI结构的元件隔离膜12被形成于一硅衬底如一半导体衬底10上，在位于元件隔离膜12之间以一预定深度被蚀刻的衬底10凹陷区中，经由一栅极绝缘膜14以间隙填充形成凹陷栅极电极16与18，且由绝缘材料制成的间隙壁22被形成于栅极电极16与18的侧壁上，于此点，下栅极电极16由掺杂的多晶硅形成，且上栅极电极18由金属或金属硅化物形成。绝缘材料的一硬掩模20，例如，SiON，被附加地形成于栅极电极的顶部上。
又，离子注入有一n型或p型掺杂剂的源极/漏极区24被形成于曝露于间隙壁22之间的半导体衬底10中，且由绝缘材料制成的间隙壁26被形成于硬掩模20与栅极电极16与18的侧壁上。
此外，间隙填充接触28被形成于曝露于间隙壁26之间的半导体衬底10的浅蚀刻凹槽内以及形成于其间的空间中。
如此构建于现有技术的凹陷栅极MOSFET可解决短沟道效应所造成的上述问题，因为凹陷区中栅极电极16的宽度大于在上部分的栅极电极18的宽度而因此与一平面结构的典型MOSFET相比增加了沟道长度。然而，因为栅极电极16和18与源极/漏极区24之间的重叠被增加(b)，GIDL(gateinduce drain leakage，栅极诱生漏极泄漏)被增加，或因为该应力最大点与一电场最大点在凹陷栅极边缘是一致的，漏电流被异常地增加，等等。结果，在具有此凹陷栅极MOSFET的DRAM中，刷新时间或数据停留时间或相类物如先前被减低。
为克服此问题，一外栅极结构可藉减低凹陷栅极电极16的宽度与加宽源极/漏极区而达成。但是界定具有一减少宽度的凹陷栅极区与接着蚀刻它们是非常困难的。
发明内容
因此，本发明要解决的一个技术问题是克服传统缺点与提供一种非对称凹陷栅极MOSFET，藉具有于凹陷栅极结构中与凹陷区错位的源极/漏极区之一者，其可减低栅极电极与源极/漏极区间的重叠和减低异常漏电流。
本发明要解决的另一技术问题是提供一种用以制造一非对称凹陷栅极MOSFET方法，于半导体衬底中形成凹陷区，使用用于栅极电极的导电材料间隙填充该凹陷区，以及错位化和将其构图，形成了在源极/漏极区之一者中具有一增加的栅极电极宽度的非对称凹陷栅极，可以减低栅极电极与源极/漏极区间的重叠并减低异常漏电流。
为达成本发明的目标，提供一种非对称凹陷栅极MOSFET，包括：于一半导体中以一预定深度所形成的凹陷区；以间隙填充该凹陷区于一半导体衬底上形成的一预定高度的凹陷栅极电极，其与对应源极/漏极区之一者的凹陷区错位；形成于凹陷栅极电极的侧面上的间隙壁；以及注入有掺杂剂的形成于曝露于间隙壁之间的半导体衬底中的源极/漏极区。
为达成本发明第一目的，提供另一非对称凹陷栅极MOSFET，包括：于一半导体中以一预定深度所形成的凹陷区；以间隙填充该凹陷区于一半导体衬底上形成的一预定高度的凹陷栅极电极，其与对应源极/漏极区之一者的凹陷区错位且与另一剩余凹陷区自对准；于凹陷栅极电极的侧面上形成的间隙壁；以及注入有一掺杂剂的形成于曝露于间隙壁之间的半导体衬底中的源极/漏极区。
为达成本发明的另一目的，提供一种用以制造一非对称凹陷栅极MOSFET方法，包括步骤：藉蚀刻一半导体衬底形成一预定深度的凹陷区；在间隙填充该凹陷区时，于半导体衬底上形成一预定高度的至少一层导电膜；藉构图该导电膜形成凹陷栅极电极，以与对应源极/漏极区之一者的凹陷区错位；形成间隙壁于凹陷栅极电极的侧面上；以及藉注入一掺杂剂于曝露于间隙壁之间的半导体衬底中形成源极/漏极区。
为达成本发明的所述另一目的，提供另一种用以制造一非对称凹陷栅极MOSFET方法，包括步骤：藉蚀刻一半导体衬底形成一预定深度的凹陷区；当间隙填充该凹陷区时，于半导体衬底上形成一预定高度的至少一层导电膜；藉构图导电膜形成凹陷栅极电极，以与对应源极/漏极区之一者的凹陷区错位，且与另一剩余凹陷区自对准；形成间隙壁于凹陷栅极电极的侧面上；以及藉注入一掺杂剂于曝露于间隙壁之间的半导体衬底中形成源极/漏极区。
附图说明
本发明的以上与其它特征和优点将由例示实施例的详细描述与参考附图而变得更加明显，其中：
图1a与1b为垂直剖面图显示现有技术中一凹陷栅极MOSFET结构；
图2为依据本发明的一实施例的一垂直剖面图，显示一非对称凹陷栅极MOSFET结构；
图3a至3e为依据本发明的一实施例的工艺图，用以解释一种用于制造一非对称凹陷栅极MOSFET的方法；
图4为依据本发明的一图示，显示由一非对称凹陷栅极MOSFET模拟的电场与应力结果；
图5a与5b分别为依据现有技术和本发明的图示，比较凹陷栅极MOSFET的有源区掩模与栅极掩模；以及
图6为依据本发明另一实施例的一垂直剖面图，显示一非对称凹陷栅极MOSFET结构。
附图标记说明
10，100，200 衬底
12，102，202 隔离膜
14，210 栅极绝缘膜
16，18，112，114，212，214 凹陷栅极电极
20，116，216 硬掩模
22，26，120，124，220，224 间隙壁
24，122，222 源极/漏极区
28，126，226 间隙填充接触
104 阈值电压控制区
106 光致抗蚀剂图案
108 凹陷区
110 绝缘膜
118 凹陷
140 有源区
142 栅极掩模
144 凹陷栅极掩模
具体实施方式
依据本发明的一优选实施例将参考附图被详细描述，使得本领域内的技术人员可容易地实行该发明。
在附图中，厚度显示为较大以清楚地表示多重的层与区域。在说明书全文中，相同的元件以相同的附图标记表示。
依据本发明的一实施例，图2为一垂直剖面图显示一非对称凹陷栅极MOSFET结构。如图2所示，依据该实施例的非对称凹陷栅极MOSFET具有以下结构。
一STI结构的元件隔离膜102被形成于作为一半导体衬底100的一硅衬底上，且凹陷栅极电极112与114经由一栅极绝缘膜110藉间隙填充凹陷区以一预定高度被形成于半导体衬底上，所述凹陷区是元件隔离膜102间的衬底100的部分，凹陷区以一预定深度被蚀刻，且与对应源极/漏极区122之一者的凹陷区错位。由绝缘材料制成的间隙壁120被形成于栅极电极112与114的侧壁上。于此点，下栅极电极112由掺杂多晶硅形成，且上栅极电极114由金属或金属硅化物形成。绝缘材料、例如SiON的一硬掩模116被附加地形成于栅极电极114的顶部上。
又，离子注入有n型或p型掺杂剂的源极/漏极区122被形成于曝露于间隙壁120间的半导体衬底100中，且由绝缘材料制成的间隙壁124被形成于硬掩模116与栅极电极112与114的侧壁上。
此外，间隙填充接触126被形成于曝露于间隙壁124间的半导体衬底100的浅蚀刻凹槽中以及形成于间隙壁124之间的空间中。
在本发明的非对称凹陷栅极MOSFET中，优选为，在源极/漏极区中，凹陷栅极电极112与114在其中错位的区域为连接至一储存节点电极的源极区。且，连接至间隙壁120的一绝缘膜图案被形成于漏极区侧的凹陷区的上边缘。本发明中，优选地，半导体衬底100的凹陷区为50至2500
。
依据本发明的该实施例，通过具有非对称凹陷栅极，其在源极区侧具有一外栅极外形和在漏极区侧具有一内栅极外形，具有此等构形的MOSFET与现有技术相比的话，可维持用以界定凹陷栅极的边际和减低栅极与源极/漏极区间的重叠长度C。而且，本发明的MOSFET中，因为源极/漏极区的外形因一非对称凹陷栅极结构被改变，一电场最大点A位于凹陷区的侧面上且一应力最大点B位于凹陷区的边缘上，藉以因最大点A与B间的不一致而减低异常漏电流。
图3a至3e为依据本发明的一实施例的工艺图，用以解释一种用于制造非对称凹陷栅极MOSFET的方法。参考这些图示，依据本发明的实施例用于制造一非对称凹陷栅极MOSFET的方法将被描述。
首先，如图3a所示，一STI结构的元件隔离膜102被形成于作为一半导体衬底100的一硅衬底上，且一n型或p型掺杂剂被离子注入于元件隔离膜102间的半导体衬底100，藉以形成一阱与一阈值电压控制区104。
如图3b所示，一界定凹陷区的光致抗蚀剂图案106被形成于半导体衬底100上，且其后凹陷区108藉从衬底表面蚀刻50至2500至一预定深度被形成。
如图3c所示，一栅极绝缘膜110被形成于在该处存在凹陷区的半导体衬底100的全部表面上，和作为栅极电极导电膜112与114的掺杂多晶硅、金属或金属硅化物被依次堆叠于其上。且，SiON或相类物的一掩模116被额外地堆叠。
硬掩模116藉使用一朝向源极区侧错位的凹陷栅极电极掩模的一干蚀刻工艺被构图，且栅极电极导电膜(未显示)被依次地构图，藉以形成凹陷栅极电极112与114。
此时，本发明中，因为栅极电极掩模朝向源极区侧被错位，对应于邻近漏极区的凹陷区的特定区域由于在栅极电极构图工艺中的栅极电极掩模的错位被曝露。因此，假如使用该栅极电极掩模作为一蚀刻掩模将栅极电极构图，该被曝露区，即是，位于凹陷区中的栅极电极导电膜的部分被损坏，藉以形成凹槽118。
如图3d所示，绝缘材料(例如，硅氧化膜)制成的间隙壁120被形成于凹陷栅极电极112与114的侧壁上及半导体衬底100的顶部上。此时，间隙壁120与一隔离膜图案被一起形成，此隔离膜图案用以间隙填充漏极区侧的凹陷区的上部分，也就是，该凹槽。
接着，一n型或p型掺杂剂被离子注入于曝露于间隙壁120间的半导体衬底100中，因此形成源极/漏极区122。由此，源极/漏极区122的垂直外形藉非对称凹陷栅极结构被改变。
继续地，如图3e所示，绝缘材料制成的间隙壁124被形成于硬掩模116与栅极电极112与114的侧壁上。曝露于间隙壁124间的半导体衬底100被浅蚀刻以形成凹槽，接着该凹槽以一掺杂的多晶硅膜或相类物被间隙填充，且其表面以一化学机械抛光工艺被平面化，藉以形成源极/漏极接触126。
图4为依据本发明的一图示，显示非对称凹陷栅极MOSFET模拟的一电场与应力结果。
如图4所示，本发明的MOSFET的模拟结果为因为源极/漏极区的外形因非对称凹陷栅极结构被改变，电场最大点A位于凹陷区的侧面上且应力最大点B位于凹陷区的边缘上。因此，凹陷栅极MOSFET的异常漏电流特性因为最大点A与B间的不一致而可被减低。
图5a与5b分别为依据现有技术和本发明的图示，比较凹陷栅极MOSFET的有源区掩模与栅极掩模。
图5中本发明的一栅极掩模142具有一错位的宽度d，是图5a所示的传统凹陷栅极掩模142的特征或栅极长度的约0.1至0.5倍。未说明的附图标记140表示一有源区，且144表示一凹陷栅极掩模。
图6为依据本发明的另一实施例的一垂直剖面图，显示一非对称凹陷栅极MOSFET结构。如图6所示，非对称凹陷栅极MOSFET具有以下结构。
依据另一实施例，在非对称凹陷栅极MOSFET被制作于其中凹陷栅极电极212的宽度被减少以加宽源极/漏极区的一外栅极结构上的情形，如图6所示，它藉界定具有一减少宽度的凹陷栅极区且蚀刻它们而形成。
更具体地，一STS结构的元件隔离膜202被形成于作为一半导体衬底200的一硅衬底上，且一栅极绝缘膜210形成于元件隔离膜202间的衬底200的凹陷区部分中，凹陷区部分以一预定深度被蚀刻。此时，凹陷区具有较栅极电极形成区为小的宽度。
凹陷栅极电极212与214藉间隙填充该凹陷区，而以一预定高度被形成于半导体衬底200上，其与对应源极/漏极区222之一者的凹陷区错位且与剩余凹陷区自对准。因此，非对称凹陷栅极MOSFET可制成于一外栅极结构上，其中凹陷栅极电极212的宽度被减低以加宽源极/漏极区222。
此时，绝缘材料、例如SiON或相类物的一硬掩模216被额外形成于栅极电极214的顶部上。且，绝缘材料制成的间隙壁220被形成于凹陷栅极电极212与214的侧壁上。
以一n型或p型掺杂剂离子注入的源极/漏极区222被形成于曝露于间隙壁220间的半导体衬底200中，且绝缘材料制成的间隙壁224被形成于硬掩模216及栅极电极212与214的侧壁上。另外，间隙填充接触226被形成于曝露于间隙壁224间的半导体衬底200的浅蚀刻凹槽中及形成于该处间的空间中。
即是，依据另一实施例的MOSFET的凹陷栅极电极具有一非对称凹陷栅极结构，其中于源极区侧中它们具有一外栅极外形且于漏极区侧上自对准。接着，与现有技术比较的话，它可能维持用以界定凹陷栅极的边际与减低栅极与源极/漏极区间的重叠长度C。
而且，本发明的MOSFET中，因为源极/漏极区的外形因一非对称凹陷栅极结构被改变，一电场最大点A位于凹陷区的侧部上且一应力最大点B位于凹陷区的边缘上，藉以因为最大点A与B间的不一致而减低异常漏电流(参考图2)。
尽管本发明已参考例示实施例进行了说明，本领域内的技术人员将可了解到各种形式与细节的改变可被达成，而无需脱离所附权利要求所界定的本发明范围。
如上所述，本发明藉于凹陷栅极结构中具有与凹陷区错位的源极/漏极区之一者，可减低栅极电极与源极/漏极区间的重叠。
而且，本发明可改善电气特性如DRAM的刷新时间、数据保留时间等，因为源极/漏极区的外形因非对称凹陷栅极结构被改变，藉以急剧地减低因一电场最大点A与一应力最大点B间的一致性所造成的异常漏电流。
本发明主张韩国专利申请号码2004-112365，其申请于2004年12月24日，该全部内容藉索引被并入于此。
Claims (9)
1.一非对称凹陷栅极金属氧化物半导体场效应晶体管，包括：
于一半导体衬底中以一预定深度所形成的凹陷区；
位于该半导体衬底中该凹陷区之间的第一杂质区，该第一杂质区交叠与之相邻的每个所述凹陷区的一个底部角；
位于该半导体衬底中该凹陷区的与该第一杂质区相反的侧面且定位得与该凹陷区的相对底部角隔开的第二杂质区；
凹陷栅极电极，包括在该凹陷区中的部分栅极电极和在该半导体衬底的表面之上的另一部分栅极电极，其中所述部分栅极电极朝向该第一杂质区偏移从而所述部分栅极电极与所述另一部分栅极电极错位；以及
形成于所述凹陷栅极电极的侧面上的间隙壁。
2.如权利要求1的金属氧化物半导体场效应晶体管，其中所述凹陷栅极电极在其中错位的区域为源极区。
3.如权利要求1的金属氧化物半导体场效应晶体管，其中所述凹陷区的深度为50至。
4.如权利要求1的金属氧化物半导体场效应晶体管，更包括形成于所述凹陷栅极电极的顶部上的一硬掩模。
5.一种用以制造一非对称凹陷栅极金属氧化物半导体场效应晶体管的方法，包括步骤：
藉蚀刻一半导体衬底形成一预定深度的凹陷区；
形成凹陷栅极电极，其包括在该凹陷区中的部分凹陷栅极电极和在该半导体衬底的表面之上的另一部分凹陷栅极电极；
形成间隙壁于所述凹陷栅极电极的侧面上；以及
通过离子注入在该半导体衬底中形成第一杂质区和第二杂质区，其中该第一杂质区交叠与之相邻的每个该凹陷区的一个底部角且该第二杂质区定位得与该凹陷区的相对底部角隔开，该第二杂质区位于该凹陷区的与该第一杂质区相反的侧面。
6.如权利要求5的方法，其中所述第二杂质区为源极区。
7.如权利要求5的方法，其中所述形成间隙壁的步骤中，一被连接至所述间隙壁的绝缘膜图案形成于所述凹陷区的在所述第一杂质区侧的部分上边缘上。
8.如权利要求5的方法，其中所述凹陷区的深度为50至
9.如权利要求5的方法，更包括形成一硬掩模于所述凹陷栅极电极的顶部上的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040112365A KR100574497B1 (ko) | 2004-12-24 | 2004-12-24 | 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법 |
| KR112365/04 | 2004-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1794467A CN1794467A (zh) | 2006-06-28 |
| CN100505311C true CN100505311C (zh) | 2009-06-24 |
Family
ID=36610395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100821574A Expired - Fee Related CN100505311C (zh) | 2004-12-24 | 2005-07-04 | 非对称凹陷栅极金属氧化物半导体场效应晶体管及其制法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7723768B2 (zh) |
| JP (1) | JP4999289B2 (zh) |
| KR (1) | KR100574497B1 (zh) |
| CN (1) | CN100505311C (zh) |
| TW (1) | TWI293777B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446962A (zh) * | 2010-10-14 | 2012-05-09 | 上海华虹Nec电子有限公司 | 兼容自对准孔的mosfet闸极膜结构及图形制作方法 |
| CN103296069A (zh) * | 2012-02-28 | 2013-09-11 | 台湾积体电路制造股份有限公司 | FinFET及其制造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101204663B1 (ko) * | 2006-05-09 | 2012-11-26 | 에스케이하이닉스 주식회사 | 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법 |
| KR100780620B1 (ko) * | 2006-06-30 | 2007-11-30 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체소자 및 그 제조 방법 |
| US20080001215A1 (en) | 2006-06-30 | 2008-01-03 | Hynix Semiconductor Inc. | Semiconductor device having recess gate and method of fabricating the same |
| KR100842908B1 (ko) | 2006-09-30 | 2008-07-02 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 |
| KR100781874B1 (ko) * | 2006-12-26 | 2007-12-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| KR100908522B1 (ko) * | 2007-06-28 | 2009-07-20 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101397598B1 (ko) * | 2007-07-16 | 2014-05-23 | 삼성전자 주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| KR100875170B1 (ko) * | 2007-08-09 | 2008-12-22 | 주식회사 동부하이텍 | 반도체 소자의 리세스 게이트 및 그의 형성 방법 |
| JP5628471B2 (ja) * | 2007-12-10 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及び半導体装置の製造方法 |
| US20090309139A1 (en) * | 2008-06-13 | 2009-12-17 | International Business Machines Corporation | Asymmetric gate electrode and method of manufacture |
| KR101083644B1 (ko) | 2008-07-04 | 2011-11-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| KR101570178B1 (ko) | 2008-11-07 | 2015-11-18 | 삼성전자주식회사 | 커패시터 없는 디램 소자 |
| KR101061178B1 (ko) * | 2008-12-30 | 2011-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR101077301B1 (ko) * | 2009-04-09 | 2011-10-26 | 주식회사 하이닉스반도체 | 낮은 콘택 저항을 가지는 반도체 장치의 제조 방법 |
| KR101078731B1 (ko) | 2009-06-09 | 2011-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2012134439A (ja) | 2010-11-30 | 2012-07-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101853316B1 (ko) | 2012-03-29 | 2018-04-30 | 삼성전자주식회사 | 반도체 소자 |
| JP2016514905A (ja) * | 2013-03-29 | 2016-05-23 | インテル・コーポレーション | 延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法 |
| US9240482B2 (en) | 2014-05-30 | 2016-01-19 | Globalfoundries Inc. | Asymmetric stressor DRAM |
| US10014391B2 (en) | 2016-06-28 | 2018-07-03 | International Business Machines Corporation | Vertical transport field effect transistor with precise gate length definition |
| WO2020198929A1 (en) | 2019-03-29 | 2020-10-08 | Shenzhen Xpectvision Technology Co., Ltd. | Apparatuses for detecting radiation and their methods of making |
| CN113544547B (zh) | 2019-03-29 | 2023-11-10 | 深圳帧观德芯科技有限公司 | 辐射检测装置及其制备方法 |
| US11424360B1 (en) | 2021-02-04 | 2022-08-23 | Nanya Technology Corporation | Semiconductor device and method for manufacturing the same |
| CN115004377A (zh) * | 2022-05-06 | 2022-09-02 | 长江先进存储产业创新中心有限责任公司 | 具有带有升高源极/漏极的凹槽式沟道晶体管的存储器外围电路及其形成方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787545U (zh) * | 1980-11-17 | 1982-05-29 | ||
| US5640034A (en) * | 1992-05-18 | 1997-06-17 | Texas Instruments Incorporated | Top-drain trench based resurf DMOS transistor structure |
| JPH07153952A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体装置及びその製造方法 |
| JPH07288324A (ja) * | 1994-04-18 | 1995-10-31 | Sony Corp | Ｍｏｓ型トランジスタ |
| US5434435A (en) * | 1994-05-04 | 1995-07-18 | North Carolina State University | Trench gate lateral MOSFET |
| US5828101A (en) * | 1995-03-30 | 1998-10-27 | Kabushiki Kaisha Toshiba | Three-terminal semiconductor device and related semiconductor devices |
| US6034396A (en) * | 1998-01-28 | 2000-03-07 | Texas Instruments - Acer Incorporated | Ultra-short channel recessed gate MOSFET with a buried contact |
| KR100304717B1 (ko) * | 1998-08-18 | 2001-11-15 | 김덕중 | 트렌치형게이트를갖는반도체장치및그제조방법 |
| US6190971B1 (en) * | 1999-05-13 | 2001-02-20 | International Business Machines Corporation | Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region |
| KR100338104B1 (ko) * | 1999-06-30 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
| KR100307531B1 (ko) * | 1999-08-09 | 2001-11-01 | 김영환 | 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 |
| US6358800B1 (en) * | 2000-09-18 | 2002-03-19 | Vanguard International Semiconductor Corporation | Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit |
| US6261894B1 (en) * | 2000-11-03 | 2001-07-17 | International Business Machines Corporation | Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays |
| US6414347B1 (en) * | 2001-01-10 | 2002-07-02 | International Business Machines Corporation | Vertical MOSFET |
| US6429068B1 (en) | 2001-07-02 | 2002-08-06 | International Business Machines Corporation | Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect |
| US6677205B2 (en) * | 2001-09-28 | 2004-01-13 | Infineon Technologies Ag | Integrated spacer for gate/source/drain isolation in a vertical array structure |
| KR100498476B1 (ko) * | 2003-01-11 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법 |
| KR100539276B1 (ko) * | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
| GB0316407D0 (en) * | 2003-07-12 | 2003-08-13 | Rolls Royce Plc | Electrical machine |
| KR100500473B1 (ko) | 2003-10-22 | 2005-07-12 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법 |
| KR100518606B1 (ko) | 2003-12-19 | 2005-10-04 | 삼성전자주식회사 | 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법 |
-
2004
- 2004-12-24 KR KR1020040112365A patent/KR100574497B1/ko not_active IP Right Cessation
-
2005
- 2005-05-09 TW TW094114907A patent/TWI293777B/zh not_active IP Right Cessation
- 2005-05-16 US US11/130,642 patent/US7723768B2/en not_active Expired - Fee Related
- 2005-06-29 JP JP2005189131A patent/JP4999289B2/ja not_active Expired - Fee Related
- 2005-07-04 CN CNB2005100821574A patent/CN100505311C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446962A (zh) * | 2010-10-14 | 2012-05-09 | 上海华虹Nec电子有限公司 | 兼容自对准孔的mosfet闸极膜结构及图形制作方法 |
| CN103296069A (zh) * | 2012-02-28 | 2013-09-11 | 台湾积体电路制造股份有限公司 | FinFET及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4999289B2 (ja) | 2012-08-15 |
| US20060138477A1 (en) | 2006-06-29 |
| TW200623230A (en) | 2006-07-01 |
| TWI293777B (en) | 2008-02-21 |
| US7723768B2 (en) | 2010-05-25 |
| JP2006186303A (ja) | 2006-07-13 |
| KR100574497B1 (ko) | 2006-04-27 |
| CN1794467A (zh) | 2006-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100505311C (zh) | 非对称凹陷栅极金属氧化物半导体场效应晶体管及其制法 | |
| CN100463146C (zh) | 具有凹进沟道与非对称结的半导体器件的制造方法 | |
| TWI278940B (en) | Semiconductor device having a recessed gate and asymmetric dopant regions and method of manufacturing the same | |
| US7622353B2 (en) | Method for forming recessed gate structure with stepped profile | |
| KR20070002590A (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| US20070284639A1 (en) | Transistor and Method for Manufacturing the Same | |
| CN101154660A (zh) | 防止相邻栅极相互影响的半导体器件及其制造方法 | |
| KR100684428B1 (ko) | 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법 | |
| KR20060128472A (ko) | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 | |
| KR102548225B1 (ko) | 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법 | |
| US8658491B2 (en) | Manufacturing method of transistor structure having a recessed channel | |
| JP2007081107A (ja) | 半導体装置及びその製造方法 | |
| CN104617140B (zh) | 凹入式沟道存取晶体管器件及其制作方法 | |
| KR20010059185A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20060017985A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20050045715A (ko) | 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법 | |
| KR100390907B1 (ko) | 반도체 소자의 제조방법 | |
| KR101074232B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100707800B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100504440B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100546141B1 (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| KR20050047659A (ko) | 리세스 채널 모오스 트렌지스터의 제조 방법 | |
| KR100528447B1 (ko) | 리프레시 특성을 개선시킨 반도체소자 및 그 제조 방법 | |
| KR101177485B1 (ko) | 매립 게이트형 반도체 소자 및 그 제조방법 | |
| KR20010109677A (ko) | 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090624 Termination date: 20130704 |