JP4999289B2 - 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 - Google Patents

非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法 Download PDF

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Description

本発明は、半導体素子の製造方法に関するもので、特にＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法に関するものである。
一般的に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、半導体基板の上部に形成されたゲート電極が薄い絶縁膜により隔離されている電界効果トランジスタとして、接合型トランジスタのようにインピーダンスの低下なく高密度集積化に適合した特性を有している半導体素子である。
ところが、半導体素子の集積度が高まるに伴って、素子の大きさが縮小するため、トランジスタのスレッショルド電圧が低くなってショットチャンネル効果が発生するか、またはシャロウトレンチ素子分離工程時、活性領域のエッジによるＩＮＷＥ（Ｉｎｖｅｒｓｅ Ｎａｒｒｏｗ Ｗｉｄｔｈ Ｅｆｆｅｃｔ）現象が大きくなる。これにより、ＭＯＳＦＥＴのサブスレッショルド領域及びオフ（ｏｆｆ）領域における漏洩電流の特性が現れるようになり、半導体素子の特性低下、例えば、ＤＲＡＭのリフレッシュやデータ保持時間などの低下を起こす。
一方、最近は、半導体基板のドーピング濃度を増加させなくてもチャンネルの長さを増加させてスレッショルド電圧を減少することができる、リセスされたゲートを有するＭＯＳＦＥＴが登場するようになった。このようなリセスされたゲートを有するＭＯＳＦＥＴの製造方法は、チャンネル領域になる半導体基板を所定深さにリセスし、リセスされた基板にゲート電極を形成することによって、垂直方向におけるチャンネルの長さを増加させた。言い換えれば、半導体基板がリセスされた長さぐらい有効チャンネルの長さが増加するため、チャンネル領域にドーピング濃度を増加させなくてもショットチャンネルのマージンの確保が可能であるので、ＤＲＡＭのリフレッシュやデータ保持時間などの特性の低下を防止する。
図１ａ及び図１ｂは、従来技術によるリセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。
図１ａを参照すれば、従来のＭＯＳＦＥＴにおいて、半導体基板１０としてのシリコン基板にはＳＴＩ構造の素子分離膜１２が形成されており、素子分離膜１２の間の基板１０におけるリセス領域をゲート絶縁膜１４を通じて所定深さにギャップ充填してリセスしたゲート電極１６、１８が形成されている。また、ゲート電極１６、１８の側壁には、絶縁物質からなったスペーサー２２が形成されている。この時、ゲート電極の下部１６はドープポリシリコン、その上部１８は金属または金属シリサイドで形成されており、ゲート電極上部には絶縁物質、例えばＳｉＯＮなどのハードマスク２０が更に形成されている。
そして、スペーサー２２により露出した半導体基板１０には、Ｎ型またはＰ型ドーパントがイオン注入されたソース／ドレーン領域２４が形成されており、ハードマスク２０及びゲート電極１６、１８の側壁には絶縁物質からなったスペーサー２６が形成されている。
また、スペーサー２６の間に露出した半導体基板１０を浅くエッチングした溝が形成され、その溝にはギャップ充填されたコンタクト２８が形成されている。
このような構成を有する、従来技術におけるリセスされたゲートを有するＭＯＳＦＥＴは、リセス領域にあるゲート電極１６の幅が基板上部のゲート電極１８の幅より広くなって、一般の平面構造のＭＯＳＦＥＴに比べてチャンネルの長さが増加するようになる。それによって、前述したショットチャンネル効果による問題を解決する。しかし、ゲート電極１６、１８とソース／ドレーン領域２４との間のオーバーラップが増加する（ｂ）ようになり、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が増加したり、ストレスの最高点と電気場の最高点がリセスされたゲートエッジで一致する（ａ）ことによって、非正常的に漏洩電流が増加するようになるなどの問題点が発生する。これにより、前述のようなリセスされたゲートのＭＯＳＦＥＴを有するＤＲＡＭにおいては、相変らずリフレッシュやデータ保持時間などが減少するようになる。
これを改善するため、図１ｂのようにリセスされたゲート電極１６の幅を減らしてソース及びドレーン領域を広めたアウターゲート構造に作る場合、幅を減少してリセスしたゲート領域を定義してこれをエッチングするのが非常に難しい。
米国特許第６，３５８，８００号 米国特許第６，４１４，３４７号 米国特許第６，０３４，３９６号
前述した従来技術の問題点を解決するための本発明の目的は、リセスされたゲートにおいてソースまたはドレーンのいずれかの領域側がリセス領域とミスアラインされるようにして、ゲート電極とソース／ドレーン領域との間のオーバーラップを減らしながら、非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴを提供することにある。
本発明の他の目的は、半導体基板にリセス領域を形成した後にゲート電極用導伝物質をギャップ充填し、これをミスアラインさせてパターニングすることによって、ソースまたはドレーンのいずれかの領域にゲート電極の幅が増加された非対称のリセスされたゲートを形成することによって、ゲート電極とソース／ドレーン領域との間のオーバーラップを減らしながら、非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴの製造方法を提供することにある。
前述の目的を達成するために、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴは、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板の所定深さに形成された２つのリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、一方の前記リセス領域とミスアラインされた第１のゲート電極と、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされた第２のゲート電極と、前記第１及び第２のゲート電極の側面に形成されたスペーサーと、を含み、ソース領域及びドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする。
前記ゲート電極は、前記ソース領域側にミスアラインされていることが好ましい。
また、前記リセス領域の前記ドレーン領域側の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることが好ましい。
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
さらに、前記ゲート電極上部に形成されたハードマスクを更に含むことが好ましい。
本発明の一実施形態においては、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴは、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板の所定深さに形成された２つのリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、一方の前記リセス領域とミスアラインされ、当該ミスアラインの方向の反対方向には前記リセスにかからないようにパターニングされた第１のゲート電極と、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされ、当該異なる方向の反対方向には前記リセスにかからないようにパターニングされた第２のゲート電極と、前記第１及び第２のゲート電極の側面に形成されたスペーサーと、を含み、ソース領域及びドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする。
前記ゲート電極は、前記ソース領域側にミスアラインされていることが好ましい。
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
さらに、前記ゲート電極上部に形成されたハードマスクを更に含むことが好ましい。
また、前述の他の目的を達成するために、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴの製造方法は、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製造する方法において、半導体基板を所定深さまでエッチングして２つのリセス領域を形成する段階と、前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、一方の前記リセス領域とミスアラインされるようにパターニングして第１のゲート電極を形成するとともに、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされるようにパターニングして第２のゲート電極を形成する段階と、前記第１及び第２のゲート電極の側面にスペーサーを形成する段階と、前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入してソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
前記ゲート電極は、前記ソース領域側にミスアラインされることが好ましい。
また、前記スペーサーを形成する段階で、前記リセス領域の前記ドレーン領域側の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することが好ましい。
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
さらに、前記導電膜上部にハードマスクを形成する段階を更に含むことが好ましい。
本発明の他の実施形態においては、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴの製造方法は、リセスされたゲートを有するＭＯＳＦＥＴを製造する方法において、半導体基板を所定深さまでエッチングして２つのリセス領域を形成する段階と、前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、一方の前記リセス領域とミスアラインされ、当該ミスアラインの方向の反対方向には前記リセスにかからないようにパターニングされた第１のゲート電極を形成するとともに、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされ、当該異なる方向の反対方向には前記リセスにかからないようにパターニングされた第２のゲート電極を形成する段階と、前記第１及び第２のゲート電極の側面にスペーサーを形成する段階及び前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入してソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
前記ゲート電極は、前記ソース領域側にミスアラインされることが好ましい。
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
さらに、前記導電膜上部にハードマスクを形成する段階を更に含むことが好ましい。
本発明では、リセスされたゲートにおいてソースまたはドレーンのいずれかの領域側がリセス領域とミスアラインされるようにしてゲート電極とソース／ドレーン領域との間のオーバーラップを減らすことができる。
また、本発明では、非対称リセスされたゲート構造によりソース／ドレーン領域のプロファイル形態が変更されるため、電気場の最高点とストレスの最高点が互いに一致して発生する非正常的な漏洩電流を大きく減らすことができるので、ＤＲＡＭにおけるリフレッシュやデータ保持時間などの電気的特性を向上させることができる。
以下添付した図面を参考にして本発明の実施形態について当業者が容易に実施できるよう詳細に説明する。
図面においては、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体を通じて類似の部分に対しては同一な図面符号を付けて説明する。
図２は、本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。図２に示すように、本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴは次のような構造を有する。
半導体基板１００としてのシリコン基板には、ＳＴＩ構造の素子分離膜１０２が形成されている。この素子分離膜１０２の間の半導体基板１００の一部が所定深さにエッチングされたリセス領域には、ゲート絶縁膜１１０を通じてギャップ充填されたゲート電極１１２、１１４が所定高さに形成される。これらのゲート電極１１２、１１４は、ソース／ドレーン領域１２２の中でいずれかの領域に対応するリセス領域とミスアラインされる。そして、リセスされたゲート電極１１２、１１４の側壁には絶縁物質からなったスペーサー１２０が形成されている。この時、下部ゲート電極１１２はドープポリシリコン、上部ゲート電極１１４は金属または金属シリサイドで形成されており、ゲート電極１１４の上部には絶縁物質、例えばＳｉＯＮなどのハードマスク１１６がさらに形成される。
そして、スペーサー１２０により露出した半導体基板１００内には、Ｎ型またはＰ型ドーパントがイオン注入されたソース／ドレーン領域１２２が形成されており、ハードマスク１１６及びゲート電極１１２、１１４の側壁には絶縁物質からなったスペーサー１２４が形成されている。
また、スペーサー１２４の間に露出した半導体基板１００を浅くエッチングした溝が形成され、その溝にはギャップ充填したコンタクト１２６が形成されている。
本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴにおいて、リセスされたゲート電極１１２、１１４がミスアラインされる領域は、ソース／ドレーン領域のうち、ストレージノード電極に連結されるソース領域が好ましい。そして、ドレーン領域側のリセス領域の上部エッジには、スペーサー１２０に連結される絶縁膜パターンが形成される。また、本発明において、半導体基板１００のリセス領域は５０〜２５００Åであることが好ましい。
このような構成を有する本発明の一実施形態に係るＭＯＳＦＥＴは、ソース領域側にアウターゲートの形態、そしてドレーン領域側にインナーゲートの形態を有する非対称リセスされたゲートを備えることによって、リセスされたゲートを確保するためのマージンを維持しながら、従来よりもゲートとソース／ドレーン領域との間のオーバーラップ長さ（Ｃ）を減らすことができる。その上、本発明のＭＯＳＦＥＴは非対称リセスされたゲート構造によりソース／ドレーン領域のプロファイル形態が変更されるため、電気場の最高点Ａがリセス領域の側面側、そしてストレスの最高点Ｂがリセス領域のエッジに位置するので、最高点の不一致により非正常的な漏洩電流が減少するようになる。
図３ａ乃至図３ｅは、本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。これらの図面を参照して、本発明の一実施形態に係るＭＯＳＦＥＴ製造方法について説明する。
まず、図３ａに示すように、半導体基板１００としてのシリコン基板にはＳＴＩ構造の素子分離膜１０２を形成する。また、素子分離膜１０２の間の半導体基板１００にはＮ型またはＰ型ドーパントをイオン注入してウェル及びスレッショルド電圧調節領域１０４を形成する。
そして、図３ｂに示すように、半導体基板１００にリセス領域を定義するフォトレジストパターン１０６を形成した後に、基板表面から所定深さ、例えば５０〜２５００Å程度にエッチングしてリセス領域１０８を形成する。
図３ｃに示すように、リセス領域がある半導体基板１００全面にはゲート絶縁膜１１０を形成し、その上にはゲート電極導電膜１１２、１１４としてのドープポリシリコン、金属または金属シリサイドを順次積層する。そしてＳｉＯＮなどのハードマスク１１６を更に積層する。
ソース領域側にミスアラインされてリセスされたゲート電極マスクを用いた乾式エッチング工程でハードマスク１１６をパターニングし、ゲート電極導電膜（不図示）を順次パターニングしてリセスされたゲート電極１１２、１１４を形成する。
この時、本発明はゲート電極マスクがソース領域側にミスアラインされているため、ゲート電極のパターニング工程時、ゲート電極マスクのミスアラインによりドレーン領域と隣接したリセス領域に対応する所定領域が露出する。それによって、ゲート電極マスクをエッチングマスクでゲート電極をパターニングすると、露出した領域、即ちリセス領域内に位置するゲート電極導電膜の一部が損失して溝１１８が形成される。
図３ｄに示すように、リセスされたゲート電極１１２、１１４の側壁及び半導体基板の上部には絶縁物質（例えば、シリコン酸化膜）からなったスペーサー１２０を形成する。この時、スペーサー１２０はドレーン領域側リセス領域の上部、即ち、溝をギャップ充填する絶縁膜パターンと共に形成される。
そして、スペーサー１２０により露出した半導体基板１００内にＮ型またはＰ型ドーパントをイオン注入してソース／ドレーン領域１２２を形成する。それによって、非対称リセスされたゲート構造によりソース／ドレーン領域１２２の垂直プロファイル形態が変更される。
続いて、図３ｅに示すように、ハードマスク１１６及びゲート電極１１２、１１４の側壁には絶縁物質からなったスペーサー１２４を形成し、スペーサー１２４により露出した半導体基板１００を浅くエッチングして溝を形成する。その後、ドープポリシリコン膜などでギャップ充填し、その表面を化学機械的錬磨工程で平坦化してソース／ドレーンコンタクト１２６を形成する。
図４は、本発明に係る非対称リセスされたゲートを有するＭＯＳＦＥＴシミュレーションによる電気場及びストレス結果を示す図面である。
図４に示すように、本発明のＭＯＳＦＥＴシミュレーション結果をみると、非対称リセスされたゲート構造によりソース／ドレーン領域のプロファイル形態が変更されるため、電気場の最高点Ａがリセス領域の側面側に、ストレスの最高点Ｂがリセス領域のエッジに位置する。それによって、電気場及びストレスの最高点が互いに不一致となるため、リセスされたゲートを有するＭＯＳＦＥＴの非正常的な漏洩電流の特性を減らすことができる。
図５ａ及び図５ｂは、従来及び本発明に係るリセスされたゲートを有するＭＯＳＦＥＴの活性領域マスク及びゲートマスクを比較した図面である。
図５ａに示す従来技術のリセスされたゲートマスク１４２に比べて、図５ｂの本発明のゲートマスク１４２は、フィーチャー（ｆｅａｔｕｒｅ）またはゲート長さの約０．１倍〜０．５倍ミスアラインされた幅ｄを有する。未説明の図面符号１４０は活性領域、１４４はリセスされたゲートマスクを示す。
図６は、本発明の他の実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。図６に示すように、本発明の他の実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴは次のような構造を有する。
他の実施形態に係る非対称リセスゲートは、図６に示すように、リセスされたゲート電極２１２の幅を減らしてソース及びドレーン領域を広めたアウターゲート構造に作る場合、幅が減少した、リセスされたゲート領域を定義し、これをエッチングして形成する。
より詳細には、半導体基板２００としてのシリコン基板にＳＴＩ構造の素子分離膜２０２が形成されており、素子分離膜２０２の間の基板２００一部を所定深さにエッチングしたリセス領域にゲート絶縁膜２１０が形成されている。この時、リセス領域はゲート電極形成領域の幅に比べて小さな幅を有するように形成されている。
リセス領域内にギャップ充填されて半導体基板２００に所定高さに形成され、ソース／ドレーン領域２２２の中でいずれかの領域に対応するリセス領域とミスアラインされ、残り他のリセス領域とは正アラインされてリセスされたゲート電極２１２、２１４が形成されている。それによって、リセスされたゲート電極２１２の幅を減らしてソース及びドレーン領域２２２を広めたアウターゲート構造に作ることが可能である。
この時、ゲート電極２１４の上部には絶縁物質、例えばＳｉＯＮなどのハードマスク２１６が更に形成される。そして、リセスされたゲート電極２１２、２１４の側壁には絶縁物質からなったスペーサー２１０が形成されている。
スペーサー２０により露出した半導体基板２００内にＮ型またはＰ型ドーパントがイオン注入されたソース／ドレーン領域２２２が形成されており、ハードマスク２１６及びゲート電極２１２、２１４の側壁には絶縁物質からなったスペーサー２２４が形成されている。また、スペーサー２２４の間に露出した半導体基板２００を浅くエッチングした溝が形成され、その溝にギャップ充填したコンタクト２２６が形成されている。
即ち、本発明の他の実施形態に係るＭＯＳＦＥＴのリセスされたゲート電極はソース領域側にアウターゲート形態で、ドレーン領域側に正アラインされる、非対称的にリセスされたゲート構造を有する。それによって、リセスされたゲートを確保するためのマージンを維持しながら、従来よりもゲートとソース／ドレーン領域との間のオーバーラップ長さを減らすことができる。
その上、本発明のＭＯＳＦＥＴは非対称リセスされたゲート構造によりソース／ドレーン領域のプロファイル形態が変更されるため、電気場の最高点Ａがリセス領域の側面側、そしてストレスの最高点Ｂがリセス領域のエッジに位置するので、最高点の不一致により非正常的な漏洩電流が減少するようになる（図２参照）。
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるのではなく、請求範囲に記載した、本発明の基本概念を用いた当業者のいろいろな変形及び改良形態も本発明の権利範囲に属することは勿論である。
本発明によれば、リセスされたゲートにおいてソースまたはドレーンのいずれかの領域側がリセス領域とミスアラインされるようにしてゲート電極とソース／ドレーン領域との間のオーバーラップを減らすことができる。
また、非対称リセスされたゲート構造によりソース／ドレーン領域のプロファイル形態が変更されるため、電気場の最高点とストレスの最高点が互いに一致して発生する非正常的な漏洩電流を大きく減らすことができるので、ＤＲＡＭにおけるリフレッシュやデータ保持時間などの電気的特性を向上させることができる。
従って、本発明の産業利用性はきわめて高いものといえる。
従来技術によるリセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。 従来技術によるリセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。 本発明の一実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ製造方法を説明するための図である。 本発明に係る非対称リセスされたゲートを有するＭＯＳＦＥＴシミュレーションによる電気場及びストレス結果を示す図面である。 従来技術のリセスされたゲートを有するＭＯＳＦＥＴの活性領域マスク及びゲートマスクを比較した図面である。 本発明に係るリセスされたゲートを有するＭＯＳＦＥＴの活性領域マスク及びゲートマスクを比較した図面である。 本発明の他の実施形態に係る非対称リセスされたゲートを有するＭＯＳＦＥＴ構造を示す垂直断面図である。
符号の説明
１００ 半導体基板、１０２ 素子分離膜、１０４ スレッショルド電圧調節領域、１０８ リセス領域、１１０ ゲート絶縁膜、１１２、１１４ ゲート電極、１１６ ハードマスク、１１８ 溝、１２０、１２４ スペーサー、１２６ ソース／ドレーンコンタクト。

Claims (18)

  1. リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
    半導体基板の所定深さに形成された２つのリセス領域と、
    前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、一方の前記リセス領域とミスアラインされた第１のゲート電極と、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされた第２のゲート電極と、
    前記第１及び第２のゲート電極の側面に形成されたスペーサーと、を含み、
    ソース領域及びドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  2. 前記ゲート電極は、前記ソース領域側にミスアラインされていることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  3. 前記リセス領域の前記ドレーン領域側の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  4. 前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  5. 前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  6. リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
    半導体基板の所定深さに形成された２つのリセス領域と、
    前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、一方の前記リセス領域とミスアラインされ、当該ミスアラインの方向の反対方向には前記リセスにかからないようにパターニングされた第１のゲート電極と、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされ、当該異なる方向の反対方向には前記リセスにかからないようにパターニングされた第２のゲート電極と、
    前記第１及び第２のゲート電極の側面に形成されたスペーサーと、を含み、
    ソース領域及びドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  7. 前記ゲート電極は、前記ソース領域側にミスアラインされていることを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  8. 前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  9. 前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
  10. リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
    半導体基板を所定深さまでエッチングして２つのリセス領域を形成する段階と、
    前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、
    一方の前記リセス領域とミスアラインされるようにパターニングして第１のゲート電極を形成するとともに、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされるようにパターニングして第２のゲート電極を形成する段階と、
    前記第１及び第２のゲート電極の側面にスペーサーを形成する段階と、
    前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入してソース領域及びドレーン領域を形成する段階と、
    を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  11. 前記ゲート電極は、前記ソース領域側にミスアラインされることを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  12. 前記スペーサーを形成する段階で、前記リセス領域の前記ドレーン領域側の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  13. 前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  14. 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  15. リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法に
    おいて、
    半導体基板を所定深さまでエッチングして２つのリセス領域を形成する段階と、
    前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、
    一方の前記リセス領域とミスアラインされ、当該ミスアラインの方向の反対方向には前記リセスにかからないようにパターニングされた第１のゲート電極を形成するとともに、当該ミスアラインの方向と異なる方向に他方の前記リセス領域とミスアラインされ、当該異なる方向の反対方向には前記リセスにかからないようにパターニングされた第２のゲート電極を形成する段階と、
    前記第１及び第２のゲート電極の側面にスペーサーを形成する段階と、
    前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入してソース領域及びドレーン領域を形成する段階と、
    を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  16. 前記ゲート電極は、前記ソース領域側にミスアラインされることを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  17. 前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
  18. 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101204663B1 (ko) * 2006-05-09 2012-11-26 에스케이하이닉스 주식회사 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법
US20080001215A1 (en) 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Semiconductor device having recess gate and method of fabricating the same
KR100780620B1 (ko) * 2006-06-30 2007-11-30 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체소자 및 그 제조 방법
KR100842908B1 (ko) 2006-09-30 2008-07-02 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008199027A (ja) * 2007-02-13 2008-08-28 Qimonda Ag ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法
KR100908522B1 (ko) 2007-06-28 2009-07-20 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101397598B1 (ko) * 2007-07-16 2014-05-23 삼성전자 주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100875170B1 (ko) * 2007-08-09 2008-12-22 주식회사 동부하이텍 반도체 소자의 리세스 게이트 및 그의 형성 방법
JP5628471B2 (ja) * 2007-12-10 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
US20090309139A1 (en) * 2008-06-13 2009-12-17 International Business Machines Corporation Asymmetric gate electrode and method of manufacture
KR101083644B1 (ko) 2008-07-04 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101570178B1 (ko) 2008-11-07 2015-11-18 삼성전자주식회사 커패시터 없는 디램 소자
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101077301B1 (ko) * 2009-04-09 2011-10-26 주식회사 하이닉스반도체 낮은 콘택 저항을 가지는 반도체 장치의 제조 방법
KR101078731B1 (ko) 2009-06-09 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102446962A (zh) * 2010-10-14 2012-05-09 上海华虹Nec电子有限公司 兼容自对准孔的mosfet闸极膜结构及图形制作方法
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
WO2014158198A1 (en) * 2013-03-29 2014-10-02 Intel Corporation Transistor architecture having extended recessed spacer and source/drain regions and method of making same
US9240482B2 (en) 2014-05-30 2016-01-19 Globalfoundries Inc. Asymmetric stressor DRAM
US10014391B2 (en) 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
CN113544547B (zh) 2019-03-29 2023-11-10 深圳帧观德芯科技有限公司 辐射检测装置及其制备方法
EP3948359B1 (en) * 2019-03-29 2023-12-27 Shenzhen Xpectvision Technology Co., Ltd. Apparatuses for detecting radiation and their methods of making
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
WO2023212887A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors with elevated sources/drains and method for forming thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5787545U (ja) * 1980-11-17 1982-05-29
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH07153952A (ja) * 1993-11-30 1995-06-16 Sony Corp 半導体装置及びその製造方法
JPH07288324A (ja) * 1994-04-18 1995-10-31 Sony Corp Ｍｏｓ型トランジスタ
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
US6034396A (en) 1998-01-28 2000-03-07 Texas Instruments - Acer Incorporated Ultra-short channel recessed gate MOSFET with a buried contact
KR100304717B1 (ko) * 1998-08-18 2001-11-15 김덕중 트렌치형게이트를갖는반도체장치및그제조방법
US6190971B1 (en) * 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
KR100338104B1 (ko) * 1999-06-30 2002-05-24 박종섭 반도체 소자의 제조 방법
KR100307531B1 (ko) * 1999-08-09 2001-11-01 김영환 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
US6358800B1 (en) 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
US6261894B1 (en) 2000-11-03 2001-07-17 International Business Machines Corporation Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays
US6414347B1 (en) 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6677205B2 (en) * 2001-09-28 2004-01-13 Infineon Technologies Ag Integrated spacer for gate/source/drain isolation in a vertical array structure
KR100498476B1 (ko) 2003-01-11 2005-07-01 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
GB0316407D0 (en) * 2003-07-12 2003-08-13 Rolls Royce Plc Electrical machine
KR100500473B1 (ko) 2003-10-22 2005-07-12 삼성전자주식회사 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법
KR100518606B1 (ko) 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법

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