TWI293777B - Asymmetric recessed gate mosfet and method for manufacturing the same - Google Patents

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TWI293777B
TWI293777B TW094114907A TW94114907A TWI293777B TW I293777 B TWI293777 B TW I293777B TW 094114907 A TW094114907 A TW 094114907A TW 94114907 A TW94114907 A TW 94114907A TW I293777 B TWI293777 B TW I293777B
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Description

,1293777 〜 九、發明說明： 【發明所屬之技術領域】 本發明主張韓國專利申請號碼2004- 1 1 23 65，其係申請 於2004年12月24日，該全部內容藉索引被倂入於此。 本發明爲關於一種用以製造一半導體元件之方法，且更 特定地，爲關於一非對稱凹槽閘道MOSFET，其可減低由一 半導體如DRAM或相類物中之凹槽閘結構中之閘電極與源 極/汲極區間重疊所造成之異常漏電流，與其製造相同物之 ❿方法。 【先前技術】 通常，一 MOSFET爲一場效電晶體，其中形成於一半導 體基板頂部上之閘電極係以一薄絕緣膜隔離，且爲一半導體 元件其具有特性適於高密度整合而不會如接面型電晶體減 低其阻抗。 然而，當一半導體元件之整合程度增加時，該元件之尺 寸被減低，因此，一電晶體之臨界電壓減低，而產生一短通 鲁道效應或由淺溝隔離製程中主動區之邊緣而深化INWE(反 窄化寬度效應），因此，漏電流特性可於MOSFET之次臨界 (subthreshold)區與離開（off)區被觀察到，且半導體元件之特 性，例如，DRAM之回復（refresh)時間或資料保留時間被降 級。 : 最近，一凹槽閘MOSFET已開發出，其藉增加通道長度 而不用增加半導體元件之掺雜濃度，而可抑制臨界電壓之降 低，一種用以製造一凹槽閘MOSFET方法藉凹槽化一半導體 1293777 基板而於垂直方向增加通道長度，其中通道區以一預定深度 被形成，且形成閘電極於凹槽基板上，換句話說，因爲一有 效的通道長度被增加如與半導體基板被凹槽化程度相當，它 可能獲得一短通道邊際（margin)而不用增加通道區之掺雜濃 度，其避免DRAM之特性如回復時間、資料保留時間等之劣 化（degradation) 〇 第la與lb圖爲垂直剖面圖，顯示傳統技藝中一凹槽閘 MOSFET 結構。 參考第la圖，於傳統MOSFET中，一 STI結構之元件 隔絕膜1 2被形成於一矽基板如一半導體基板1 0上，經由一 閘絕緣膜14以間隙塡充形成於元件隔絕膜12之間之基板10 凹槽區中之凹槽閘電極1 6與1 8係以一預定深度被蝕刻，且 由絕緣材料製成之間隙壁22被形成於閘電極1 6與1 8之側 壁上，於此點，下閘電極1 6以掺雜的多晶矽被形成，且上 閘電極1 8以金屬或金屬矽化物被形成，絕緣材料之一硬罩 20，例如，SiON，爲附加地形成於閘電極之頂部上。 又，源極/汲極區24以一 η-型或p-型掺雜離子植入被形 成於曝露於間隙壁22之間之半導體基板1 0中，且由絕緣材 料製成之間隙壁26被形成於硬罩20之側壁與閘電極16與 18上。 此外，間隙塡充接觸28被形成於曝露於間隙壁26之間 之半導體基板10中淺蝕刻凹槽內與形成於其間之空間中。 因此構建於傳統技藝之凹槽閘道M0SFET可解決短通 道效應所造成之上述問題，因爲凹槽區中閘電極16之寬度 1293777· 是大於在上部分之閘電極1 8之寬度而因此與一平面結構之 典型MOSFET相比係增加通道長度，然而，因爲閘電極16 與18之間之重疊與源極/汲極區24被增加，GIDL(閘引發汲 極漏電流）被增加，或因該應力最大點與一電場最大點在凹 槽閘邊緣爲一致的，漏電流被異常地增加等，結果於具有此 凹槽閘MOSFET之DRAM中，回復時間或資料延遲時間或 相類物如先前被減低。 爲克服此問題，一外閘結構可藉減低凹槽閘電極1 6之 # 寬度與加寬源極/汲極區而達成，但它是非常困難界定具有 一減少寬度之凹槽閘區與接著鈾刻它們。 【發明內容】 因此，本發明之一目的爲克服傳統缺點與提供一非對稱 凹槽閘道MOSFET，其可減低閘電極與源極/汲極區間之重疊 且藉具有於凹槽閘結構中與凹槽區錯位之源極/汲極區之一 者而減低異常漏電流。 本發明之另一目的爲提供一種用以製造一非對稱凹槽 • 閘道MOSFET方法，其減低閘電極與源極/汲極區間之重疊 且藉於源極/汲極區之一者形成具有一增加閘電極寬度之非 對稱凹槽閘道減低異常漏電流，其係於半導體基板中形成凹 槽區，使用傳導材料間隙塡充該凹槽區以使用於閘電極中， 且相同地錯位化與圖案化。 爲達成本發明之目標，係提供一種非對稱凹槽閘道 MOSFET，包括：於一半導體中以一預定深度所形成之凹槽 區；以間隙塡充該凹槽區於一半導體基板上形成一預定高度 1293777 之凹槽閘電極，與對應源極/汲極區之一者之凹槽區錯位； 形成於凹槽閘電極之側面上的間隙壁；與以一掺雜植入之源 極/汲極區形成於曝露於間隙壁之間之半導體基板中。 爲達成本發明另一目的，提供另一非對稱凹槽閘道 MOSFET，包括：於一半導體中以一預定深度所形成之凹槽 區；以間隙塡充該凹槽區於一半導體基板上形成一預定高度 之凹槽閘電極；與對應源極/汲極區之一者之凹槽區錯位且 與其餘凹槽區自我對位；於凹槽閘電極之側面上形成間隙 φ 壁；與以一掺雜植入之源極/汲極區形成於曝露於間隙壁之 間之半導體基板中。 爲達成本發明之另一目的，提供一種用以製造一非對稱 凹槽閘道MOSFET方法，包括步驟：藉蝕刻一半導體基板形 成一預定深度之凹槽區；於半導體基板上形成至少一層預定 高度之傳導膜，當間隙塡充該凹槽區時；藉圖案化該傳導膜 形成凹槽閘電極，以與對應源極/汲極區之一者之凹槽區錯 位；形成間隙壁於凹槽閘電極之側面上；且藉植入一掺雜於 鲁曝露於間隙壁之間之半導體基板中形成源極與汲極區。 爲達成本發明之另一目的，提供另一種用以製造一非對 稱凹槽閘道MOSFET方法，包括步驟：藉蝕刻一半導體基板 形成一預定深度之凹槽區；於半導體基板上形成至少一層預 定高度之傳導膜，當間隙塡充該凹槽區時；藉圖案化傳導膜 形成凹槽閘電極，以與對應源極/汲極區之一者的凹槽區錯 位’且與其餘凹槽區自我對位；形成間隙壁於凹槽閘電極之 側面上；與藉植入一掺雜於曝露於間隙壁之間之半導體基板 1293777* 中形成源極/汲極區。 【實施方式】 依據本發明之一較佳實施例將參考附圖被詳細描述，使 得業界熟知技藝人士可容易地實行該發明。 在圖式中，厚度係顯示爲較大以清楚地表示多重的層與 面積，於全份說明書中，相同的零件以相同的參考號碼表示。 依據本發明之一實施例，第2圖爲一垂直剖面圖顯示一 非對稱凹槽閘道MOSFET結構，如第2圖所示，依據該實施 鲁例非對稱凹槽閘道MOSFET具有下列結構。 一 STI結構之元件隔絕膜102被形成於一矽基板上作爲 一半導體基板1〇〇，且凹槽閘電極1 12與1 14經由一閘絕緣 膜110藉間隙塡充凹槽區以一預定高度被形成於半導體基板 上，凹槽區係元件隔絕膜1 〇2間之基板1 00之部分以一預定 深度被蝕刻，且與對應源極/汲極區122之一者之凹槽區錯 位，由絕緣材料製成之間隙壁120被形成於閘電極112與114 之側壁上，於此點，下閘電極1 1 2以掺雜多晶矽被形成，且 φ 上閘電極1 14以金屬或金屬矽化物被形成，絕緣材料，例如， Si ON，之一硬罩1 16被附加地形成於閘電極1 14之頂部上。 [0001] 又，源極/汲極區122以η-型或P-型掺雜離子植 入被形成於曝露於間隙壁120間之半導體基板100中，且由 絕緣材料製成之間隙壁124被形成於硬罩116與閘電極112 與1 1 4之側壁上。 此外，間隙塡充接觸126被形成於曝露於間隙壁124間 之半導體基板1 〇〇之淺鈾刻凹槽中與形成於該等之間的空間 ⑤ -9 - ,1293777 中ο 於本發明之非對稱凹槽閘道MOSFET中，較佳爲，源極 /汲極區，凹槽閘電極1 1 2與1 1 4錯位之該區爲源極區連接 至一儲存節點電極，且，一絕緣膜圖案係連接至間隙壁120 被形成於汲極區側之凹槽區之上邊緣，本發明中，較佳地， 半導體基板100之凹槽區爲50至2500入。 依據本發明之一實施例，具有此等構形之MOSFET與傳 統技藝相比的話，可維持該邊傺用以界定凹槽閘與減低閘與 • 源極/汲極區間之重疊長度C，其係具有在源極區側具有一外 閘外形與在汲極區側具有一內閘外形之非對稱凹槽閘道，而 且，本發明之MOSFET中，因爲源極/汲極區之外形因一非 對稱凹槽閘道結構被改變，一電場最大點A位於凹槽區之側 面上且一應力最大點B位於凹槽區之邊緣上，藉以減低因最 大點A與B間之不一致所生之異常漏電流。 第3a至3e圖爲依據本發明之一實施例之製程圖，用以 解釋一種用於製造非對稱凹槽閘道MOSFET方法，參考這些 鲁圖示，依據本發明之實施例用於製造一非對稱凹槽閘道 MOSFET之方法將被描述。 首先，如第3a圖所示，一 STI結構之元件隔絕膜102 被形成於一矽基板上作爲一半導體基板1〇〇,且一 η-型或p-型掺雜被離子植入於元件隔絕膜102間之半導體基板100， 藉以形成一井與一臨界電壓控制區1〇4。 如第3b圖所示，一界定凹槽區之光阻圖案106被形成 於半導體基板1〇〇上，且其後凹槽區108藉從基板表面蝕刻 -10- .1293777. 50至2500A至一預定深度被形成。 如第3 c圖所示，一閘絕緣膜1 1 〇被形成於半導體基板 1 00之全部表面上，於該處存在凹槽區與掺雜的多晶矽、金 屬或金屬矽化物作爲閘電極傳導膜1 1 2與1 1 4被連續堆疊， 且，SiON或相類物之一罩116被額外地堆疊。 硬罩1 1 6藉使用一朝向源極區側錯位之凹槽閘電極罩之 一乾飩刻製程被圖型化，且閘電極傳導膜（未顯示）被連續地 圖型化，藉以形成凹槽閘電極1 1 2與1 1 4。 φ 此時，本發明中，因爲閘電極罩朝向源極區側被錯位， 一些區域對應相鄰於汲極區之凹槽區由於在閘電極圖案化 製程中之閘電極罩之錯位被曝露，因此，假如使用該閘電極 罩作爲一鈾刻罩，閘電極被圖案化，該經曝露區，即是，位 於凹槽區中之閘電極傳導膜之部分被損壞，藉以形成凹槽 118° 如第3d圖所示，絕緣材料製成之間隙壁120(例如，矽 氧化膜）被形成於凹槽閘電極112與114之側壁上與半導體 • 基板100之頂部上，此時，間隙壁120與一隔絕膜圖案被形 成一起用以間隙塡充汲極區側之凹槽區之上部分，也就是， 該凹槽。 接著，一 Π-型或P-型掺雜被離子植入於曝露於間隙壁 120間之半導體基板，因此形成源極/汲極區122，由此，源 極/汲極區1 22之垂直外形藉非對稱凹槽閘道結構被改變。 繼續地，如第3e圖所示，絕緣材料製成之間隙壁124 被形成於硬罩1 1 6與閘電極1 1 2與1 1 4之側壁上，曝露於間 ⑤ 1293777* 隙壁1 24間之半導體基板1 00被淺蝕刻以形成凹槽，接著該 凹槽以一掺雜的多晶矽膜或相類物被間隙塡充，且該表面以 一化學機械硏磨製程被平面化，藉以形成源極/汲極接觸 126 ° 第4圖爲依據本發明之一圖示，顯示非對稱凹槽閘道 MOSFET模擬之一電場與應力結果。 如第4圖所示，本發明之MOSFET之模擬結果爲因爲源 極/汲極區之外形因非對稱凹槽閘道結構被改變，電場最大 φ 點A係位於凹槽區之側面上且應力最大點B係位於凹槽區之 邊緣上，因此，凹槽閘MOSFET之異常漏電流特性因爲最大 點A與B間之不一致而可被減低。 第5a與5b圖爲依據本發明與傳統技藝之圖示，分別比 較凹槽閘MOSFET之主動區罩與閘罩。 第5圖中本發明之一閘罩142具有一寬度d，約0.1至 0.5倍錯位於第5a圖中所示之傳統凹槽閘罩142之特色或閘 長度，未說明之參考號碼140表示一主動區，且144表示一 #凹槽閘罩。 第6圖爲依據本發明之另一實施例之一垂直剖面圖，顯 示一非對稱凹槽閘道MOSFET結構，如第6圖所示，非對稱 凹槽閘道MOSFET具有以下結構。 依據另一實施例，非對稱凹槽閘道MOSFET於一外閘結 構被形成之情形，其中凹槽閘電極2 1 2之寬度被減少以加寬 源極/汲極區如第6圖所示’它係藉界定具有一減少寬度之 凹槽閘區且蝕刻它們被形成。 -12- .1293777 t 更特定地，一 STS結構之元件隔絕膜202被形成於作爲 一半導體基板200之一矽基板上，且一閘絕緣膜210形成於 元件隔絕膜2〇2間之基板200之凹槽區部分中，其係以一預 定深度被飩刻，此時，凹槽區具有較閘電極形成區爲小之寬 度。 凹槽閘電極2 1 2與2 1 4藉間隙塡充該凹槽區，而以一預 定高度被形成於半導體基板200上，其與對應源極/汲極區 2 22之一者之凹槽區錯位且與其餘凹槽區自我對位，因此， φ 非對稱凹槽閘道MOSFET可於一外閘結構被製成，其中凹槽 閘電極212之寬度被減低以加寬源極/汲極區222。 此時，絕緣材料之一硬罩2 1 6，例如，S i ON或相類物被 額外形成於閘電極2 1 4之頂部上，且，絕緣材料製成之間隙 壁210被形成於凹槽閘電極212與214之側壁上。 源極/汲極區222以一 η-型或p-型掺雜離子植入被形成 於曝露於間隙壁220間之半導體基板200中，且絕緣材料製 成之間隙壁224被形成於硬罩216與閘電極212與214之側 鲁壁上，另外，間隙塡充接觸226被形成於曝露於間隙壁224 間之半導體基板200之淺蝕刻凹槽中與形成於該處間之空間 中〇 即是，依據另一實施例之MOSFET之凹槽閘電極具有一 : 非對稱凹槽閘道結構，其中於源極區側中它們具有一外閘外 : 形且於汲極區輒上自我對位，接著，與傳統技藝比較的話， 它可能維持該邊際用以界定凹槽閘與減低閘與源極/汲極區 間之重疊長度C。 (§) -13- 1293777 而且，本發明之MOSFET中，因爲源極/汲極區之外形 因一非對稱凹槽閘道結構被改變，一電場最大點A位於凹槽 區之側部上且一應力最大點B位於凹槽區之邊緣上，藉以減 低因爲最大點A與B間之不一致之異常漏電流（參考第2 圖）。 當本發明已參考例示實施例被描述，業界技藝人士將可 瞭解到各種形式與細節之改變可被達成，而無需逸離以下申 請專利範圍項所界定之本發明範圍。 如上所述，本發明藉於凹槽閘結構中具有與凹槽區錯位 之源極/汲極區之一者，可減低閘電極與源極/汲極區間之重 叠。 而且，本發明可改善電氣特性如DRAM之回復時間、資 料保留時間等，因爲源極/汲極區之外形因非對稱凹槽閘道 結構被改變，藉以急遽地減低因一電場最大點A與一應力最 大點B間之一致性所造成之異常漏電流。 【圖式簡單說明】 本發明之以上與其他特色將由例示實施例之詳細描述 與參考附圖而變得更加顯明，其中： 第la與lb圖爲垂直剖面圖顯示傳統技藝中一凹槽閘 MOSFET 結構。 第2圖爲依據本發明之一實施例之一垂直剖面圖，顯示 一非對稱凹槽閘道MOSFET結構。 第3a至3e圖爲依據本發明之一實施例之製程圖，用以 解釋一種用於製造一非對稱凹槽閘道MOSFET方法。 1293777. 第4圖爲依據本發明之一圖示，顯示由一非對稱凹槽閘 道MOSFET模擬之電場與應力結果。 第5a與5b圖爲圖示分別比較依據本發明與傳統技藝中 凹槽閘道MOSFET之主動區罩與閘罩。 第6圖爲依據本發明另一實施例之一垂直剖面圖，顯示 一非對稱凹槽閘道MOSFET結構。 【主要元件符號說明】 10， 100， 200 基板 12, 102， 202 隔絕膜 14， 210 閘絕緣膜 16， 18， 112， 114, 212， 214 凹槽閘 20， 116， 216 硬罩 22， 26， 120， 124, 220， 224 間隙壁 24,122, 222 源極/汲極區 28, 126， 226 間隙塡充接觸 104 臨界電壓控制區 106 光阻圖案 108 凹槽區 1 10 絕緣膜 1 18 凹槽 140 主動區 142 閘罩 144 凹槽閘罩 -15-

Claims (1)

1293777 十、申請專利範圍： 1.一種非對稱凹槽閘道MOSFET，包括： 於一半導體中以一預定深度所形成之凹槽區； 於一半導體基板上藉間隙塡充該凹槽區而以一預定高 度所形成之凹槽閘電極； 以一掺雜植入之源極與汲極區，其中凹槽閘電極係與對 應源極或汲極區之一者的凹槽區錯位；且 形成於凹槽閘電極之側面上之間隙壁，其中源極/汲極區 B 被形成於曝露於間隙壁之間之半導體基板中。 2·如申請專利範圍第1項之MOSFET，其中凹槽閘電極錯位 之區域爲源極區。 3·如申請專利範圍第1項之MOSFET，其中被連接至間隙壁 之一絕緣膜圖案係形成於汲極區側之凹槽區之一個或多 個上邊緣上。 4·如申請專利範圍第1項之MOSFET，其中凹槽區爲50至 2500A 〇 5·如申請專利範圍第1項之MOSFET，更包括形成於凹槽閘 電極之頂部上之一硬罩。 6.—種非對稱凹槽閘道MOSFET，包括： 於一半導體中以一預定深度所形成之凹槽區； 於一半導體基板上藉間隙塡充該凹槽區而以一預定高 度所形成之凹槽閘電極； 以一掺雜植入之源極與汲極區，其中凹槽閘電極係與源 極或汲極區之一者錯位，且與源極或汲極區之一者自我對 •16- ,1293777 位；與 形成於凹槽閘電極之側面上的間隙壁，其中源極/汲極區 被形成於曝露於間隙壁之間之半導體基板中。 7. 如申請專利範圍第6項之MOSFET，其中凹槽閘電極錯位 之區域爲源極區。 8. 如申請專利範圍第6項之MOSFET，其中凹槽區爲50至 2500A 〇 9. 如申請專利範圍第6項之MOSFET，更包括形成於凹槽閘 電極之頂部上之一硬罩。 10.—種用以製造一非對稱凹槽閘道MOSFET之方法，包括步 驟： 藉蝕刻一半導體基板形成一預定深度凹槽區； 當間隙塡充該凹槽區時，於半導體基板上形成至少一層 預定高度之傳導膜； 藉圖案化該傳導膜形成凹槽閘電極以與對應源極或汲 極區之凹槽區錯位； 形成間隙壁於凹槽閘電極之側面上；且 藉植入一掺雜於曝露於間隙壁之間之半導體基板中，形 成源極與汲極區。 11 ·如申請專利範圍第1 0項之方法，其中凹槽閘電極錯位之 區域爲源極區。 12·如申請專利範圍第1〇項之方法，其中形成間隙壁之步驟 中，一被連接至間隙壁之絕緣膜圖案係形成於汲極區側之 凹槽區之一個或多個上邊緣上。 J293777 13.如申請專利範圍第10項之方法，其中凹槽區爲50至 2500A 。 1 4 ·如申請專利範圍第1 0項之方法，更包括形成一硬罩於凹 槽閘電極之頂部上之步驟。 15·—種用以製造一非對稱凹槽閘道MOSFET之方法，包括步 驟： 藉蝕刻一半導體基板形成一預定深度凹槽區； 當間隙塡充該凹槽區時，於半導體基板上形成至少一層 ， 預定高度之傳導膜； 藉圖案化該傳導膜形成凹槽閘電極以與對應源極或汲 極區之凹槽區錯位，且與源極或汲極區之一者自我對位； 形成間隙壁於凹槽閘電極之側面上；且 藉植入一掺雜於曝露於間隙壁之間之半導體基板中，形 成源極與汲極區。 16.如申請專利範圍第15項之方法，其中凹槽閘電極錯位之 區域爲源極區。 4 17.如申請專利範圍第15項之方法，其中凹槽區爲50至 2500A 。 18.如申請專利範圍第15項之方法，更包括形成一硬罩於傳 導膜之頂部上之步驟。
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