JP2004158647A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制する。
【解決手段】円弧状の側壁10bを有する凹部10内にゲート酸化膜3が形成され、底面が凹部10上端のゲート酸化膜3をそれぞれ覆うサイドウォール7が形成されている。凹部10内およびサイドウォール7間に、ポリシリコン膜4と窒化チタン膜5とタングステン膜6の積層膜からなるゲート電極が埋め込まれている。凹部10上端のゲート酸化膜3と接するソースドレイン領域2がシリコン基板1の上層に形成されている。凹部側壁10bの半径rは、ゲート酸化膜3の膜厚tの2倍以上である。
【選択図】 図1
【解決手段】円弧状の側壁10bを有する凹部10内にゲート酸化膜3が形成され、底面が凹部10上端のゲート酸化膜3をそれぞれ覆うサイドウォール7が形成されている。凹部10内およびサイドウォール7間に、ポリシリコン膜4と窒化チタン膜5とタングステン膜6の積層膜からなるゲート電極が埋め込まれている。凹部10上端のゲート酸化膜3と接するソースドレイン領域2がシリコン基板1の上層に形成されている。凹部側壁10bの半径rは、ゲート酸化膜3の膜厚tの2倍以上である。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にDRAMメモリセル用MOSトランジスタおよびその製造方法に関するものである。
【0002】
【従来の技術】
従来、DRAM用メモリセルトランジスタを製造する際、ゲート電極をトレンチに埋め込むことによって、短チャネル効果を緩和している(例えば、非特許文献1及び非特許文献2参照)。
【0003】
【非特許文献1】
IEDM1991 プロシーディング、p.667−670、Fig.2
【非特許文献2】
第55回応用物理学術講演会1994 秋季講演予稿集、p.687、20p−ZG−4
【0004】
【発明が解決しようとする課題】
しかしながら、トレンチの上端(上部エッジ部分)においてゲート酸化膜が薄くなり、ゲートリーク電流が発生してしまうという問題があった。このため、ゲート酸化膜の信頼性が低下してしまうという問題があった。
また、トレンチの下端(下部エッジ部分)においてゲート酸化膜が厚くなり、応力歪によりゲート酸化膜やシリコン基板(シリコン結晶)に欠陥が発生し、閾値電圧が局所的に高くなってしまうという問題があった。
従って、半導体装置の信頼性が低下してしまうという問題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたもので、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、円弧状の側壁を有する凹部が形成された基板と、
前記凹部上に形成されたゲート絶縁膜と、
底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、
前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、
前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、
を備えたことを特徴とするものである。
【0007】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【0008】
実施の形態1.
図1は、本発明の実施の形態1による半導体装置を説明するための断面図である。
図1において、ボロンが濃度1×1015/cm3でドープされたP型シリコン基板1内に、平坦な底面10aと、該底面10aの両端と接し、半径がrである円弧状の側壁10bとからなる凹部10が形成されている。この凹部10上にはゲート絶縁膜3としてのゲート酸化膜が、例えば膜厚0.007μmで形成されている。ここで、詳細は後述するが、円弧状側壁10bの半径rは、ゲート酸化膜3の膜厚の2倍以上である。
【0009】
また、シリコン基板1の上層には、凹部10上端のゲート酸化膜3と接するソースドレイン領域(リン濃度:1×1018/cm3)2が形成されている。ここで、ソースドレイン領域2間の直線的な距離Cは、例えば0.10μmであるが、この場合のソースドレイン領域2間の実効的な距離は、次のような数値となり、短チャネル効果が抑制される。
実効的距離=[2×(側壁10bの長さ)]+直線的距離C−[2×(ソースドレイン領域2の深さXj)]=2×(2×π×0.02/4)+0.10−2×0.01=0.1428μm
【0010】
また、底面が凹部10上端におけるゲート酸化膜3を覆い、シリコン窒化膜からなるサイドウォール7がシリコン基板1上に形成されている。ここで、サイドウォール7の高さAは例えば0.2μmであり、幅Bは例えば0.03μmである。なお、このサイドウォール7は、LDD構造形成用のスペーサとして機能するものではない。
【0011】
また、凹部10内およびサイドウォール7間のスペースに、ポリシリコン膜4と窒化チタン膜5とタングステン膜6とを積層してなるゲート電極が埋め込まれている。詳細には、凹部10上に形成されたゲート酸化膜3およびサイドウォール7を連続して覆うようにポリシリコン膜4が例えば膜厚0.01μmで形成され、このポリシリコン膜4を覆うように窒化チタン膜5が例えば膜厚0.01μmで形成され、さらに窒化チタン膜5上にタングステン膜6が形成されている。
【0012】
また、凹部10の底部10aよりも下層に、閾値電圧(スレッショルド電圧:Vth)制御用の第1チャネル領域9と第2チャネル領域13とが形成されている。なお、第2チャネル領域13の形成は任意である。
【0013】
次に、本実施の形態1による半導体装置において、円弧状の凹部側壁10bの半径rと、ゲート酸化膜3の膜厚tとの関係について説明する。
平坦な底部10a上に形成された部分のゲート酸化膜3の膜厚をtとし、半径がrである円弧状の側壁10b上に形成された部分のゲート酸化膜3の膜厚をxとすると、次のような式が得られる。
r2−(r−x)2=2πr×t
この式を、側壁10b上のゲート酸化膜3の膜厚xについて整理すると、
x=r±(r2−2rt)0.5
=t/{1±(1−2t/r)0.5}/2
となる。ここで、半径rよりも膜厚xが大きくなることはないため、
x=t/{1+(1−2t/r)0.5}/2
となる。この式より、例えばt=0.007μmで、r=0.02μmの場合には、x=0.00904μmとなる。
ここで、rがtの2倍よりも小さくなると、ゲート酸化膜3の体積成長の行き場が無くなり、応力歪みが大きくなる。このため、ゲート酸化膜3とシリコン基板(シリコン結晶)1に欠陥ができる場合がある。この場合には、トランジスタ部での接合リーク電流が大きくなり、半導体装置の信頼性が低下してしまう。
よって、本発明の実施の形態1では、凹部10の円弧状側壁10bの半径rを、ゲート酸化膜3の膜厚tの2倍以上の長さとした。
【0014】
以上のように、本実施の形態1による半導体装置では、実効的なゲート長が長くなるため、短チャネル効果を抑制することができる。
また、本実施の形態1では、凹部10の円弧状側壁10b上端のゲート酸化膜3を覆い、シリコン窒化膜からなるサイドウォール7を設けた。このため、凹部10の側壁10b上端において、従来のようなゲート酸化膜3の膜厚が薄い部分がなくなる。よって、凹部10上端におけるゲートリーク電流を抑えることができる。従って、ゲート酸化膜3の信頼性を向上させることができる。
また、本実施の形態1では、凹部10の円弧状側壁10bの半径rを、ゲート酸化膜3の膜厚tの2倍以上とした。これにより、凹部10上でゲート酸化膜3の膜厚tが厚くなることを防止することができ、局所的な閾値電圧の上昇を抑制することができる。
従って、半導体装置の信頼性を向上させることができる。
【0015】
次に、本実施の形態1による半導体装置の変形例について説明する。
図2は、本実施の形態1による半導体装置の変形例を説明するための断面図である。
図2に示す変形例と、図1に示す半導体装置との相違点は、凹部10に埋め込まれたゲート電極にある。その他の構造は、同様である。
図2に示すように、本変形例では、凹部10内およびサイドウォール7間に、ゲート電極としてポリシリコン膜4のみが埋め込まれている。ゲート遅延に制約のないデバイスの場合には、このようにゲート電極をポリシリコン膜4のみで形成してもよい。なお、ポリシリコン膜4に注入される不純物は、n型とp型の何れでもよい。
【0016】
また、ゲート電極を低抵抗化するため、凹部10内に埋め込まれるゲート電極を、窒化チタン膜とタングステン膜との積層膜としてもよい。
【0017】
次に、上述した半導体装置の製造方法について説明する。
図3は、本実施の形態1による半導体装置の製造方法を説明するための断面図である。詳細には、図1に示した半導体装置の製造方法を説明する工程断面図である。
先ず、図3(a)に示すように、シリコン基板1内にボロンイオンをドーズ量:1.0×1012−13/cm2、注入エネルギー:10KeV−100KeVで注入して、閾値電圧(Vth)制御用の第1チャネル領域9を形成する。
【0018】
次に、図3(b)に示すように、シリコン基板1上に熱酸化法により下敷き酸化膜としてのシリコン酸化膜11を形成し、シリコン酸化膜11上にTEOS(tetraethylorthosilicate)酸化膜12を膜厚0.2μmで形成する。そして、TEOS酸化膜12上にゲートマスクパターン(図示省略)を形成し、これをマスクとしてTEOS酸化膜12とシリコン酸化膜11とを異方性エッチングすることにより、TEOS酸化膜12およびシリコン酸化膜11がパターニングされる。
次に、シリコン基板1全面にシリコン窒化膜7を膜厚0.03μmで形成し、このシリコン窒化膜7を0.033μm程度異方性エッチングする。これにより、パターニングされたTEOS酸化膜12の側壁に、高さAが0.2μmで、幅Bが0.03μmであるサイドウォール7(図1参照)が自己整合的に形成される。
【0019】
次に、図3(c)に示すように、TEOS酸化膜12およびサイドウォール7をマスクとして等方性エッチングを行うことにより、シリコン基板1内に、平坦な底部10aと円弧状の側壁10bとからなる凹部10を形成する。ここで、等方性エッチングは、表面反応律速なエッチングであれば、ウェットエッチングとドライエッチングの何れでもよい。なお、この等方性エッチングの後、異方性エッチングを行うことによって、凹部10表面をなめらかにすることができる。
そして、サイドウォール7をマスクとして、シリコン基板1内にボロンイオンを注入することにより、凹部底面10aの下層に閾値電圧(Vth)制御用の第2チャネル領域13を形成する。なお、この第2チャネル領域13の形成は任意である。
【0020】
次に、図3(d)に示すように、凹部10の表面上にゲート酸化膜3を熱酸化法により膜厚50Å〜70Å(0.005μm〜0.007μm)で形成する。ここで、凹部10の上端において、ゲート酸化膜3の端部はサイドウォール7の底面で覆われている。本工程を詳述すると、シリコン基板1の凹部10の表面を少量だけ熱酸化し、この犠牲酸化により形成された熱酸化膜を除去した後、再度熱酸化を行うことによりゲート酸化膜3を形成した。
【0021】
次に、図3(e)に示すように、ゲート酸化膜3及びサイドウォール7を覆うように、ポリシリコン膜4を膜厚0.01μmで形成し、ポリシリコン膜4上に窒化チタン膜5を膜厚0.01μmで形成する。そして、窒化チタン膜5上にタングステン6を膜厚0.3μm程度堆積させる。さらに、TEOS酸化膜12をストッパ膜としてCMP法により平坦化する。これにより、凹部10内およびこの凹部10を挟んで対向するサイドウォール7間に、ゲート電極が埋め込まれる。
【0022】
次に、図3(f)に示すように、TEOS酸化膜12及びシリコン酸化膜11を除去する。これにより、ソース/ドレイン領域2を形成する部分のシリコン基板1表面が露出する。
次に、図3(g)に示すように、ゲート電極をマスクとして、リンイオンをドーズ量:1.0×1013−14/cm2、注入エネルギー:20KeV−100KeVでシリコン基板1に注入して、熱拡散を行う。これにより、ソースドレイン領域2としてのN+拡散層が形成される。最後に、シリコン基板1の全面に、シリコン窒化膜8を形成する。
【0023】
以上説明したように、本実施の形態1による半導体装置の製造方法では、リンイオン注入を行った後に、熱処理が少ないため、ソースドレイン領域2の濃度や深さXjの制御が容易である。但し、ゲート酸化膜3のエッジ部分と、ソースドレイン領域2との接触を確保しなければならない。すなわち、凹部10の横方向のエッチング量と、リオンイオン注入後の熱拡散量とを正確に制御する必要がある。
また、サイドウォール7、ゲート電極(4,5,6)、ソースドレイン領域2を自己整合的に形成することができる。
【0024】
なお、本実施の形態1では、本発明をnMOSトランジスタに適用した例について説明したが、本発明をpMOSトランジスタに適用することができる。
【0025】
実施の形態2.
図4は、本発明の実施の形態2による半導体装置の製造方法を説明するための断面図である。
本実施の形態2による半導体装置の構造は、図1に示した実施の形態1による半導体装置と同じであるため、説明を省略する。
本実施の形態2による半導体装置に製造方法と、前述した実施の形態1による半導体装置の製造方法との相違点は、ソースドレイン領域2の形成段階にある。
【0026】
先ず、図4(a)に示すように、シリコン基板1にボロンイオンをドーズ量:1.0×1012−13/cm2、注入エネルギー:10KeV−100KeVで注入して、閾値電圧Vth制御用の第1チャネル領域9を形成する。そして、シリコン基板1の表面にリンイオンをドーズ量:1.0×1013−14/cm2、注入エネルギー:20KeV−100KeVで注入して、熱拡散を行うことにより、ソースドレイン領域2となるN+拡散層を形成する。このように、本実施の形態2による製造方法では、シリコン基板1上に成膜していない状態で、ソースドレイン領域(N+拡散層)2を形成する。なお、第1チャネル領域9とソースドレイン領域2の形成順序は任意である。
【0027】
次に、図4(b)に示すように、実施の形態1と同様の方法(図3(b)参照)で、シリコン基板1上にシリコン酸化膜11を形成し、シリコン酸化膜11上にTEOS酸化膜12を膜厚0.2μmで形成する。そして、TEOS酸化膜12上に、ゲートマスクパターン(図示省略)を形成し、TEOS酸化膜12と熱酸化膜11とを異方性エッチングによりパターニングする。さらに、パターニングされたTEOS酸化膜12の側壁に、高さAが0.2μmで、幅Bが0.03μmのサイドウォール7(図1参照)を自己整合的に形成する。
【0028】
次に、図4(c)に示すように、実施の形態1と同様の方法(図3(c)参照)で、シリコン基板1内に凹部10を形成する。そして、凹部底面10aの下層に閾値電圧(Vth)制御用の第2チャネル領域13を形成する。
次に、図4(d)に示すように、実施の形態1と同様の方法(図3(d)参照)で、凹部10の表面上にゲート酸化膜3を膜厚50Å〜70Å(0.005μm〜0.007μm)で形成する。
【0029】
次に、図4(e)に示すように、実施の形態1と同様の方法(図3(e)参照)で、凹部10内およびサイドウォール7間に、ポリシリコン膜4と窒化チタン膜5とタングステン6の積層膜からなるゲート電極が埋め込まれる。
次に、図4(f)に示すように、TEOS酸化膜12及び熱酸化膜11を除去する。最後に、シリコン基板1の全面に、シリコン窒化膜8を形成する。
【0030】
以上説明したように、実施の形態2による半導体装置の製造方法では、ソースドレイン領域2形成用の不純物を注入した後、シリコン基板1内に凹部10を形成し、ソースドレイン領域2とした。従って、ソースドレイン領域2と、凹部10上端のゲート酸化膜3との接触を確保することができる。
【0031】
実施の形態3.
図5は、本発明の実施の形態3による半導体装置を説明するための断面図である。詳細には、図1に示した半導体装置をDRAMメモリセルのトランジスタに実装した場合を示している。
図5に示すように、図1に示したトランジスタ構造が、DRAMメモリセルに応用されている。また、活性領域を分離する浅溝素子分離(STI:Shallow Trench Isolation)15がシリコン基板1の分離領域に形成されている。また、ソースドレイン領域2に接続するストレージノードコンタクト16が形成されている。
【0032】
本発明の実施の形態3によれば、実施の形態1で得られた効果に加えて、閾値電圧制御用のチャネルドーズ量を少なくしながら、パンチスルー電流を抑制することができる。さらに、PN接合部の不純物濃度が低くなり、空乏層幅が広がり、電界を小さくすることができ、接合リーク電流を少なくすることができる。このため、リフレッシュ時間を長くすることができ、消費電流を抑えることができ、DRAMの性能が向上する。
【0033】
【発明の効果】
本発明によれば、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による半導体装置を説明するための断面図である。
【図2】本発明の実施の形態1による半導体装置の変形例を説明するための断面図である。
【図3】本発明の実施の形態1による半導体装置の製造方法を説明するための断面図である。
【図4】本発明の実施の形態2による半導体装置の製造方法を説明するための断面図である。
【図5】本発明の実施の形態3による半導体装置を説明するための断面図である。
【符号の説明】
1 基板(シリコン基板)、 2 ソースドレイン領域、 3 ゲート絶縁膜(ゲート酸化膜)、 4 ポリシリコン膜、 5 窒化チタン膜、 6 タングステン膜、 7 サイドウォール(シリコン窒化膜)、 8 シリコン窒化膜、9 第1チャネル領域、 10 凹部、 10a 底部、 10b 側壁、 11 下敷き酸化膜(シリコン酸化膜)、 12 TEOS酸化膜、 13 第2チャネル領域、 15 浅溝素子分離(STI)、 16 ストレージノードコンタクト。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にDRAMメモリセル用MOSトランジスタおよびその製造方法に関するものである。
【0002】
【従来の技術】
従来、DRAM用メモリセルトランジスタを製造する際、ゲート電極をトレンチに埋め込むことによって、短チャネル効果を緩和している(例えば、非特許文献1及び非特許文献2参照)。
【0003】
【非特許文献1】
IEDM1991 プロシーディング、p.667−670、Fig.2
【非特許文献2】
第55回応用物理学術講演会1994 秋季講演予稿集、p.687、20p−ZG−4
【0004】
【発明が解決しようとする課題】
しかしながら、トレンチの上端(上部エッジ部分)においてゲート酸化膜が薄くなり、ゲートリーク電流が発生してしまうという問題があった。このため、ゲート酸化膜の信頼性が低下してしまうという問題があった。
また、トレンチの下端(下部エッジ部分)においてゲート酸化膜が厚くなり、応力歪によりゲート酸化膜やシリコン基板(シリコン結晶)に欠陥が発生し、閾値電圧が局所的に高くなってしまうという問題があった。
従って、半導体装置の信頼性が低下してしまうという問題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたもので、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、円弧状の側壁を有する凹部が形成された基板と、
前記凹部上に形成されたゲート絶縁膜と、
底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、
前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、
前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、
を備えたことを特徴とするものである。
【0007】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【0008】
実施の形態1.
図1は、本発明の実施の形態1による半導体装置を説明するための断面図である。
図1において、ボロンが濃度1×1015/cm3でドープされたP型シリコン基板1内に、平坦な底面10aと、該底面10aの両端と接し、半径がrである円弧状の側壁10bとからなる凹部10が形成されている。この凹部10上にはゲート絶縁膜3としてのゲート酸化膜が、例えば膜厚0.007μmで形成されている。ここで、詳細は後述するが、円弧状側壁10bの半径rは、ゲート酸化膜3の膜厚の2倍以上である。
【0009】
また、シリコン基板1の上層には、凹部10上端のゲート酸化膜3と接するソースドレイン領域(リン濃度:1×1018/cm3)2が形成されている。ここで、ソースドレイン領域2間の直線的な距離Cは、例えば0.10μmであるが、この場合のソースドレイン領域2間の実効的な距離は、次のような数値となり、短チャネル効果が抑制される。
実効的距離=[2×(側壁10bの長さ)]+直線的距離C−[2×(ソースドレイン領域2の深さXj)]=2×(2×π×0.02/4)+0.10−2×0.01=0.1428μm
【0010】
また、底面が凹部10上端におけるゲート酸化膜3を覆い、シリコン窒化膜からなるサイドウォール7がシリコン基板1上に形成されている。ここで、サイドウォール7の高さAは例えば0.2μmであり、幅Bは例えば0.03μmである。なお、このサイドウォール7は、LDD構造形成用のスペーサとして機能するものではない。
【0011】
また、凹部10内およびサイドウォール7間のスペースに、ポリシリコン膜4と窒化チタン膜5とタングステン膜6とを積層してなるゲート電極が埋め込まれている。詳細には、凹部10上に形成されたゲート酸化膜3およびサイドウォール7を連続して覆うようにポリシリコン膜4が例えば膜厚0.01μmで形成され、このポリシリコン膜4を覆うように窒化チタン膜5が例えば膜厚0.01μmで形成され、さらに窒化チタン膜5上にタングステン膜6が形成されている。
【0012】
また、凹部10の底部10aよりも下層に、閾値電圧(スレッショルド電圧:Vth)制御用の第1チャネル領域9と第2チャネル領域13とが形成されている。なお、第2チャネル領域13の形成は任意である。
【0013】
次に、本実施の形態1による半導体装置において、円弧状の凹部側壁10bの半径rと、ゲート酸化膜3の膜厚tとの関係について説明する。
平坦な底部10a上に形成された部分のゲート酸化膜3の膜厚をtとし、半径がrである円弧状の側壁10b上に形成された部分のゲート酸化膜3の膜厚をxとすると、次のような式が得られる。
r2−(r−x)2=2πr×t
この式を、側壁10b上のゲート酸化膜3の膜厚xについて整理すると、
x=r±(r2−2rt)0.5
=t/{1±(1−2t/r)0.5}/2
となる。ここで、半径rよりも膜厚xが大きくなることはないため、
x=t/{1+(1−2t/r)0.5}/2
となる。この式より、例えばt=0.007μmで、r=0.02μmの場合には、x=0.00904μmとなる。
ここで、rがtの2倍よりも小さくなると、ゲート酸化膜3の体積成長の行き場が無くなり、応力歪みが大きくなる。このため、ゲート酸化膜3とシリコン基板(シリコン結晶)1に欠陥ができる場合がある。この場合には、トランジスタ部での接合リーク電流が大きくなり、半導体装置の信頼性が低下してしまう。
よって、本発明の実施の形態1では、凹部10の円弧状側壁10bの半径rを、ゲート酸化膜3の膜厚tの2倍以上の長さとした。
【0014】
以上のように、本実施の形態1による半導体装置では、実効的なゲート長が長くなるため、短チャネル効果を抑制することができる。
また、本実施の形態1では、凹部10の円弧状側壁10b上端のゲート酸化膜3を覆い、シリコン窒化膜からなるサイドウォール7を設けた。このため、凹部10の側壁10b上端において、従来のようなゲート酸化膜3の膜厚が薄い部分がなくなる。よって、凹部10上端におけるゲートリーク電流を抑えることができる。従って、ゲート酸化膜3の信頼性を向上させることができる。
また、本実施の形態1では、凹部10の円弧状側壁10bの半径rを、ゲート酸化膜3の膜厚tの2倍以上とした。これにより、凹部10上でゲート酸化膜3の膜厚tが厚くなることを防止することができ、局所的な閾値電圧の上昇を抑制することができる。
従って、半導体装置の信頼性を向上させることができる。
【0015】
次に、本実施の形態1による半導体装置の変形例について説明する。
図2は、本実施の形態1による半導体装置の変形例を説明するための断面図である。
図2に示す変形例と、図1に示す半導体装置との相違点は、凹部10に埋め込まれたゲート電極にある。その他の構造は、同様である。
図2に示すように、本変形例では、凹部10内およびサイドウォール7間に、ゲート電極としてポリシリコン膜4のみが埋め込まれている。ゲート遅延に制約のないデバイスの場合には、このようにゲート電極をポリシリコン膜4のみで形成してもよい。なお、ポリシリコン膜4に注入される不純物は、n型とp型の何れでもよい。
【0016】
また、ゲート電極を低抵抗化するため、凹部10内に埋め込まれるゲート電極を、窒化チタン膜とタングステン膜との積層膜としてもよい。
【0017】
次に、上述した半導体装置の製造方法について説明する。
図3は、本実施の形態1による半導体装置の製造方法を説明するための断面図である。詳細には、図1に示した半導体装置の製造方法を説明する工程断面図である。
先ず、図3(a)に示すように、シリコン基板1内にボロンイオンをドーズ量:1.0×1012−13/cm2、注入エネルギー:10KeV−100KeVで注入して、閾値電圧(Vth)制御用の第1チャネル領域9を形成する。
【0018】
次に、図3(b)に示すように、シリコン基板1上に熱酸化法により下敷き酸化膜としてのシリコン酸化膜11を形成し、シリコン酸化膜11上にTEOS(tetraethylorthosilicate)酸化膜12を膜厚0.2μmで形成する。そして、TEOS酸化膜12上にゲートマスクパターン(図示省略)を形成し、これをマスクとしてTEOS酸化膜12とシリコン酸化膜11とを異方性エッチングすることにより、TEOS酸化膜12およびシリコン酸化膜11がパターニングされる。
次に、シリコン基板1全面にシリコン窒化膜7を膜厚0.03μmで形成し、このシリコン窒化膜7を0.033μm程度異方性エッチングする。これにより、パターニングされたTEOS酸化膜12の側壁に、高さAが0.2μmで、幅Bが0.03μmであるサイドウォール7(図1参照)が自己整合的に形成される。
【0019】
次に、図3(c)に示すように、TEOS酸化膜12およびサイドウォール7をマスクとして等方性エッチングを行うことにより、シリコン基板1内に、平坦な底部10aと円弧状の側壁10bとからなる凹部10を形成する。ここで、等方性エッチングは、表面反応律速なエッチングであれば、ウェットエッチングとドライエッチングの何れでもよい。なお、この等方性エッチングの後、異方性エッチングを行うことによって、凹部10表面をなめらかにすることができる。
そして、サイドウォール7をマスクとして、シリコン基板1内にボロンイオンを注入することにより、凹部底面10aの下層に閾値電圧(Vth)制御用の第2チャネル領域13を形成する。なお、この第2チャネル領域13の形成は任意である。
【0020】
次に、図3(d)に示すように、凹部10の表面上にゲート酸化膜3を熱酸化法により膜厚50Å〜70Å(0.005μm〜0.007μm)で形成する。ここで、凹部10の上端において、ゲート酸化膜3の端部はサイドウォール7の底面で覆われている。本工程を詳述すると、シリコン基板1の凹部10の表面を少量だけ熱酸化し、この犠牲酸化により形成された熱酸化膜を除去した後、再度熱酸化を行うことによりゲート酸化膜3を形成した。
【0021】
次に、図3(e)に示すように、ゲート酸化膜3及びサイドウォール7を覆うように、ポリシリコン膜4を膜厚0.01μmで形成し、ポリシリコン膜4上に窒化チタン膜5を膜厚0.01μmで形成する。そして、窒化チタン膜5上にタングステン6を膜厚0.3μm程度堆積させる。さらに、TEOS酸化膜12をストッパ膜としてCMP法により平坦化する。これにより、凹部10内およびこの凹部10を挟んで対向するサイドウォール7間に、ゲート電極が埋め込まれる。
【0022】
次に、図3(f)に示すように、TEOS酸化膜12及びシリコン酸化膜11を除去する。これにより、ソース/ドレイン領域2を形成する部分のシリコン基板1表面が露出する。
次に、図3(g)に示すように、ゲート電極をマスクとして、リンイオンをドーズ量:1.0×1013−14/cm2、注入エネルギー:20KeV−100KeVでシリコン基板1に注入して、熱拡散を行う。これにより、ソースドレイン領域2としてのN+拡散層が形成される。最後に、シリコン基板1の全面に、シリコン窒化膜8を形成する。
【0023】
以上説明したように、本実施の形態1による半導体装置の製造方法では、リンイオン注入を行った後に、熱処理が少ないため、ソースドレイン領域2の濃度や深さXjの制御が容易である。但し、ゲート酸化膜3のエッジ部分と、ソースドレイン領域2との接触を確保しなければならない。すなわち、凹部10の横方向のエッチング量と、リオンイオン注入後の熱拡散量とを正確に制御する必要がある。
また、サイドウォール7、ゲート電極(4,5,6)、ソースドレイン領域2を自己整合的に形成することができる。
【0024】
なお、本実施の形態1では、本発明をnMOSトランジスタに適用した例について説明したが、本発明をpMOSトランジスタに適用することができる。
【0025】
実施の形態2.
図4は、本発明の実施の形態2による半導体装置の製造方法を説明するための断面図である。
本実施の形態2による半導体装置の構造は、図1に示した実施の形態1による半導体装置と同じであるため、説明を省略する。
本実施の形態2による半導体装置に製造方法と、前述した実施の形態1による半導体装置の製造方法との相違点は、ソースドレイン領域2の形成段階にある。
【0026】
先ず、図4(a)に示すように、シリコン基板1にボロンイオンをドーズ量:1.0×1012−13/cm2、注入エネルギー:10KeV−100KeVで注入して、閾値電圧Vth制御用の第1チャネル領域9を形成する。そして、シリコン基板1の表面にリンイオンをドーズ量:1.0×1013−14/cm2、注入エネルギー:20KeV−100KeVで注入して、熱拡散を行うことにより、ソースドレイン領域2となるN+拡散層を形成する。このように、本実施の形態2による製造方法では、シリコン基板1上に成膜していない状態で、ソースドレイン領域(N+拡散層)2を形成する。なお、第1チャネル領域9とソースドレイン領域2の形成順序は任意である。
【0027】
次に、図4(b)に示すように、実施の形態1と同様の方法(図3(b)参照)で、シリコン基板1上にシリコン酸化膜11を形成し、シリコン酸化膜11上にTEOS酸化膜12を膜厚0.2μmで形成する。そして、TEOS酸化膜12上に、ゲートマスクパターン(図示省略)を形成し、TEOS酸化膜12と熱酸化膜11とを異方性エッチングによりパターニングする。さらに、パターニングされたTEOS酸化膜12の側壁に、高さAが0.2μmで、幅Bが0.03μmのサイドウォール7(図1参照)を自己整合的に形成する。
【0028】
次に、図4(c)に示すように、実施の形態1と同様の方法(図3(c)参照)で、シリコン基板1内に凹部10を形成する。そして、凹部底面10aの下層に閾値電圧(Vth)制御用の第2チャネル領域13を形成する。
次に、図4(d)に示すように、実施の形態1と同様の方法(図3(d)参照)で、凹部10の表面上にゲート酸化膜3を膜厚50Å〜70Å(0.005μm〜0.007μm)で形成する。
【0029】
次に、図4(e)に示すように、実施の形態1と同様の方法(図3(e)参照)で、凹部10内およびサイドウォール7間に、ポリシリコン膜4と窒化チタン膜5とタングステン6の積層膜からなるゲート電極が埋め込まれる。
次に、図4(f)に示すように、TEOS酸化膜12及び熱酸化膜11を除去する。最後に、シリコン基板1の全面に、シリコン窒化膜8を形成する。
【0030】
以上説明したように、実施の形態2による半導体装置の製造方法では、ソースドレイン領域2形成用の不純物を注入した後、シリコン基板1内に凹部10を形成し、ソースドレイン領域2とした。従って、ソースドレイン領域2と、凹部10上端のゲート酸化膜3との接触を確保することができる。
【0031】
実施の形態3.
図5は、本発明の実施の形態3による半導体装置を説明するための断面図である。詳細には、図1に示した半導体装置をDRAMメモリセルのトランジスタに実装した場合を示している。
図5に示すように、図1に示したトランジスタ構造が、DRAMメモリセルに応用されている。また、活性領域を分離する浅溝素子分離(STI:Shallow Trench Isolation)15がシリコン基板1の分離領域に形成されている。また、ソースドレイン領域2に接続するストレージノードコンタクト16が形成されている。
【0032】
本発明の実施の形態3によれば、実施の形態1で得られた効果に加えて、閾値電圧制御用のチャネルドーズ量を少なくしながら、パンチスルー電流を抑制することができる。さらに、PN接合部の不純物濃度が低くなり、空乏層幅が広がり、電界を小さくすることができ、接合リーク電流を少なくすることができる。このため、リフレッシュ時間を長くすることができ、消費電流を抑えることができ、DRAMの性能が向上する。
【0033】
【発明の効果】
本発明によれば、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による半導体装置を説明するための断面図である。
【図2】本発明の実施の形態1による半導体装置の変形例を説明するための断面図である。
【図3】本発明の実施の形態1による半導体装置の製造方法を説明するための断面図である。
【図4】本発明の実施の形態2による半導体装置の製造方法を説明するための断面図である。
【図5】本発明の実施の形態3による半導体装置を説明するための断面図である。
【符号の説明】
1 基板(シリコン基板)、 2 ソースドレイン領域、 3 ゲート絶縁膜(ゲート酸化膜)、 4 ポリシリコン膜、 5 窒化チタン膜、 6 タングステン膜、 7 サイドウォール(シリコン窒化膜)、 8 シリコン窒化膜、9 第1チャネル領域、 10 凹部、 10a 底部、 10b 側壁、 11 下敷き酸化膜(シリコン酸化膜)、 12 TEOS酸化膜、 13 第2チャネル領域、 15 浅溝素子分離(STI)、 16 ストレージノードコンタクト。
Claims (6)
- 円弧状の側壁を有する凹部が形成された基板と、
前記凹部上に形成されたゲート絶縁膜と、
底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、
前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、
前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、
を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記円弧状の側壁の半径が、前記ゲート絶縁膜の膜厚の2倍以上であることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記サイドウォール底面の幅が、前記ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。 - 凹部に埋め込まれたトランジスタを有する半導体装置の製造方法であって、
基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜の側面に、シリコン窒化膜からなるサイドウォールを自己整合的に形成する工程と、
前記絶縁膜及びサイドウォールをマスクとした等方性エッチングにより、前記基板内に円弧状の側壁を有する凹部を形成する工程と、
前記凹部上にゲート絶縁膜を形成する工程と、
前記凹部内および前記サイドウォール間にゲート電極を埋め込む工程と、
前記絶縁膜を除去する工程と、
前記凹部上端のゲート絶縁膜と接するように、前記基板の上層にソースドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 凹部に埋め込まれたトランジスタを有する半導体装置の製造方法であって、
基板の上層にソースドレイン領域となる拡散層を形成する工程と、
前記拡散層を形成した後、前記基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜の側面に、シリコン窒化膜からなるサイドウォールを自己整合的に形成する工程と、
前記絶縁膜及びサイドウォールをマスクとした等方性エッチングにより、前記基板内に円弧状の側壁を有する凹部を形成する工程と、
前記凹部上にゲート絶縁膜を形成する工程と、
前記凹部内および前記サイドウォール間にゲート電極を埋め込む工程と、
前記絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項4又は5に記載の製造方法において、
前記ゲート絶縁膜を形成する工程では、前記円弧状側壁の半径が前記ゲート絶縁膜の膜厚の2倍以上になるように、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
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JP2002322944A JP2004158647A (ja) | 2002-11-06 | 2002-11-06 | 半導体装置及びその製造方法 |
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JP2009141260A (ja) * | 2007-12-10 | 2009-06-25 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
JP2009141286A (ja) * | 2007-12-10 | 2009-06-25 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
US7723755B2 (en) | 2007-01-04 | 2010-05-25 | Samsung Electronics Co., Ltd. | Semiconductor having buried word line cell structure and method of fabricating the same |
-
2002
- 2002-11-06 JP JP2002322944A patent/JP2004158647A/ja not_active Withdrawn
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