KR20050086132A - 반도체 메모리에서의 리세스 트랜지스터 형성방법 - Google Patents

반도체 메모리에서의 리세스 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 게이트 유도 드레인 리키지를 방지 또는 최소화할 수 있는 리세스 트랜지스터 형성방법에 관한 것으로, 본발명에 따른 반도체 메모리에서의 리세스 트랜지스터 형성방법은, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성영역에 비소(As), 플로오르(F), 질소(N), 아르곤(Ar) 등의 이온 중에서 어느 하나를 선택하여 이온주입함에 의하여 불순물 영역을 형성하는 단계와, 상기 불순물영역이 형성된 반도체 기판에 사진 및 식각공정을 통하여 리세스를 형성하는 단계와, 상기 리세스 내부의 측면 및 바닥에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 리세스 내부를 메우는 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 상부에 게이트 캡핑막을 형성하는 단계 및 상기 게이트 전극이 형성되지 않은 상기 활성영역 상에 상기 게이트 전극을 사이에 두고 고농도 불순물 영역을 형성함에 의해 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 메모리에서의 리세스 트랜지스터 형성방법{Method for fabricating recess transistor for use in semiconductor memory}
본 발명은 반도체 메모리에서의 트랜지스터 제조에 관한 것으로, 더욱 구체적으로는 리세스 채널을 갖는 트랜지스터 형성방법에 관한 것이다.
일반적으로 모스(MOS) 트랜지스터는 게이트와 드레인 영역과 소오스 영역을 가지는 구조로 이루어진다. 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스와 드레인의 접합 깊이를 무한정 얕게 할 수 없다는 제약성이 있다. 이것은 채널의 길이가 점점 감소함에 따라 소오스와 드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 발생하기 때문이다. 또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에서는 고 전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.
단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스와 드레인 간의 채널 즉 게이트 아래의 공핍영역의 최대폭(maximum width of depletion)을 감소시켜야 하며, 반도체 기판내의 불순물 농도를 감소시켜야 한다. 이러한 단채널 효과를 극복하기 위해서 얕은 접합(shallow junction)과 더불어 채널영역의 하부에 반대 도전형의 불순물(dopant)을 이온주입 함으로써 해결하고자 하였다.
이러한 문제점들을 해결하기 위하여, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓히며, 종국적으로는 반도체 소자의 고집적화에 도움을 준다.
도 1은 종래의 리세스 트랜지스터의 형성방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10)에 활성영역을 정의하는 소자분리막(12)이 형성된다. 상기 소자분리막(12)이 형성된 반도체 기판의 활성영역에 채널조정층(14)을 형성하기 위한 이온주입 공정이 행해진다. 상기 채널 조정층 영역(14)은 후속공정에서 형성되는 리세스의 하부의 채널형성영역에 형성된다.
상기 채널 조정층(14)이 형성된 반도체 기판의 활성영역의 상부에 저농도 불순물 영역(16)을 형성한다. 상기 저농도 불순물 영역(16)은 후속 공정에서의 고농도의 불순물 영역인 소오스/드레인 영역의 형성을 위해 예비적으로 수행되는 이온주입을 통해 형성된다.
상기 저농도 불순물 영역이 형성된 결과물 상에 리세스 형성을 위한 사진 및 식각 공정을 행하여 게이트가 형성될 부분에 리세스를 형성한다. 상기 리세스는 이방성 식각공정을 통하여 형성될 수 있다.
상기 리세스의 바닥 및 양 측벽을 포함하는 내부에 게이트 절연막(18)을 형성한다. 상기 게이트 절연막(18)이 형성된 반도체 기판에, 상기 게이트 절연막(18)이 형성된 리세스의 내부를 메우는 게이트 전극(20)을 형성한다. 상기 게이트 전극(20)의 상부에는 금속 실리사이드 막(22)이 형성된다. 또한, 상기 금속 실리사이드 막(22)의 상부에 게이트 캡핑막(24)이 형성된다.
다음으로, 상기 활성영역 중 게이트 전극(20)이 형성되지 아니한 부위에 고농도의 이온주입을 통하여 소오스/드레인 영역을 형성한다.
상기와 같은 종래 기술에 따른 리세스 트랜지스터는 단채널효과를 어느 정도 개선할 수 있지만, 게이트 절연막이 얇게 제조됨에 의해 게이트 전극과 드레인 영역간의 오버랩 영역에서 발생되는 게이트 유도 드레인 리키지(Gate Induced Drain Leakage, GIDL) 전류를 개선하는데 한계가 있는 바, 그 특성 확보가 어려운 문제점이 있다. 이러한 게이트 유도 드레인 리키지(Gate Induced Drain Leakage; 이하 'GIDL')전류는 이들 디바이스의 성능을 저하시키는 주요 원인이 되고 있다. 따라서, 이러한 게이트 유도 드레인 리키지 전류를 방지 또는 최소화하고자 하는 노력들이 필요한 실정에 있다.
따라서, 본 발명의 목적은 종래기술의 문제점을 극복할 수 있는 반도체 메모리에서의 리세스 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 유도 드레인 리키지를 방지 또는 최소화하여 소자의 성능을 향상시킬 수 있는 반도체 메모리에서의 리세스 트랜지스터 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은 게이트 절연막의 두께를 조절할 수 있는 반도체 메모리에서의 리세스 트랜지스터의 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 리세스 트랜지스터 형성방법은, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성영역에 비소(As), 플로오르(F), 질소(N), 아르곤(Ar) 등의 이온 중에서 어느 하나를 선택하여 이온주입함에 의하여 불순물 영역을 형성하는 단계와, 상기 불순물영역이 형성된 반도체 기판에 사진 및 식각공정을 통하여 리세스를 형성하는 단계와, 상기 리세스 내부의 측면 및 바닥에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 리세스 내부를 메우는 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 상부에 게이트 캡핑막을 형성하는 단계; 및 상기 게이트 전극이 형성되지 않은 상기 활성영역 상에 상기 게이트 전극을 사이에 두고 고농도 불순물 영역을 형성함에 의해 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 소자분리막을 형성하는 단계 후에, 상기 활성영역의 채널 형성부위에 채널 조정층을 형성하는 단계를 더 포함할 수 있으며, 상기 불순물영역의 형성 전에, 상기 활성영역에 인(P) 이온을 이온주입하는 공정이 추가될 수 있다.
상기한 방법적 구성에 따르면, 게이트 유도 드레인 리키지를 방지 또는 최소화할 수 있는 효과가 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 2 내지 도 7을 참조로 설명되어질 것이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 메모리에서의 리세스 트랜지스터 형성방법을 공정순서대로 나타낸 공정단면도 들이다.
도 2에 도시된 바와 같이, 반도체 기판(100)에 소자분리막(112)이 형성된다. 상기 소자분리막(112)은 STI((Shallow Trench Isolation)방법으로 형성되는 것이 바람직하다. 상기 소자분리막(112)은, 반도체 기판(100)에 활성 영역을 한정하는 소자 분리 예정영역이 노출되도록 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 이용하여 상기 반도체 기판의 일부에 트렌치(trench)를 형성하여, 상기 트렌치를 완전히 매립하는 절연막을 형성하고, 상기 마스크 패턴을 제거함에 의하여 형성된다. 상기 트렌치에 매립되는 절연막은 산화막으로 형성되는 것이 바람직하다.
도 3에 도시된 바와 같이, 상기 소자분리막(112)에 의해 정의된 활성영역의 내부에 일정깊이를 갖는 채널 조정층(114)을 형성한다. 상기 채널 조정층(114)은 리세스 트랜지스터의 채널 형성부위에 형성되며, 브롬(B) 이온을 50KeV의 에너지 하에서 8.0E12 ion atoms/cm2 의 도우즈로 이온주입을 행함에 의해 형성될 수 있다.
다음으로, 상기 활성영역의 표면에서부터 일정깊이까지 저농도 불순물영역(116)을 형성한다. 상기 저농도 불순물 영역(116)은 소오스/드레인 형성 영역에 예비적으로 행해지는 것으로써 이는 LDD 영역일 수 있다.
상기 저농도 불순물 영역(116)은 인(P) 이온을 15KeV의 에너지 하에서 2.0E13 ion atoms/cm2 의 도우즈로 이온주입함에 의하여 형성될 수 있다.
도 4에 도시된 바와 같이, 상기 저농도 불순물 영역(116) 상에 비소(As), 플로오르(F), 질소(N), 아르곤(Ar) 등의 이온 중에서 어느 하나를 선택하여 10KeV의 에너지 하에서 1.0E15 ion atoms/cm2 의 도우즈로 이온주입을 행함에 의해 불순물 영역(116a)을 형성한다. 상기 불순물 영역(116a)의 도우즈량에 따라 후속공정에서 리세스 내부에 형성되는 게이트 절연막 중 리세스 측벽에 형성되는 게이트 절연막의 두께가 달라지게 된다. 따라서, 원하는 두께에 따라 도우즈량을 달리할 수 있다.
상기 불순물 영역(116a)는 게이트 유도 드레인 리키지를 방지 또는 최소화하기 위하여 형성되는 것이다. 상기 불순물 영역(116a)의 형성으로 인하여, 후속 공정에서 형성되는 소오스/드레인 영역과 게이트 산화막의 중첩부위 또는 접촉부위의 게이트 절연막의 두께를 두껍게 형성할 수 있게 된다.
도 5에 도시된 바와 같이, 상기 불순물 영역(116a)이 형성된 반도체 기판에 리세스(117)가 형성된다. 상기 리세스(117)는, 상기 반도체 기판(110)상에 리세스(117)를 형성하기 위한 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴에 따라, 반도체 기판(110)을 이방성 식각함에 의하여 형성된다. 상기 이방성 식각은 건식식각 등이 이용될 수 있다.
상기 리세스(117) 형성 후에, CDE(Chemical Dry Etching)방법 등을 이용하여 상기 리세스(117) 내부를 등방성 식각하는 공정이 추가 될 수 있다. 상기 등방성 식각 공정을 추가하여 행하는 목적은, 상기 리세스(117)의 내부의 식각되지 않은 부위를 제거하고자 하는 것과 상기 리세스(117)의 내부 형상이 둥글게 형성되도록 하기 위함이다.
도 6에 도시된 바와 같이, 상기 리세스(117)가 형성된 반도체 기판에 게이트 절연막(118)이 형성된다. 상기 게이트 절연막(118)은 열산화 방식으로 형성될 수 있다.
상기 게이트 절연막(118)은 상기 불순물 영역(116a)의 형성으로 인하여 상기 리세스(117)의 상부 측벽의 산화가 과다하게 되어 산화막의 두께가 증가하게 된다. 상기 리세스(117) 상부 측벽의 게이트 절연막(118)의 두께가 증가됨으로 인하여 게이트와 소오스/드레인간의 전계가 감소하여 게이트 유도 드레인 리키지를 방지 또는 최소화할 수 있게 된다
표 1은 상기 불순물영역(116a)에 비소(As)이온을 주입한 경우의 도우즈량과 상기 리세스 상부 측벽의 게이트 절연막(118)의 두께간의 관계를 나타낸 것이다.
〈표 1〉
상기 표 1에 나타난 바와 같이 도우즈량이 많음에 따라 상기 리세스(1170 상부 측벽에 형성된 게이트 절연막(118)의 두께가 증가함을 알 수 있다. 따라서, 도우즈량을 조절함에 의해 상기 리세스(117) 상부 측벽의 게이트 절연막(118)의 두께를 조절할 수 있으며, 게이트 유도 드레인 리키지의 방지 또는 최소화가 가능해진다.
도 7에 도시된 바와 같이, 상기 게이트 절연막(118)이 형성된 반도체 기판(110) 전면에 게이트 전극(120)이 형성된다. 상기 게이트 전극(120)은 폴리 실리콘을 증착하여 형성될 수 있으며, 콘택 저항을 줄이기 위해 금속 실리사이드 막(122)을 추가하여 형성될 수 있다. 상기 금속 실리사이드 막(122)은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2) 등으로 형성될 수 있다. 상기 게이트 전극(120)은 상기 리세스(114) 내부에 매립되어 형성된다.
상기 게이트 전극(120)이 형성된 반도체 기판 전면에 게이트 캡핑막(124)을 형성한다. 상기 게이트 캡핑막(124)은 실리콘 질화막으로 형성될 수 있다.
상기 게이트 캡핑막(124) 형성후에 상기 게이트 전극이 형성되지 아니한 활성영역의 나머지 부위에 고농도의 불순물 영역인 소오스/드레인 영역이 형성된다.
다음으로, 게이트 스페이서(126)가 형성된다. 상기 게이트 스페이서(125)는 상기 게이트 전극(120), 금속 실리사이드 막(122) 및 게이트 캡핑막(124)의 측벽에 형성되며, 실리콘 산화막, 실리콘 질화막(SiN) 계열 또는 실리콘 산화 질화막(SiON) 계열 등으로 형성될 수 있다.
이상의 과정에 의하여 게이트 유도 드레인 리키지를 줄일 수 있는 리세스 트랜지스터가 완성된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 사안에 따라 트랜지스터 형성과정에서, 게이트 절연막의 형상, 리세스의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 비소 등의 이온주입으로 인하여 게이트 절연막의 두께를 조절함에 의하여 게이트 유도 드레인 리키지를 방지 또는 최소화하여 트랜지스터의 성능을 향상시킬 수 있게 된다.
도 1은 종래의 리세스 트랜지스터의 단면도
도 2 내지 도 7은 본 발명의 일 실시예에 따른 리세스 트랜지스터의 형성을 나타낸 공정순서 단면도
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 112 : 소자 분리막
114 : 채널 조정층 116: 저농도 불순물 영역
116a : 불순물 영역 118 : 게이트 절연막
120 : 게이트 전극 122 : 금속 실리사이드 막
124 : 게이트 캡핑막 126 : 게이트 스페이서

Claims (8)

  1. 리세트 채널 구조를 갖는 반도체 메모리에서의 리세스 트랜지스터의 형성방법에 있어서:
    반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역에 비소(As), 플로오르(F), 질소(N), 아르곤(Ar) 등의 이온 중에서 어느 하나를 선택하여 이온주입함에 의하여 불순물 영역을 형성하는 단계;
    상기 불순물영역이 형성된 반도체 기판에 사진 및 식각공정을 통하여 리세스를 형성하는 단계;
    상기 리세스 내부의 측면 및 바닥에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 리세스 내부를 메우는 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상부에 게이트 캡핑막을 형성하는 단계; 및
    상기 게이트 전극이 형성되지 않은 상기 활성영역 상에 상기 게이트 전극을 사이에 두고 고농도 불순물 영역을 형성함에 의해 소오스/드레인 영역을 형성하는 단계를 포함하는 리세스 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 소자분리막을 형성하는 단계 후에,
    상기 활성영역의 채널 형성부위에 채널 조정층을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 트랜지스터 형성방법.
  3. 제2항에 있어서,
    상기 채널 조정층은 브론(B) 이온을 주입함에 의하여 형성됨을 특징으로 하는 리세스 트랜지스터 형성방법.
  4. 제3항에 있어서,
    상기 브론 이온의 주입은 50KeV하에서 8.0E12 ion atoms/cm2 의 도우즈(dose)로 행해짐을 특징으로 하는 리세스 트랜지스터 형성방법.
  5. 제1항에 있어서,
    상기 불순물영역의 형성 전에, 상기 활성영역에 인(P) 이온을 이온주입하는 공정이 추가됨을 특징으로 하는 리세스 트랜지스터 형성방법.
  6. 제5항에 있어서,
    상기 인 이온의 주입은 15KeV하에서 2.0E13 ion atoms/cm2 의 도우즈로 주입됨을 특징으로 하는 리세스 트랜지스터 형성방법.
  7. 제6항에 있어서,
    상기 비소(As), 플로오르(F), 질소(N), 아르곤(Ar) 등의 이온의 주입은 10KeV 하에서 1.0E15 ion atoms/cm2 의 도우즈로 행해짐을 특징으로 하는 리세스 트랜지스터 형성방법.
  8. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 전극의 상부에 금속 실리사이드막을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 트랜지스터 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100681286B1 (ko) * 2005-02-21 2007-02-09 삼성전자주식회사 리세스된 채널을 갖는 반도체 장치의 제조 방법
KR100930387B1 (ko) * 2007-10-31 2009-12-08 주식회사 하이닉스반도체 ｐ형 게이트폴리를 갖는 모스 트랜지스터의 제조방법
US7985651B2 (en) 2008-01-03 2011-07-26 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having differential gate dielectric layer and related device

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