CN114121659B - 半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，包括：获取衬底，所述衬底上形成有栅极结构；对衬底进行第一离子注入，在栅极结构两侧形成预非晶化区；对预非晶化区进行第二离子注入，在所述预非晶化区中形成非晶化区；在栅极结构两侧形成第一侧墙；进行第二掺杂工艺，在所述非晶化区中形成第二掺杂区；在第一侧墙两侧形成第二侧墙；在所述第二掺杂区中形成重掺杂的源极区和漏极区。第二掺杂区掺杂离子的横向扩散、纵向扩散均会被抑制，重掺杂漏极区与漏极区边缘的有效距离会增大，进而达到降低结漏电流。

Description

半导体器件的制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体器件的制备方法。
背景技术
随着半导体工艺的特征尺寸的缩小，晶体管源和漏有源区的尺寸宽度不断缩小，导致器件的有源区串联电阻和单个接触孔的接触电阻不断增大，为了降低有源区的串联电阻和接触电阻，在完成源和漏离子注入之后，利用物理气相沉积在多晶硅栅和有源区上沉积一层金属层，然后进行热处理步骤使金属层与有源区和多晶硅栅的硅反应，在有源区和多晶硅表面形成金属硅化物。
与逻辑芯片制备工艺的自对准金属硅化物相比，典型的动态随机存取存储器件(Dynamic Random Access Memory，DRAM)的制备工艺中，外围区域MOS晶体管在源和漏离子注入形成源极区和漏极区之后，先通过光刻、刻蚀工艺在源极区和漏极区的衬底中形成钨接触孔，然后在钨接触孔中沉积金属硅化物和金属钨，金属硅化物与漏极区边缘的距离受栅极的特征尺寸、钨接触孔光刻工艺的特征尺寸以及钨接触孔和栅极的对准偏差的影响；随着半导体器件集成度的不断提高，栅极尺寸逐渐减小，金属硅化物与漏极区边缘的距离减小，结漏电流逐渐增大，进而影响半导体器件的性能和功耗。
发明内容
基于此，有必要针对现有技术中随着半导体器件集成度的不断提高，金属硅化物与漏极区边缘之间距离的逐渐减小，结漏电流逐渐增大的问题，提供一种半导体器件的制备方法。
一种半导体器件的制备方法，包括：
获取衬底，所述衬底上形成有栅极结构；
使用掩膜版在所述衬底上形成第一掩膜图形，所述第一掩膜图形露出定义位于所述栅极结构两侧的源极预设区域和漏极预设区域；
以所述第一掩膜图形为第一掩膜，对所述源极预设区域和漏极预设区域进行第一离子注入，形成预非晶化区；
对所述预非晶化区进行第二离子注入，形成非晶化区；
在所述栅极结构两侧形成第一侧墙；
使用所述掩膜版在所述衬底上形成第二掩膜图形；
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述非晶化区进行第二掺杂工艺，形成第二掺杂区；
在所述第一侧墙两侧形成第二侧墙；
使用所述掩膜版在所述衬底上形成第三掩膜图形；
以所述第三掩膜图形、所述第一侧墙和所述第二侧墙为第三掩膜，对所述第二掺杂区进行第三掺杂工艺，形成重掺杂源极区和重掺杂漏极区。
在其中一个实施例中，所述形成第二掺杂区的步骤包括：
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述非晶化区进行第三离子注入，形成袋状注入区；
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述袋状注入区进行第四离子注入，形成轻掺杂源极区和轻掺杂漏极区；
其中，所述第三离子与所述第四离子的掺杂类型相反。
在其中一个实施例中，所述第三离子注入采用倾斜离子注入工艺，所述倾斜离子注入工艺的注入方向和所述衬底表面法线之间的角度为10°～25°。
在其中一个实施例中，所述第一离子至少包括锗离子、硅离子、氟离子和锑离子中的一种。
在其中一个实施例中，所述第二离子至少包括碳离子、氮离子和氟离子中的一种。
在其中一个实施例中，所述第一离子注入的能量大于或等于6千电子伏且小于或等于14千电子伏，所述第一离子注入的剂量大于或等于1*1014atom/cm2且小于或等于5*1014atom/cm2。
在其中一个实施例中，所述第二离子注入的能量大于或等于2千电子伏且小于或等于4千电子伏，所述第二离子注入的剂量大或等于1*1014atom/cm2且小于或等于5*1014atom/cm2。
在其中一个实施例中，所述第三离子为N型杂质离子，所述第四离子为P型杂质离子。
在其中一个实施例中，所述方法还包括：
在所述衬底上形成层间绝缘层；
对所述层间绝缘层进行刻蚀工艺，分别形成暴露出部分所述重掺杂源极区的源极接触孔和暴露出部分所述重掺杂漏极区的漏极接触孔；
在所述源极接触孔和所述漏极接触孔中形成源极接触结构和漏极接触结构。
在其中一个实施例中，在所述源极接触孔和所述漏接触孔中形成源极接触结构和漏极接触结构的步骤包括：
在所述源极接触孔和所述漏接触孔中形成源极金属硅化物和漏极金属硅化物；
分别在所述源极金属硅化物上形成源极接触结构、在所述漏极金属硅化物上形成漏极接触结构。
在其中一个实施例中，所述第一离子注入和所述第二离子注入的注入角度为0度，所述注入角度是指注入方向和所述衬底表面法线之间的角度。
上述半导体器件的制备方法，使用掩膜版在衬底上形成第一掩膜图形，所述第一掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域；首先，以所述第一掩膜图形为第一掩膜，对所述源极预设区域和漏极预设区域进行第一离子注入，形成处于非晶状态的预非晶化区，减小后续对预非晶化区进行注入时离子的注入深度和注入宽度；然后对预非晶化区进行第二离子注入，第二离子会占据原子之间的间隙空位，形成非晶化区；在对非晶化区进行第二掺杂工艺形成的第二掺杂区后，第二掺杂区的掺杂离子的横向扩散、纵向扩散均会被抑制，重掺杂漏极区与漏极区边缘的有效距离会增大，进而达到降低结漏电流，减小金属硅化物与漏极区边缘的距离减小对结漏电流的影响的目的。
一种半导体器件，所述半导体器件由上述任一项所述的制备方法制成。
在其中一个实施例中，所述半导体器件包括PMOS晶体管、动态随机存取存储器件。
上述半导体器件由上述任一项所述的制备方法制成，非晶状态的预非晶化区会减小后续对预非晶化区进行离子注入的注入深度和注入宽度；非晶化区中的掺杂离子会占据原子之间的间隙空位，使得轻掺杂区的掺杂离子的横向扩散、纵向扩散均被抑制，重掺杂漏极区与漏极区边缘的有效距离会增大，进而达到降低结漏电流，减小金属硅化物与漏极区边缘的距离减小对结漏电流的影响的目的。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体器件的制备方法的流程图；
图2为一实施例中形成预非晶化区后半导体器件的剖视图；
图3为一实施例中形成非晶化区后半导体器件的剖视图；
图4为一实施例中形成第一侧墙后半导体器件的剖视图；
图5为一实施例中形成第二掺杂区的流程图；
图6为一实施例中形成第二掺杂区后半导体器件的剖视图；
图7为一实施例中形成重掺杂源极区和重掺杂漏极区后半导体器件的剖视图；
图8为另一实施例中半导体器件的制备方法的流程图；
图9为一实施例中形成源极接触孔和漏极接触孔后半导体器件的剖视图；
附图标记说明：
100-衬底，102-浅掺杂区，104-栅极结构，106-预非晶化区，108-非晶化区，110-第一侧墙，112-袋状注入区，114-轻掺杂源极区，116-轻掺杂漏极区，118-第二侧墙，120-重掺杂源极区，122-重掺杂漏极区，124-层间介质层，126-源极接触孔，128-漏极接触孔。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
金属硅化物是由金属和硅经过化学反应形成的一种金属化合物，其导电特性介于金属和硅之间，典型的金属硅化物(Silicide)工艺是利用金属与直接接触的有源区和多晶硅栅的硅反应形成金属硅化物，金属不会与接触的SiO2、Si3N4和SiON等介质材料发生反应，因此，在有源区和多晶硅栅表面形成的金属硅化物能够很好地与有源区和多晶硅栅对准，同时在有源区和多晶硅栅上形成金属硅化物的技术被称之为自对准金属硅化物(SelfAligned Silicide，Salicide)。
在DRAM工艺中，外围区域MOS晶体管源极区和漏极区的金属硅化物部分位于源极区和漏极区衬底中形成的接触孔内；随着半导体器件集成度的不断提高，栅极尺寸逐渐减小，金属硅化物与漏极区边缘之间的距离减小，结漏电流逐渐增大。
如图1所示，在其中一个实施例中，提供一种半导体器件的制备方法，包括：
S102，获取衬底，所述衬底上形成有栅极结构。
所述衬底可以是硅衬底、绝缘体上硅衬底(SOI)、绝缘体上层叠硅衬底(SSOI)、绝缘体上层叠锗化硅衬底(S-SiGeOI)、绝缘体上锗化硅衬底(SiGeOI)以及绝缘体上锗衬底(GeOI)等。
在其中一个实施例中，所述栅极结构包括栅介质层和位于栅介质层上的栅极导电层；所述栅介质层可以为氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下的工艺节点，栅极结构的特征尺寸很小，栅介质层优选高介电层常数(高k)材料。所述高k材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。理想实施例中的是氧化铪、氧化锆和氧化铝。栅介电层的形成工艺可以采用本领域技术人员熟知的任何现有技术，例如化学气相沉积法。
在其中一个实施例中，所述栅极结构自衬底而上依次为栅氧层、多晶硅层、氮化钛层、钨金属层、氮化硅层。S104，在栅极结构两侧形成预非晶化区。
使用掩膜版在衬底上形成第一掩膜图形，所述第一掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域。所述掩膜版为用于定义轻掺杂区域的掩膜版(即LDD photo)，通过LDD photo在衬底上形成第一掩膜图形，所述第一掩膜图形露出位于栅极结构两侧的源极预设区域和漏极预设区域。以所述第一掩膜图形为第一掩膜，对所述源极预设区域和漏极预设区域进行第一离子注入，形成预非晶化区，所述预非晶化区位于栅极结构的两侧。
S106，在所述预非晶化区中形成非晶化区。
以第一掩膜图形为掩膜，对所述预非晶化区进行第二离子注入，形成非晶化区。S108，在所述栅极结构两侧形成第一侧墙。S110，进行第二掺杂工艺，在所述非晶化区中形成第二掺杂区。
首先，使用所述掩膜版在所述衬底上形成第二掩膜图形，即使用形成第一掩膜图形的掩膜版在衬底上形成第二掩膜图形，所述第二掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域，以及源极预设区域和漏极预设区域中位于栅极结构两侧的第一侧墙。
其次，以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述非晶化区进行第二掺杂工艺，形成第二掺杂区。
S112，在所述第一侧墙两侧形成第二侧墙。S114，在所述第二掺杂区中形成重掺杂的源极区和漏极区。
首先，使用所述掩膜版在所述衬底上形成第三掩膜图形，即使用形成第一掩膜图形的掩膜版在衬底上形成第三掩膜图形，所述第三掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域，以及源极预设区域和漏极预设区域中位于栅极结构两侧的第一侧墙和第二侧墙。
其次，以所述第三掩膜图形、所述第一侧墙和所述第二侧墙为第三掩膜，对所述第二掺杂区进行第三掺杂工艺，形成重掺杂源极区和重掺杂漏极区。
第一掩膜图形、第二掩膜图形和第三掩膜图形是通过同一个掩膜版形成的，减少了半导体器件制备工艺中使用的光刻版的数量，节约了生产成本。
在其中一个实施例中，所述第一掩膜图形、第二掩膜图形、第三掩膜图形至少包括光刻胶图形、硬掩膜层图形中的一种。以下以第一掩膜图形、第二掩膜图形、第三掩膜图形为光刻胶图形进行举例说明。
如图2所示，为一实施例中，形成预非晶化区后半导体器件的剖视图。第具体为，第一步，使用轻掺杂掩膜版在衬底100上形成第一光刻胶图形(图中未示出)，所述第一光刻胶图形露出位于所述栅极结构104两侧的浅掺杂区102，即位于栅极结构104两侧的源极预设区域和漏极预设区域。第二步，对所述第一光刻胶图形露出的浅掺杂区102进行第一离子注入，形成位于浅掺杂区102中的预非晶化区106。通过第一离子注入使得预非晶化区的衬底处于非晶状态，减小了后续对预非晶化区进行离子注入时掺杂离子的注入深度和注入宽度。
如图3所示，为一实施例中形成非晶化区后半导体器件的剖视图，步骤S106包括：第一步，以第一光刻胶图形为掩膜，对预非晶化区106进行第二离子注入，在预非晶化区106中形成非晶化区108；第二步，去除衬底100上的第一光刻胶图形。在对预非晶化区进行第二离子注入时，注入的第二离子会占据预非晶化区中衬底原子之间的间隙空位，从而抑制在预非晶化区形成的掺杂区中掺杂离子的扩散，增大掺杂区表面与掺杂区边缘的有效距离，进而达到降低结漏电流的目的。
如图4所示，在栅极结构104两侧的衬底100上形成第一侧墙110，所述第一侧墙110位于所述非晶化区108靠近所述栅极结构104的部分区域上。第一侧墙110的材料可以是氮化硅、氧化硅、氮氧化硅等绝缘材料。在一个实施方式中，第一侧墙110可以是氮化硅和氧化硅的组合，进一步地，可以是由依次形成的氧化硅和氮化硅构成的ON结构，也可以是由依次形成的氧化硅、氮化硅和氧化硅构成的ONO结构。
在其中一个实施中，在栅极结构104两侧的衬底100上形成第一侧墙110的步骤包括：第一步，在衬底100表面形成第一侧墙薄膜；第二步，在衬底表面形成覆盖在需要保留的第一侧墙薄膜上的光刻胶图形；第三步，刻蚀去除光刻胶图形露出的第一侧墙薄膜后，去除衬底表面的光刻胶图形，得到由剩余第一侧墙薄膜构成的第一侧墙110。
如图5，图6所示，在其中一个实施例中，所述形成第二掺杂区的步骤包括：
S202，在所述非晶化区形成袋状注入区。
以所述第二掩膜图形和所述第一侧墙110为第二掩膜，对所述非晶化区108进行第三离子注入，在非晶化区108中形成袋状注入区112；所述第三离子注入与所述第三掺杂工艺的掺杂类型相反。
S204，在所述袋状注入区中形成轻掺杂的源极区和漏极区。
以所述第二掩膜图形和所述第一侧墙110为第二掩膜，对所述袋状注入区112进行第四离子注入，在所述袋状注入区112中分别形成轻掺杂源极区114和轻掺杂漏极区116；其中，所述第三离子与所述第四离子的掺杂类型相反。轻掺杂的源极区114和漏极区116被袋状注入区112包围，通过袋状注入区112使得源极区和漏极区靠近沟道区的两侧的耗尽区变窄，起到缓解短沟道效应的目的。
其中，第二掺杂区包括袋状注入区112和位于袋状注入区112中的轻掺杂源极区114和轻掺杂漏极区116。
在其中一个实施例中，所述第三离子注入采用倾斜离子注入工艺，所述倾斜离子注入工艺的注入方向和所述衬底表面法线之间的角度为10°～25°，例如15度、20度等等。
在其中一个实施例中，所述第三离子为P型掺杂离子，例如氟化硼离子、硼离子、铟离子等；所述第四离子为N型掺杂离子，例如磷离子、砷离子等。
在另一个实施例中，所述第三离子为N型掺杂离子，所述第四离子为P型掺杂离子。
如图7所示，在第一侧墙110两侧形成第二侧墙118，然后对第二掺杂区进行第三掺杂工艺，形成位于轻掺杂源极区114中的重掺杂源极区120和位于轻掺杂漏极区116中的重掺杂漏极区122。在其中一个实施例中，形成重掺杂源极区120和重掺杂漏极区122之后还包括：在衬底100上形成层间介质层124的步骤。
如图8、图9所示，在其中一个实施例中，所述方法还包括：
S302，在衬底100上形成层间介质层124。
在衬底100上形成层间介质层124，所述层间介质层124位于所述重掺杂源极区120和重掺杂漏极区122上的衬底100、所述第一侧墙110、第二侧墙118以及所述栅极结构104上，所述重掺杂漏极区122上层间介质层124的厚度等于所述栅极结构104的厚度与位于栅极结构104上方的层间介质层124的厚度之和。
在其中一个实施例中，所述层间介质层124包括氧化层和氮化硅层。
S304，形成源极接触孔和漏极接触孔。
对所述层间绝缘层124进行刻蚀工艺，分别在所述重掺杂源极区120和所述重掺杂漏极区122形成源极接触孔126和漏极接触孔128，即别形成暴露出部分所述重掺杂源极区120的源极接触孔126和暴露出部分所述重掺杂漏极区122的漏极接触孔128。在其中一个实施例中，所述源极接触孔126和漏极接触孔128的底部分别在所述重掺杂源极区120和重掺杂漏极区122中，即形成源极接触孔126和漏极接触孔128的刻蚀工艺为过刻蚀工艺，达到去除源极接触孔126与重掺杂源极区120之间、漏极接触孔128和重掺杂漏极区122之间的层间绝缘层124的目的，消除了工艺偏差引起的源极接触孔126与重掺杂源极区120之间、漏极接触孔128和重掺杂漏极区122之间的层间绝缘层124残留的目的。
在其中一个实施例中，通过湿法刻蚀工艺分别在所述重掺杂源极区120和所述重掺杂漏极区122形成源极接触孔126和漏极接触孔128。
在其中一个实施例中，通过干法刻蚀工艺分别在所述重掺杂源极区120和所述重掺杂漏极区122形成源极接触孔126和漏极接触孔128。
S306，在所述源极接触孔和所述漏极接触孔中依次形成源极接触结构和漏极接触结构。
在其中一个实施例中，步骤S306包括：
在所述源极接触孔126和所述漏接触孔128中形成源极金属硅化物和漏极金属硅化物；分别在所述源极金属硅化物上形成源极接触结构、在所述漏极金属硅化物上形成漏极接触结构。
衬底中形成的预非晶化区、非晶化区以及袋状注入区对轻掺杂区掺杂离子的扩散起到抑制的作用，位于重掺杂漏极区122上的漏接触孔中形成的漏极金属硅化物(图中未示出)与漏极区的掺杂边界(即轻掺杂漏极区的掺杂边界)之间的等效距离(如图9所示，为轻掺杂漏极区116与袋状注入区112的边界位置)有所增加，即增加了漏极区的金属硅化物与漏极区的掺杂边界之间的等效距离，实质上降低了结漏电流。
在其中一个实施例中，所述第一离子至少包括锗离子、硅离子、氟离子和锑离子中的一种。
在其中一个实施例中，所述第二离子至少包括碳离子、氮离子和氟离子中的一种。
在其中一个实施例中，所述第一离子注入的能量大于或等于6千电子伏且小于或等于14千电子伏，例如，6.5千电子伏特、7千电子伏特、8千电子伏特、10千电子伏特、12千电子伏特等等。所述第一离子注入的剂量大于或等于1*1014atom/cm2且小于或等于5*1014atom/cm2，例如1.5*1014atom/cm2、2.0*1014atom/cm2、2.5*1014atom/cm2、3*1014atom/cm2等等。
在其中一个实施例中，所述第二离子注入的能量大于或等于2千电子伏且小于或等于4千电子伏，所述第二离子注入的剂量大或等于1*1014atom/cm2且小于或等于5*1014atom/cm2，例如1.5*1014atom/cm2、2.0*1014atom/cm2、2.5*1014atom/cm2、3*1014atom/cm2等等。
在其中一个实施例中，所述第三掺杂工艺和所述第四离子注入进行的掺杂为掺杂类型相同的离子，例如均为N型杂质离子，均为P型杂质离子。
在其中一个实施例中，所述第三掺杂工艺的掺杂离子和所述第四离子为相同的杂质离子。
在其中一个实施例中，所述第一离子注入和所述第二离子注入的注入角度为0度，所述注入角度是指注入方向和所述衬底表面法线之间的角度。使得第一离子注入和第二离子注入在降低栅极结构两侧离子注入的深度、宽度、和离子扩散的速度的同时，不对栅极结构下方的衬底产生影响。
上述半导体器件的制备方法可以应用于多种集成电路(IC)中，例如存储器电路，如随机存取存储器(RAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等。又例如可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路等。
上述半导体器件的制备方法，使用掩膜版在衬底上形成第一掩膜图形，所述第一掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域；首先，以所述第一掩膜图形为第一掩膜，对所述源极预设区域和漏极预设区域进行第一离子注入，形成处于非晶状态的预非晶化区，减小后续对预非晶化区进行注入时离子的注入深度和注入宽度；然后对预非晶化区进行第二离子注入，第二离子会占据原子之间的间隙空位，形成非晶化区；在对非晶化区进行第二掺杂工艺形成的第二掺杂区后，第二掺杂区的掺杂离子的横向扩散、纵向扩散均会被抑制，重掺杂漏极区与漏极区边缘的有效距离会增大，进而达到降低结漏电流，减小金属硅化物与漏极区边缘的距离减小对结漏电流的影响的目的。
在其中一个实施例中，提供一种半导体器件，所述半导体器件由上述任一项所述的制备方法制成。
在其中一个实施例中，所述半导体器件包括PMOS晶体管、动态随机存取存储器件。
在其中一个实施中，提供一种电子设备，所述电子设备包括上述半导体器件。
上述半导体器件，上述任一项所述的制备方法制成，非晶状态的预非晶化区会减小后续对预非晶化区进行离子注入的注入深度和注入宽度；非晶化区中的掺杂离子会占据原子之间的间隙空位，使得轻掺杂区的掺杂的离子的横向扩散、纵向扩散均被抑制，重掺杂漏极区与漏极区边缘的有效距离会增大，进而达到降低结漏电流，减小金属硅化物与漏极区边缘的距离减小对结漏电流的影响的目的。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
获取衬底，所述衬底上形成有栅极结构；
使用掩膜版在所述衬底上形成第一掩膜图形，所述第一掩膜图形露出位于所述栅极结构两侧的源极预设区域和漏极预设区域；
以所述第一掩膜图形为第一掩膜，对所述源极预设区域和漏极预设区域进行第一离子注入，形成预非晶化区；
对所述预非晶化区进行第二离子注入，形成非晶化区；在所述栅极结构两侧形成第一侧墙；
使用所述掩膜版在所述衬底上形成第二掩膜图形；
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述非晶化区进行第二掺杂工艺，形成第二掺杂区，第二掺杂区包括袋状注入区和位于袋状注入区中的轻掺杂源极区和轻掺杂漏极区；
在所述第一侧墙两侧形成第二侧墙；
使用所述掩膜版在所述衬底上形成第三掩膜图形；
以所述第三掩膜图形、所述第一侧墙和所述第二侧墙为第三掩膜，对所述第二掺杂区进行第三掺杂工艺，形成位于轻掺杂源极区中的重掺杂源极区和位于轻掺杂漏极区中的重掺杂漏极区；
其中，所述第一离子注入的能量大于或等于6千电子伏且小于或等于14千电子伏，所述第二离子注入的能量大于或等于2千电子伏且小于或等于4千电子伏。
2.根据权利要求1所述的制备方法，其特征在于，所述形成第二掺杂区的步骤包括：
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述非晶化区进行第三离子注入，形成袋状注入区；
以所述第二掩膜图形和所述第一侧墙为第二掩膜，对所述袋状注入区进行第四离子注入，形成轻掺杂源极区和轻掺杂漏极区；
其中，所述第三离子与所述第四离子的掺杂类型相反。
3.根据权利要求2所述的制备方法，其特征在于，所述第三离子注入采用倾斜离子注入工艺，所述倾斜离子注入工艺的注入方向和所述衬底表面法线之间的角度为10°~25°。
4.根据权利要求1所述的制备方法，其特征在于，所述第一离子至少包括锗离子、硅离子、氟离子和锑离子中的一种。
5.根据权利要求1所述的制备方法，其特征在于，所述第二离子至少包括碳离子、氮离子和氟离子中的一种。
6.根据权利要求1所述的制备方法，其特征在于，所述第一离子注入的剂量大于或等于1*1014atom/cm2且小于或等于5*1014 atom /cm2。
7. 根据权利要求1所述的制备方法，其特征在于，所述第二离子注入的剂量大或等于1*1014atom/cm2且小于或等于5*1014 atom /cm2。
8.根据权利要求3所述的制备方法，其特征在于，所述第三离子为N型杂质离子，所述第四离子为P型杂质离子。
9.根据权利要求1所述的制备方法，其特征在于，所述方法还包括：
在所述衬底上形成层间绝缘层;
对所述层间绝缘层进行刻蚀工艺，分别形成暴露出部分所述重掺杂源极区的源极接触孔和暴露出部分所述重掺杂漏极区的漏极接触孔；
在所述源极接触孔和所述漏极接触孔中形成源极接触结构和漏极接触结构。
10.根据权利要求9所述的制备方法，其特征在于，在所述源极接触孔和所述漏接触孔中形成源极接触结构和漏极接触结构的步骤包括：
在所述源极接触孔和所述漏接触孔中形成源极金属硅化物和漏极金属硅化物；
分别在所述源极金属硅化物上形成源极接触结构、在所述漏极金属硅化物上形成漏极接触结构。
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