KR20070107960A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 갖는 반도체 기판, 반도체 기판의 활성 영역에 형성된 불순물 확산 영역들, 및 셀 어레이 영역의 불순물 확산 영역에 인접하여 형성된 게이트 전극을 포함한다. 게이트 전극은 셀 어레이 영역의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함하고, 불순물 이온의 농도는 게이트 전극의 상부로부터 하부 방향으로 점진적으로 낮아진다. 이에 따라, 반도체 소자의 동작 전류 및 문턱 전압 변화없이 게이트에 의해 드레인에 집중되는 전계를 줄임으로써, 반도체 소자의 성능이 저하되지 않으면서 게이트 유도 드레인 누설 현상이 개선된 반도체 소자를 제공할 수 있다.
트랜지스터, 게이트, 드레인, GIDL, 전계

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of Fabricating the Same}
도 1 및 도 2는 각각 게이트 전극이 n형 도전성을 갖는 n형 모스 트랜지스터 및 게이트 전극이 p형 도전성을 갖는 n형 모스 트랜지스터의 게이트 커패시턴스-게이트 전압 특성 곡선을 보여주는 그래프들;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
본 발명은 반도체 소자에 관한 것으로, 더 구체적으로 반도체 소자의 게이트 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 트랜지스터의 단채널 효과(short channel effect) 억제 및 문턱 전압(Vth : threshold voltage) 조절을 용이하게 하기 위하여 더 얇은 두께의 게이트 절연막이 필요하게 된다. 그러나 게이트 절연막의 두께가 얇아질수록 게이트 전극으로의 터널링(tunneling)에 의한 트랜지스터의 누설 전 류(leakage current)가 증가하게 되거나, 게이트 절연막의 절연 파괴(breakdown) 현상이 일어나는 등의 불량이 발생하게 된다.
이를 개선하기 위하여 게이트 절연막으로 높은 유전 상수(high-k)를 갖는 물질이 채용되고 있다. 이러한 높은 유전상수를 갖는 게이트 절연막이 채용됨에 따라 게이트 절연막에서 발생하는 누설 전류나 절연 파괴 현상에 대해 안정적인 특징을 가지면서도, 트랜지스터의 단채널 효과 억제 및 문턱 전압 조절 등을 용이하게 할 수 있게 되어 반도체 소자의 미세화, 고집적화 및 고속화에 대응할 수 있게 되었다.
그러나 이러한 유전 상수가 높은 게이트 절연막을 채용하더라도 드레인과 게이트 전극이 중첩(overlap)되는 영역에서 생기는 전계(electric field)의 집중으로 인해 나타나는 게이트 유도 드레인 누설(GIDL : Gate Induced Drain Leakage) 현상에 의한 트랜지스터의 누설 전류를 개선하지는 못하는 실정이다.
일반적으로 반도체 소자의 트랜지스터에서 발생하는 게이트 유도 드레인 누설 현상을 억제하기 위하여 게이트 절연막의 두께 증가, 저농도 불순물 확산 영역(Lightly Doped Drain)의 도핑(doping) 농도 감소, 반도체 기판에 형성된 웰(well)의 농도 감소, 게이트 전극과 소오스/드레인이 중첩(overlap)되는 영역 감소, 또는 드레인을 고농도로 도핑하여 공핍 영역의 폭(width)을 줄여 터널링 부위(tunneling volume)를 감소시키는 등의 방법들이 이용되고 있다. 하지만 이러한 방법들의 적용으로 인해 저농도 불순물 확산 영역의 저항이 증가하여 트랜지스터의 동작 전류(on current)가 감소하는 등의 반도체 소자의 성능이 저하되는 것을 감수 해야 하는 문제점이 있다.
게이트 유도 드레인 누설 현상은 트랜지스터가 오프된 상태(off state) 또는 음의 전압이 인가된 상태(negative bias)일 때, 게이트 전극에 인가된 전압(gate bias)에 의하여 드레인 영역에 얇은 공핍층(depletion layer)이 생김으로 인해 게이트 전극과 인접하는 드레인의 가장자리에서 전계가 집중되어 발생하게 된다. 게이트 유도 드레인 누설 전류는 전계가 증가함에 따라 기하급수적으로 증가하는 것으로 알려져 있다. 또한, 게이트 전극에 주입되는 불순물 이온의 농도에 따라 게이트 전극과 인접하는 드레인의 가장자리에서 발생하는 전계가 변화되는 것으로 알려져 있다.
게이트 전극에 주입되는 불순물의 이온의 농도가 낮아지면 게이트 전극과 인접하는 가장자리에서 발생하는 전계가 줄어들게 된다. 하지만 게이트 전극은 연결(contact) 저항을 줄이기 위하여, 게이트 전극에 주입되는 불순물의 농도를 고농도로 하는 것이 일반적이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 동작 전류 및 문턱 전압 변화없이 게이트에 의해 드레인에 집중되는 전계를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 제 1 영역 및 제 2 영역을 갖는 반도체 기판, 반도체 기판의 활 성 영역에 형성된 불순물 확산 영역들, 및 제 1 영역 및 제 2 영역의 불순물 확산 영역들에 인접하여 각각 형성된 제 1 게이트 전극 및 제 2 게이트 전극을 포함한다. 제 1 게이트 전극은 제 1 영역의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함하고, 불순물 이온의 농도는 제 1 게이트 전극의 상부로부터 하부 방향으로 점진적으로 낮아진다.
제 1 영역 및 제 2 영역은 각각 셀 어레이 영역 및 주변 회로 영역이되, 주변 회로 영역은 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 포함할 수 있다.
제 1 영역은 제 2 영역보다 낮은 표면을 가질 수 있으며, 제 1 영역의 활성 영역은 핀 모양을 가질 수 있다.
제 1 게이트 전극은 제 2 게이트 전극보다 두꺼운 두께를 가질 수 있다.
또한, 본 발명은 반도체 소자의 제조 방법을 제공한다. 이 방법에 따르면, 제 1 영역 및 제 2 영역을 갖는 반도체 기판에 활성 영역을 한정하는 소자 분리막을 형성한다. 반도체 기판 상에 게이트 절연막을 형성한 후, 게이트 절연막 상에 게이트 도전막을 형성한다. 게이트 도전막을 불순물 이온으로 도핑한 후, 게이트 도전막 및 게이트 절연막을 패터닝하여 활성 영역의 소정 부위에 게이트 전극들 및 게이트 절연막 패턴들을 형성한다. 게이트 전극들에 인접하는 반도체 기판에 불순물 확산 영역들을 형성하는 것을 포함한다. 제 1 영역에 형성된 게이트 전극은 제 1 영역의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함하고, 불순물 이온의 농도는 제 1 영역에 형성된 게이트 전극의 상부로부터 하부 방향으로 점진적 낮아진다.
제 1 영역 및 제 2 영역은 각각 셀 어레이 영역 및 주변 회로 영역이되, 주변 회로 영역은 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 포함할 수 있다.
제 1 영역은 제 2 영역보다 낮은 표면을 가질 수 있으며, 제 1 영역의 활성 영역은 핀 모양을 갖게 형성될 수 있다.
제 1 영역에 형성된 게이트 도전막은 제 2 영역에 형성된 게이트 도전막보다 두껍게 형성될 수 있다.
게이트 도전막을 불순물 이온으로 도핑하는 것은 이온 주입 방식 또는 플라즈마 방식을 사용할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1 및 도 2는 각각 게이트 전극이 n형 도전성을 갖는 n형 모스 트랜지스터 및 게이트 전극이 p형 도전성을 갖는 n형 모스 트랜지스터의 게이트 부하 커패시턴스-게이트 전압 사이의 특성 곡선을 보여주는 그래프들이다.
도 1 및 도 2를 참조하면, 게이트 전극의 불순물 이온 농도에 따른 게이트 부하 커패시턴스(capacitance)-게이트 전압 사이의 특성 변화를 알 수 있다. 게이트 전극의 불순물 이온 농도가 각각 1×1019atoms/cm3, 5×1019atoms/cm3, 1×1020atoms/cm3 및 2×1020atoms/cm3인 상황에 대하여 모사(simulation)한 그래프이다.
도 1의 게이트 전극이 n형 도전성을 갖는 n형 모스(MOS : Metal-Oxide-Semiconductor) 트랜지스터처럼 불순물 확산 영역과 동일한 도전형을 갖는 게이트 전극을 사용하는 트랜지스터는 게이트 전극이 반전(inversion) 상태일 때 동작하므로 게이트 전극의 불순물 이온 농도가 높아지는 것이 필수적이다.
이와는 달리, 도 2의 게이트 전극이 p형 도전성을 갖는 n형 모스 트랜지스터처럼 불순물 확산 영역과 반대의 도전형을 갖는 게이트 전극을 사용하는 트랜지스터는 게이트 전극이 축적(accumulation) 상태일 때 동작하므로 게이트 전극의 불순물 이온 농도가 낮아져도 동작 전류나 문턱 전압이 거의 변하지 않음을 알 수 있다.
이에 따라, 게이트 전극이 p형 도전성을 갖는 n형 모스 트랜지스터나 게이트 전극이 n형 도전성을 갖는 p형 모스 트랜지스터처럼 불순물 확산 영역과 도전형이 반대인 게이트 전극을 사용하는 트랜지스터에서는 게이트 전극의 불순물 이온 농도 를 낮추는 것이 게이트 유도 드레인 누설 현상을 감소시킬 수 있는 효과적인 방법이라는 것을 알 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 핀 구조를 갖는 n형 셀 트랜지스터를 포함하는 디램(DRAM : Dynamic Random Access Memory) 소자에 대하여 설명한다.
도 3a 및 도 3b를 참조하면, 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(110)에 활성 영역을 한정하는 소자 분리막(미도시)을 형성한다. 제 1 영역(A) 및 제 2 영역(A)은 각각 셀 어레이(cell array) 영역 및 주변 회로(peripheral) 영역일 수 있다. 또한, 주변 회로 영역은 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 포함할 수 있다.
제 1 영역(A)은 제 2 영역(B)보다 낮은 표면을 가질 수 있으며, 제 1 영역(A)의 활성 영역은 핀(fin) 모양을 갖게 형성될 수 있다.
도 3b 및 도 3c를 참조하면, 반도체 기판(110) 상에 게이트 절연막(112)을 형성한 후, 게이트 절연막(112) 상에 게이트 도전막(114)을 형성한다. 게이트 절연막(112)은 열 산화 방식으로 형성된 실리콘 산화막(silicon oxide)일 수 있다. 게이트 도전막(114)은 폴리 실리콘(polysilicon)을 증착 및 평탄화하여 형성될 수 있다. 폴리 실리콘은 도핑되지 않은 순수한 폴리 실리콘으로 증착될 수 있다.
제 1 영역(A)의 활성 영역은 핀 모양을 가지는 동시에 제 2 영역(B)보다 낮은 표면을 가진다. 이에 따라, 제 1 영역(A)에 형성된 게이트 도전막(114)은 제 2 영역(B)에 형성된 게이트 도전막(114)보다 두껍게 형성될 수 있다. 이와는 달리, 제 1 영역(A)의 활성 영역이 핀 모양이 아닌 평면 모양을 가질 경우, 제 2 영역(B) 상의 게이트 도전막(114)을 따로 패터닝하여 제 1 영역(A)에 형성되는 게이트 도전막(114)이 제 2 영역(B)에 형성되는 게이트 도전막(114)보다 두꺼운 두께를 가지도록 형성될 수 있다.
도 3d를 참조하면, 제 2 영역(B)의 n형 모스 트랜지스터 영역을 노출하는 제 1 포토레지스트 패턴(116)을 게이트 도전막(114) 상에 형성한다. 제 1 포토레지스트 패턴(116)을 마스크로 제 2 영역(B)의 n형 모스 트랜지스터 영역 상의 게이트 도전막(114)에 인(P) 또는 비소(As)를 포함하는 n형 불순물 이온(117)을 도핑한다. 게이트 도전막(114)에 도핑되는 불순물 이온의 농도는 약 1×1020atoms/cm3 정도일 수 있다.
제 2 영역(B)의 n형 모스 트랜지스터 영역 상의 게이트 도전막(114)을 도핑하는 공정은 인 또는 비소를 이용하는 이온 주입 방식이나, 아르신(AsH3)을 이용하는 플라즈마 방식을 사용하여 수행될 수 있다.
도 3e를 참조하면, 제 2 영역(B)의 p형 모스 트랜지스터 영역 및 제 1 영역(A)을 노출하는 제 2 포토레지스트 패턴(118)을 게이트 도전막(114) 상에 형성한다. 제 2 포토레지스트 패턴(118)을 마스크로 제 2 영역(B)의 p형 모스 트랜지스터 영역 및 제 1 영역(A) 상의 게이트 도전막(114)에 붕소(B)를 포함하는 p형 불순물 이온(119)을 주입한다. 제 2 영역(B)의 p형 모스 트랜지스터 영역 상의 게이트 도전막(114)에 도핑되는 불순물 이온의 농도는 약 1×1020atoms/cm3 정도일 수 있다. 이와는 달리, 제 1 영역(A)의 셀 어레이 영역 상의 게이트 도전막(114)에 도핑되는 불순물 이온의 농도는 게이트 도전막(114)의 상부(약 1×1020atoms/cm3 정도)로부터 하부(약 1×1019atoms/cm3 정도) 방향으로 점진적 낮아지는 경향을 가지게 된다. 이는 제 1 영역(A)의 활성 영역이 핀 모양을 가지는 동시에 제 2 영역(B)보다 낮은 표면을 가지므로, 제 1 영역(A)에 형성된 게이트 도전막(114)은 제 2 영역(B)에 형성된 게이트 도전막(114)보다 두껍게 형성될 수 있기 때문이다.
제 1 영역(A) 및 제 2 영역(B)의 p형 모스 트랜지스터 영역 상의 게이트 도전막(114)을 도핑하는 공정은 붕소 또는 이불화 붕소(BF2)를 이용하는 이온 주입 방식이나, 삼불화 붕소(BF3) 또는 디보란(B2H6)를 사용하는 플라즈마 방식을 사용하여 수행될 수 있다.
도 3f를 참조하면, 제 1 영역(A), 및 제 2 영역(B)의 n형 모스 트랜지스터 영역 및 p형 모스 트랜지스터 영역의 게이트 도전막(114)에 각각 불순물 이온(도 3d 및 도 3e의 117 및 119)을 주입하는 공정이 완료되면, 급속 열 처리(RTA : Rapid Thermal Annealing) 공정으로 불순물 이온들을 활성화(activation) 시킨다. 이어서, 게이트 도전막(114) 및 게이트 절연막(112)을 패터닝(patterning)하여 제 1 영역(A)의 활성 영역의 소정 부위에 게이트 전극들(114c, 114n 및 114p) 및 게이트 절연막 패턴들(112c, 112n 및 112p)을 형성한다.
게이트 전극들(114c, 114n 및 114p)을 형성한 후, 게이트 전극들(114c, 114n 및 114p)에 인접하는 반도체 기판(110)에 각각의 도전형에 적합한 불순물 확산 영역들(미도시)이 형성될 수 있다. 이에 따라, 제 1 영역(A)에 형성된 게이트 전극(114c)은 제 1 영역(A)의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함할 수 있다. 또한, 제 1 영역(A)에 형성된 게이트 전극(114c)의 불순물 이온 농도는 게이트 전극(114c)의 상부로부터 하부 방향으로 점진적으로 낮아질 수 있다.
셀 어레이 영역인 제 1 영역(A)에 형성된 게이트 전극(114c)의 불순물 이온 농도가 게이트 전극(114c)의 상부로부터 하부 방향으로 점진적으로 낮아지는 경향을 가짐으로써, 게이트 유도 드레인 누설 현상이 줄어드는 동시에 게이트 전극의 연결 저항은 더 이상 증가하지 않은 상태로 조절될 수 있다. 또한, 도핑되지 않은 순수한 폴리 실리콘에 마스크를 사용하여 주변 회로 영역인 제 2 영역(B)에 형성된 게이트 전극(114n 및 114p)을 각각 도핑함으로써, 제 2 영역(B)에 형성되는 트랜지스터의 게이트 공핍 효과에 의한 게이트 부하 커패시턴스를 줄이는 효과를 얻을 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 반도체 소자를 제조함으로써, 반도체 소자의 동작 전류 및 문턱 전압 변화없이 게이트 전극에 의해 드레인에 집중되는 전계를 줄일 수 있다. 이에 따라, 반도체 소자의 성능이 저하되지 않으면서 게이트 유도 드레인 누설 현상이 개선될 수 있는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 소자의 동작 전류 및 문턱 전압 변화없이 게이트 전극에 의해 드레인에 집중되는 전계를 줄임으로써, 반도체 소자의 성능이 저하되지 않으면서 게이트 유도 드레인 누설 현상이 개선될 수 있는 반도체 소자 및 그 제조 방법을 제공할 수 있다.

Claims (11)

  1. 제 1 영역 및 제 2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 활성 영역에 형성된 불순물 확산 영역들; 및
    상기 제 1 영역 및 상기 제 2 영역의 상기 불순물 확산 영역들에 인접하여 각각 형성된 제 1 게이트 전극 및 제 2 게이트 전극을 포함하되, 상기 제 1 게이트 전극은 상기 제 1 영역의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함하고, 상기 불순물 이온의 농도는 상기 제 1 게이트 전극의 상부로부터 하부 방향으로 점진적으로 낮아지는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역은 각각 셀 어레이 영역 및 주변 회로 영역이되, 상기 주변 회로 영역은 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 낮은 표면을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 제 1 영역의 활성 영역은 핀 모양을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 제 1 게이트 전극은 상기 제 2 게이트 전극보다 두꺼운 두께를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 1 영역 및 제 2 영역을 갖는 반도체 기판에 활성 영역을 한정하는 소자 분리막을 형성하고;
    상기 반도체 기판 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 게이트 도전막을 형성하고;
    상기 게이트 도전막을 불순물 이온으로 도핑하고;
    상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 활성 영역의 소정 부위에 게이트 전극들 및 게이트 절연막 패턴들을 형성하고; 그리고
    상기 게이트 전극들의 인접하는 상기 반도체 기판에 불순물 확산 영역들을 형성하는 것을 포함하되, 상기 제 1 영역에 형성된 게이트 전극은 상기 제 1 영역의 불순물 확산 영역과 도전형이 반대인 불순물 이온을 포함하고, 상기 불순물 이온의 농도는 상기 제 1 영역에 형성된 게이트 전극의 상부로부터 하부 방향으로 점진적 낮아지는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역은 각각 셀 어레이 영역 및 주변 회로 영역이되, 상기 주변 회로 영역은 n형 모스 트랜지스터 영역과 p형 모스 트랜지스터 영역을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 6항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 낮은 표면을 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 제 1 영역의 활성 영역은 핀 모양을 갖게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 6항에 있어서,
    상기 제 1 영역에 형성된 게이트 도전막은 상기 제 2 영역에 형성된 게이트 도전막보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 6항에 있어서,
    상기 게이트 도전막을 불순물 이온으로 도핑하는 것은 이온 주입 방식 또는 플라즈마 방식을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101068630B1 (ko) * 2008-10-22 2011-09-28 주식회사 하이닉스반도체 새들핀 게이트를 갖는 반도체 장치 제조방법

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