JPH10270659A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10270659A JPH10270659A JP9073443A JP7344397A JPH10270659A JP H10270659 A JPH10270659 A JP H10270659A JP 9073443 A JP9073443 A JP 9073443A JP 7344397 A JP7344397 A JP 7344397A JP H10270659 A JPH10270659 A JP H10270659A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【課題】 ｐｎ接合耐圧の向上と電界緩和を図るととも
に、電界効果トランジスタの特性に悪影響を与えない不
純物濃度プロファイルを実現する。 【解決手段】 シリコン基板１にはｎ型ソース・ドレイ
ン領域６が形成されている。ｐ型不純物濃度プロファイ
ルは、ｐ型ウェル形成用ドープ領域３とｐ型チャネルカ
ット領域４とｐ型チャネルドープ領域５とにおいてピー
ク濃度を有する。ｎ型ソース・ドレイン領域６の不純物
濃度プロファイルは、低い濃度でｐ型不純物濃度プロフ
ァイルと交差し、またｐ型チャネルカット領域４とｐ型
チャネルドープ領域５のそれぞれの不純物濃度よりも高
く、それらの深さ近傍で、それぞれピークの不純物濃度
を示すリン注入領域６３と６２を有する。リン注入領域
６２と６３の不純物濃度ピークの間の領域においてｎ型
ソース・ドレイン領域６の不純物濃度プロファイルは極
小点または変曲点を有する。
に、電界効果トランジスタの特性に悪影響を与えない不
純物濃度プロファイルを実現する。 【解決手段】 シリコン基板１にはｎ型ソース・ドレイ
ン領域６が形成されている。ｐ型不純物濃度プロファイ
ルは、ｐ型ウェル形成用ドープ領域３とｐ型チャネルカ
ット領域４とｐ型チャネルドープ領域５とにおいてピー
ク濃度を有する。ｎ型ソース・ドレイン領域６の不純物
濃度プロファイルは、低い濃度でｐ型不純物濃度プロフ
ァイルと交差し、またｐ型チャネルカット領域４とｐ型
チャネルドープ領域５のそれぞれの不純物濃度よりも高
く、それらの深さ近傍で、それぞれピークの不純物濃度
を示すリン注入領域６３と６２を有する。リン注入領域
６２と６３の不純物濃度ピークの間の領域においてｎ型
ソース・ドレイン領域６の不純物濃度プロファイルは極
小点または変曲点を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に半導体基板と導電層との間
のコンタクト領域に適用される不純物濃度プロファイル
を備えた半導体装置およびその製造方法に関するもので
ある。
びその製造方法に関し、特に半導体基板と導電層との間
のコンタクト領域に適用される不純物濃度プロファイル
を備えた半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体集積回路装置の集積度が著
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）においては、メモリ
の集積度が６４メガビットから２５６メガビット、さら
には１ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタやキャパシタ
はそれぞれ微細化された構造を備えていなければならな
い。一方、能動素子の微細化に伴い、半導体基板の不純
物領域に接触するコンタクトの直径も微細化されてい
る。
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）においては、メモリ
の集積度が６４メガビットから２５６メガビット、さら
には１ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタやキャパシタ
はそれぞれ微細化された構造を備えていなければならな
い。一方、能動素子の微細化に伴い、半導体基板の不純
物領域に接触するコンタクトの直径も微細化されてい
る。
【０００３】コンタクトから半導体基板へと抜け出るリ
ーク電流は、個々のコンタクトでの電流が小さい場合で
も、能動素子の集積につれて１つの装置内に形成される
コンタクト個数の増加にしたがって１つの半導体装置に
おいては大きなリーク電流となる。今後、さらに高集積
化された半導体装置を形成する際に、リーク電流が全体
の消費電力に占める割合は大きなものとなり得る。ま
た、能動素子のスケーリングによる半導体基板の不純物
濃度の上昇により、コンタクトにおいて接合耐圧が低下
し、能動素子、たとえば電界効果トランジスタの動作電
圧が限定されるという問題がある。
ーク電流は、個々のコンタクトでの電流が小さい場合で
も、能動素子の集積につれて１つの装置内に形成される
コンタクト個数の増加にしたがって１つの半導体装置に
おいては大きなリーク電流となる。今後、さらに高集積
化された半導体装置を形成する際に、リーク電流が全体
の消費電力に占める割合は大きなものとなり得る。ま
た、能動素子のスケーリングによる半導体基板の不純物
濃度の上昇により、コンタクトにおいて接合耐圧が低下
し、能動素子、たとえば電界効果トランジスタの動作電
圧が限定されるという問題がある。
【０００４】図２１は、従来のコンタクト構造を示す部
分断面図である。図２１に示すようにｐ型シリコン基板
１０１の表面から所定の深さまでの領域にｎ型不純物を
含むｎ型不純物領域１０６が形成されている。このｎ型
不純物領域１０６の表面を露出するようにコンタクトホ
ール１１６が層間絶縁膜１１５に形成されている。この
コンタクトホール１１６を通じてｎ型不純物領域１０６
の表面に接触するように導電層１１０、たとえば電極
層、キャパシタのストレージノードが形成されている。
分断面図である。図２１に示すようにｐ型シリコン基板
１０１の表面から所定の深さまでの領域にｎ型不純物を
含むｎ型不純物領域１０６が形成されている。このｎ型
不純物領域１０６の表面を露出するようにコンタクトホ
ール１１６が層間絶縁膜１１５に形成されている。この
コンタクトホール１１６を通じてｎ型不純物領域１０６
の表面に接触するように導電層１１０、たとえば電極
層、キャパシタのストレージノードが形成されている。
【０００５】このようなコンタクト構造においては、コ
ンタクトホール１１６を形成した後、必要に応じて、リ
ーク電流防止用のイオン注入を追加し、その後、ｎ型不
純物がドープされた多結晶シリコン等の導電性物質をコ
ンタクトホール１１６に充填することにより導電層１１
０が形成されている。
ンタクトホール１１６を形成した後、必要に応じて、リ
ーク電流防止用のイオン注入を追加し、その後、ｎ型不
純物がドープされた多結晶シリコン等の導電性物質をコ
ンタクトホール１１６に充填することにより導電層１１
０が形成されている。
【０００６】図２２は、図２１のＸＸＩＩの位置におけ
る不純物濃度プロファイルを示す図である。図２２に示
すように、シリコン基板１０１は、ｐ型の不純物として
ボロン（Ｂ）が導入された不純物濃度プロファイルｐ
（Ｂ）を有する。ｎ型不純物領域１０６は、ｎ型不純物
としてリン（Ｐ）が導入された不純物濃度プロファイル
ｎ（Ｐ）を有する。これらの２つの不純物濃度プロファ
イルを示す曲線が交差する接合点Ｊは、１×１０17ｃｍ
-3程度の濃度を有する。
る不純物濃度プロファイルを示す図である。図２２に示
すように、シリコン基板１０１は、ｐ型の不純物として
ボロン（Ｂ）が導入された不純物濃度プロファイルｐ
（Ｂ）を有する。ｎ型不純物領域１０６は、ｎ型不純物
としてリン（Ｐ）が導入された不純物濃度プロファイル
ｎ（Ｐ）を有する。これらの２つの不純物濃度プロファ
イルを示す曲線が交差する接合点Ｊは、１×１０17ｃｍ
-3程度の濃度を有する。
【０００７】上記のような不純物濃度プロファイルを有
するシリコン基板の領域において、電界効果トランジス
タのしきい値電圧調整用のｐ型不純物領域や、素子分離
絶縁膜の下の領域に形成される反転防止用のｐ型不純物
領域が、素子形成領域にわたって延在するように形成さ
れる。その場合、図２２において、ｐ型不純物濃度プロ
ファイルｐ（Ｂ）の浅い領域においてｐ型不純物濃度が
上昇する。このとき、接合点Ｊの位置が不純物濃度の高
い側に移行することになる。導電層１１０に電圧が印加
された場合に、ｐｎ接合における不純物濃度が大きいた
めに、空乏層が広がりにくく、電界集中が起こりやすく
なる。特に、ｐｎ接合における不純物濃度の上昇によ
り、接合耐圧が低下するという問題があった。また、ｐ
ｎ接合における不純物濃度の上昇により、コンタクト構
造においてリーク電流が増大するという問題もあった。
するシリコン基板の領域において、電界効果トランジス
タのしきい値電圧調整用のｐ型不純物領域や、素子分離
絶縁膜の下の領域に形成される反転防止用のｐ型不純物
領域が、素子形成領域にわたって延在するように形成さ
れる。その場合、図２２において、ｐ型不純物濃度プロ
ファイルｐ（Ｂ）の浅い領域においてｐ型不純物濃度が
上昇する。このとき、接合点Ｊの位置が不純物濃度の高
い側に移行することになる。導電層１１０に電圧が印加
された場合に、ｐｎ接合における不純物濃度が大きいた
めに、空乏層が広がりにくく、電界集中が起こりやすく
なる。特に、ｐｎ接合における不純物濃度の上昇によ
り、接合耐圧が低下するという問題があった。また、ｐ
ｎ接合における不純物濃度の上昇により、コンタクト構
造においてリーク電流が増大するという問題もあった。
【０００８】
【発明が解決しようとする課題】そこで、特願平８−２
６８６１号（出願日：平成８年２月１４日）において、
上記のような接合耐圧の低下やリーク電流の増大を解消
するためのコンタクト構造が提案されている。
６８６１号（出願日：平成８年２月１４日）において、
上記のような接合耐圧の低下やリーク電流の増大を解消
するためのコンタクト構造が提案されている。
【０００９】図２３は、上記の出願において提案された
コンタクト構造を示す部分断面図である。図２３に示す
ように、ｐ型のシリコン基板１０１にｐ型ウェル形成用
ドープ領域１０３、ｐ型チャネルカット領域（反転防止
領域）１０４およびｐ型チャネルドープ領域（しきい値
電圧調整用）１０５がそれぞれ、所定の深さを有するよ
うに形成されている。ｎ型不純物領域１０６は、ｐ型シ
リコン基板１０１に形成されている。このｎ型不純物領
域１０６の表面を露出させるコンタクトホール１１６が
層間絶縁膜１１５に形成されている。このコンタクトホ
ール１１６を通じてｎ型不純物領域１０６の表面に接触
するように導電層１１０が形成されている。
コンタクト構造を示す部分断面図である。図２３に示す
ように、ｐ型のシリコン基板１０１にｐ型ウェル形成用
ドープ領域１０３、ｐ型チャネルカット領域（反転防止
領域）１０４およびｐ型チャネルドープ領域（しきい値
電圧調整用）１０５がそれぞれ、所定の深さを有するよ
うに形成されている。ｎ型不純物領域１０６は、ｐ型シ
リコン基板１０１に形成されている。このｎ型不純物領
域１０６の表面を露出させるコンタクトホール１１６が
層間絶縁膜１１５に形成されている。このコンタクトホ
ール１１６を通じてｎ型不純物領域１０６の表面に接触
するように導電層１１０が形成されている。
【００１０】図２４は、図２３のＸＸＩＶの位置におけ
る不純物濃度プロファイルを示す図である。図２４に示
すように、ｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ
型ウェル形成用ドープ領域１０３、ｐ型チャネルカット
領域１０４およびｐ型チャネルドープ領域１０５にそれ
ぞれ対応するように不純物濃度ピークを有する。ｎ型不
純物濃度プロファイルｎ（Ｐ）は、ｐ型チャネルカット
領域１０４、ｐ型チャネルドープ領域１０５の深さ位置
においてはそれらの不純物濃度よりも高い不純物濃度を
有する。そして、ｎ型不純物濃度プロファイルｎ（Ｐ）
は、ｐ型不純物濃度プロファイルｐ（Ｂ）の極小値Ｘの
近傍において接合点Ｊを有する。
る不純物濃度プロファイルを示す図である。図２４に示
すように、ｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ
型ウェル形成用ドープ領域１０３、ｐ型チャネルカット
領域１０４およびｐ型チャネルドープ領域１０５にそれ
ぞれ対応するように不純物濃度ピークを有する。ｎ型不
純物濃度プロファイルｎ（Ｐ）は、ｐ型チャネルカット
領域１０４、ｐ型チャネルドープ領域１０５の深さ位置
においてはそれらの不純物濃度よりも高い不純物濃度を
有する。そして、ｎ型不純物濃度プロファイルｎ（Ｐ）
は、ｐ型不純物濃度プロファイルｐ（Ｂ）の極小値Ｘの
近傍において接合点Ｊを有する。
【００１１】上述のように、ｐｎ接合の位置が、ｎ型不
純物濃度プロファイルｎ（Ｐ）とｐ型不純物濃度プロフ
ァイルｐ（Ｂ）のいずれの不純物濃度も小さい位置に存
在する。そのため、接合点Ｊが不純物濃度の大きい位置
に存在する場合と比較して、導電層１１０に印加される
電圧が同じであっても空乏層が広がりやすく、延びが大
きくなるため、コンタクトに印加される電圧が大きくな
るまで接合が降伏せず、接合耐圧が向上する。これによ
り、ｐｎ接合において生ずる電界が緩和され、コンタク
ト領域におけるリーク電流が減少する。
純物濃度プロファイルｎ（Ｐ）とｐ型不純物濃度プロフ
ァイルｐ（Ｂ）のいずれの不純物濃度も小さい位置に存
在する。そのため、接合点Ｊが不純物濃度の大きい位置
に存在する場合と比較して、導電層１１０に印加される
電圧が同じであっても空乏層が広がりやすく、延びが大
きくなるため、コンタクトに印加される電圧が大きくな
るまで接合が降伏せず、接合耐圧が向上する。これによ
り、ｐｎ接合において生ずる電界が緩和され、コンタク
ト領域におけるリーク電流が減少する。
【００１２】図２５は、図２４で示されるような不純物
濃度プロファイルが適用されたＤＲＡＭのメモリ部分を
示す部分断面図である。図２５に示すように、ｐ型シリ
コン基板１０１の上にゲート絶縁膜１０８を介在してゲ
ート電極１０９が形成されている。ゲート電極１０９の
両側でシリコン基板１０１の表面領域には１対のｎ型ソ
ース・ドレイン領域１０６と１０７が形成されている。
一方のソース・ドレイン領域１０６の表面に接触するよ
うにストレージノード１１０が形成されている。ストレ
ージノード１１０の表面を被覆するように誘電体膜１１
１が形成されている。誘電体膜１１１の表面を被覆する
ようにセルプレート１１２が形成されている。キャパシ
タはストレージノード１１０と誘電体膜１１１とセルプ
レート１１２とから構成される。他方のソース・ドレイ
ン領域１０７に接触するようにビット線１１３が形成さ
れている。なお、ストレージノード１１０は、層間絶縁
膜１１５に形成されたコンタクトホール１１６を通じて
ｎ型ソース・ドレイン領域１０６に接触する。ｎ型ソー
ス・ドレイン領域１０６は、ヒ素（Ａｓ）が導入された
領域と、上述のようにｐｎ接合の耐圧の向上とリーク電
流の抑制のために形成されたリン（Ｐ）を含む領域とか
らなる。
濃度プロファイルが適用されたＤＲＡＭのメモリ部分を
示す部分断面図である。図２５に示すように、ｐ型シリ
コン基板１０１の上にゲート絶縁膜１０８を介在してゲ
ート電極１０９が形成されている。ゲート電極１０９の
両側でシリコン基板１０１の表面領域には１対のｎ型ソ
ース・ドレイン領域１０６と１０７が形成されている。
一方のソース・ドレイン領域１０６の表面に接触するよ
うにストレージノード１１０が形成されている。ストレ
ージノード１１０の表面を被覆するように誘電体膜１１
１が形成されている。誘電体膜１１１の表面を被覆する
ようにセルプレート１１２が形成されている。キャパシ
タはストレージノード１１０と誘電体膜１１１とセルプ
レート１１２とから構成される。他方のソース・ドレイ
ン領域１０７に接触するようにビット線１１３が形成さ
れている。なお、ストレージノード１１０は、層間絶縁
膜１１５に形成されたコンタクトホール１１６を通じて
ｎ型ソース・ドレイン領域１０６に接触する。ｎ型ソー
ス・ドレイン領域１０６は、ヒ素（Ａｓ）が導入された
領域と、上述のようにｐｎ接合の耐圧の向上とリーク電
流の抑制のために形成されたリン（Ｐ）を含む領域とか
らなる。
【００１３】図２６は、図２５のＸＸＶＩの位置での不
純物濃度プロファイルを示す図である。図２６に示すよ
うに、ｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ型ウ
ェル形成用ドープ領域１０３、ｐ型チャネルカット領域
１０４およびｐ型チャネルドープ領域１０５のそれぞれ
に対応して不純物濃度ピークを有する。ｎ型不純物濃度
プロファイルｎ（Ｐ）は、ｐ型チャネルカット領域１０
４とｐ型チャネルドープ領域１０５の位置においてそれ
らの不純物濃度よりも高い不純物濃度を有する。ｎ型不
純物濃度プロファイルｎ（Ｐ）は、ｐ型不純物濃度プロ
ファイルｐ（Ｂ）の極小値Ｘの近傍においてｐｎ接合点
Ｊを有する。これにより、接合耐圧の向上と、電界緩和
によるリーク電流の低減が図られている。なお、図２６
には、本来のソース・ドレイン領域を形成するためのヒ
素（Ａｓ）が導入されたｎ型不純物濃度プロファイルｎ
（Ａｓ）も示されている。
純物濃度プロファイルを示す図である。図２６に示すよ
うに、ｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ型ウ
ェル形成用ドープ領域１０３、ｐ型チャネルカット領域
１０４およびｐ型チャネルドープ領域１０５のそれぞれ
に対応して不純物濃度ピークを有する。ｎ型不純物濃度
プロファイルｎ（Ｐ）は、ｐ型チャネルカット領域１０
４とｐ型チャネルドープ領域１０５の位置においてそれ
らの不純物濃度よりも高い不純物濃度を有する。ｎ型不
純物濃度プロファイルｎ（Ｐ）は、ｐ型不純物濃度プロ
ファイルｐ（Ｂ）の極小値Ｘの近傍においてｐｎ接合点
Ｊを有する。これにより、接合耐圧の向上と、電界緩和
によるリーク電流の低減が図られている。なお、図２６
には、本来のソース・ドレイン領域を形成するためのヒ
素（Ａｓ）が導入されたｎ型不純物濃度プロファイルｎ
（Ａｓ）も示されている。
【００１４】上述のように図２６で示されるような不純
物濃度プロファイルを備えたＤＲＡＭのメモリ部分で
は、記憶容量の増加に伴って電界効果トランジスタの微
細化が図られている。特に、１ギガビット程度の記憶容
量を有するＤＲＡＭにおいては、図２５に示される電界
効果トランジスタにおいてゲート長Ｌが０．１５μｍ程
度となり、コンタクトホール１１６の側壁とゲート電極
１０９の側壁との間の距離Ｄも０．０７５μｍ程度と極
度に小さくなる。このように電界効果トランジスタの微
細化が進むと、図２６においてｐ型チャネルドープ領域
１０５が浅く急峻な濃度勾配を有するように形成され
る。これに伴って図２６に矢印で示されるように、ｎ型
ソース・ドレイン領域１０６のｎ型不純物濃度プロファ
イルｎ（Ｐ）は、浅い領域においてより高い不純物濃度
を有するように形成される。その結果、図２５におい
て、電界緩和や接合耐圧向上のために形成されるｎ型ソ
ース・ドレイン領域１０６の一部としてリン（Ｐ）が導
入される領域は、二点鎖線で示されるように浅い領域で
濃度が高くなり、また横方向にも広がるように形成され
る。
物濃度プロファイルを備えたＤＲＡＭのメモリ部分で
は、記憶容量の増加に伴って電界効果トランジスタの微
細化が図られている。特に、１ギガビット程度の記憶容
量を有するＤＲＡＭにおいては、図２５に示される電界
効果トランジスタにおいてゲート長Ｌが０．１５μｍ程
度となり、コンタクトホール１１６の側壁とゲート電極
１０９の側壁との間の距離Ｄも０．０７５μｍ程度と極
度に小さくなる。このように電界効果トランジスタの微
細化が進むと、図２６においてｐ型チャネルドープ領域
１０５が浅く急峻な濃度勾配を有するように形成され
る。これに伴って図２６に矢印で示されるように、ｎ型
ソース・ドレイン領域１０６のｎ型不純物濃度プロファ
イルｎ（Ｐ）は、浅い領域においてより高い不純物濃度
を有するように形成される。その結果、図２５におい
て、電界緩和や接合耐圧向上のために形成されるｎ型ソ
ース・ドレイン領域１０６の一部としてリン（Ｐ）が導
入される領域は、二点鎖線で示されるように浅い領域で
濃度が高くなり、また横方向にも広がるように形成され
る。
【００１５】上述のようにｎ型ソース・ドレイン領域１
０６が形成されることにより、以下のような問題点が生
ずる。
０６が形成されることにより、以下のような問題点が生
ずる。
【００１６】まず、ｎ型ソース・ドレイン領域１０６が
図２５の二点鎖線で示されるように広がることにより、
設計値よりも低いしきい値電圧で電界効果トランジスタ
がオン状態になりやすくなる。すなわち、電界効果トラ
ンジスタの特性が変化し、たとえば、しきい値電圧が低
下する。その結果、ストレージノード１１０の電子がリ
ークしやすくなる。
図２５の二点鎖線で示されるように広がることにより、
設計値よりも低いしきい値電圧で電界効果トランジスタ
がオン状態になりやすくなる。すなわち、電界効果トラ
ンジスタの特性が変化し、たとえば、しきい値電圧が低
下する。その結果、ストレージノード１１０の電子がリ
ークしやすくなる。
【００１７】また、図２５において距離Ｄの変動によっ
て、ｎ型ソース・ドレイン領域１０６の二点鎖線で示さ
れる広がりが電界効果トランジスタの特性に与える影響
の程度は変動することになる。これは、コンタクトホー
ル１１６の位置の変動によって、電界効果トランジスタ
の特性が変動することを意味する。したがって、コンタ
クトホール１１６を形成する工程、製造プロセス条件の
変動によって電界効果トランジスタの特性が変動するこ
とになる。すなわち、電界効果トランジスタの特性が、
ストレージノード１１６の形成位置のばらつきの影響を
受けやすくなる。
て、ｎ型ソース・ドレイン領域１０６の二点鎖線で示さ
れる広がりが電界効果トランジスタの特性に与える影響
の程度は変動することになる。これは、コンタクトホー
ル１１６の位置の変動によって、電界効果トランジスタ
の特性が変動することを意味する。したがって、コンタ
クトホール１１６を形成する工程、製造プロセス条件の
変動によって電界効果トランジスタの特性が変動するこ
とになる。すなわち、電界効果トランジスタの特性が、
ストレージノード１１６の形成位置のばらつきの影響を
受けやすくなる。
【００１８】そこで、この発明の目的は、電界効果トラ
ンジスタの特性を損なうことなく、ｐｎ接合の耐圧の向
上を図るとともに電界緩和を図り、リーク電流を低減さ
せることが可能な不純物濃度プロファイルを提供するこ
とである。
ンジスタの特性を損なうことなく、ｐｎ接合の耐圧の向
上を図るとともに電界緩和を図り、リーク電流を低減さ
せることが可能な不純物濃度プロファイルを提供するこ
とである。
【００１９】また、この発明のもう１つの目的は、電界
効果トランジスタの特性を損なうことなく、ＤＲＡＭの
ストレージノード側のコンタクトにおいてｐｎ接合の耐
圧の向上を図るとともに、電界緩和を図り、リーク電流
を低減することである。
効果トランジスタの特性を損なうことなく、ＤＲＡＭの
ストレージノード側のコンタクトにおいてｐｎ接合の耐
圧の向上を図るとともに、電界緩和を図り、リーク電流
を低減することである。
【００２０】さらに、この発明の別の目的は、電界効果
トランジスタの特性を損なうことなく、ｐｎ接合の耐圧
を向上させ、電界緩和を図り、リーク電流を低減するこ
とが可能な不純物濃度プロファイルを容易に形成するこ
とである。
トランジスタの特性を損なうことなく、ｐｎ接合の耐圧
を向上させ、電界緩和を図り、リーク電流を低減するこ
とが可能な不純物濃度プロファイルを容易に形成するこ
とである。
【００２１】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、主表面を有する第１導電型の半導
体基板と、その半導体基板の主表面から深さ方向に延在
する第２導電型の不純物濃度プロファイルを有するよう
に形成された第２導電型の不純物領域とを備える。半導
体基板は、主表面から深さ方向に延在する第１導電型の
不純物濃度プロファイルを有する。第１導電型の不純物
濃度プロファイルは、主表面から第１の深さに不純物濃
度の第１の極大点と、その第１の深さよりも深い第２の
深さに不純物濃度の第２の極大点と、その第２の深さよ
りも深い領域に第１と第２の極大点よりも小さい不純物
濃度を示す低濃度領域とを有する。第２導電型の不純物
濃度プロファイルは、低濃度領域で第１導電型の不純物
濃度プロファイルと交差して接合点を形成し、主表面か
ら接合点までの領域において第１導電型の不純物濃度プ
ロファイルが示す不純物濃度よりも高い第２導電型の不
純物濃度を有し、さらに第１の深さと第２の深さとの間
の領域において極小点または変曲点を有する。
従った半導体装置は、主表面を有する第１導電型の半導
体基板と、その半導体基板の主表面から深さ方向に延在
する第２導電型の不純物濃度プロファイルを有するよう
に形成された第２導電型の不純物領域とを備える。半導
体基板は、主表面から深さ方向に延在する第１導電型の
不純物濃度プロファイルを有する。第１導電型の不純物
濃度プロファイルは、主表面から第１の深さに不純物濃
度の第１の極大点と、その第１の深さよりも深い第２の
深さに不純物濃度の第２の極大点と、その第２の深さよ
りも深い領域に第１と第２の極大点よりも小さい不純物
濃度を示す低濃度領域とを有する。第２導電型の不純物
濃度プロファイルは、低濃度領域で第１導電型の不純物
濃度プロファイルと交差して接合点を形成し、主表面か
ら接合点までの領域において第１導電型の不純物濃度プ
ロファイルが示す不純物濃度よりも高い第２導電型の不
純物濃度を有し、さらに第１の深さと第２の深さとの間
の領域において極小点または変曲点を有する。
【００２２】上述のように構成された半導体装置におい
ては、第２導電型の不純物濃度プロファイルは、より低
い不純物濃度の領域で第１導電型の不純物濃度プロファ
イルと交差して接合点を形成する。このため、ｐｎ接合
の耐圧を向上させることができるとともに、電界緩和を
図ることができ、リーク電流を低減することができる。
さらに、この発明の半導体装置においては、第２導電型
の不純物濃度プロファイルが、主表面から接合点までの
領域において第１導電型の不純物濃度プロファイルが示
す不純物濃度よりも高い第２導電型の不純物濃度を有
し、第１の深さと第２の深さとの間の領域において極小
点または変曲点を有する。上記の極小点または変曲点の
存在により、より高い不純物濃度を有する第２導電型の
不純物濃度プロファイルが電界効果トランジスタのゲー
ト電極形成領域に与える影響は抑制される。その結果、
電界効果トランジスタの特性が変化することはない。た
とえば、電界効果トランジスタのしきい値電圧が低下す
ることもない。
ては、第２導電型の不純物濃度プロファイルは、より低
い不純物濃度の領域で第１導電型の不純物濃度プロファ
イルと交差して接合点を形成する。このため、ｐｎ接合
の耐圧を向上させることができるとともに、電界緩和を
図ることができ、リーク電流を低減することができる。
さらに、この発明の半導体装置においては、第２導電型
の不純物濃度プロファイルが、主表面から接合点までの
領域において第１導電型の不純物濃度プロファイルが示
す不純物濃度よりも高い第２導電型の不純物濃度を有
し、第１の深さと第２の深さとの間の領域において極小
点または変曲点を有する。上記の極小点または変曲点の
存在により、より高い不純物濃度を有する第２導電型の
不純物濃度プロファイルが電界効果トランジスタのゲー
ト電極形成領域に与える影響は抑制される。その結果、
電界効果トランジスタの特性が変化することはない。た
とえば、電界効果トランジスタのしきい値電圧が低下す
ることもない。
【００２３】また、上述のようにこの発明の１つの局面
に従った半導体装置において、第１導電型の不純物濃度
プロファイルは、接合点よりも深い第３の深さに不純物
濃度の第３の極大点を有するのが好ましい。
に従った半導体装置において、第１導電型の不純物濃度
プロファイルは、接合点よりも深い第３の深さに不純物
濃度の第３の極大点を有するのが好ましい。
【００２４】さらに、第２導電型の不純物濃度プロファ
イルは、第１の深さの近傍に不純物濃度の第１の極大点
と、第２の深さの近傍に不純物濃度の第２の極大点とを
有するのが好ましい。
イルは、第１の深さの近傍に不純物濃度の第１の極大点
と、第２の深さの近傍に不純物濃度の第２の極大点とを
有するのが好ましい。
【００２５】この場合、第２導電型の不純物濃度プロフ
ァイルの前記第１と第２の極大点は、第１導電型の不純
物濃度プロファイルの第１と第２の極大点よりもそれぞ
れ大きい不純物濃度を有するのが好ましい。
ァイルの前記第１と第２の極大点は、第１導電型の不純
物濃度プロファイルの第１と第２の極大点よりもそれぞ
れ大きい不純物濃度を有するのが好ましい。
【００２６】このようにすることにより、ｐｎ接合の耐
圧の向上と電界緩和を図ることが可能で電界効果トラン
ジスタの特性に悪影響を与えない不純物濃度プロファイ
ルを容易に形成することができる。
圧の向上と電界緩和を図ることが可能で電界効果トラン
ジスタの特性に悪影響を与えない不純物濃度プロファイ
ルを容易に形成することができる。
【００２７】また、好ましくは、第１導電型の不純物濃
度プロファイルの第１、第２および第３の極大点は、そ
れぞれ、電界効果トランジスタのしきい値電圧調整用の
不純物領域、反転防止用の不純物領域およびウェル形成
用の不純物領域のピーク濃度を示す。
度プロファイルの第１、第２および第３の極大点は、そ
れぞれ、電界効果トランジスタのしきい値電圧調整用の
不純物領域、反転防止用の不純物領域およびウェル形成
用の不純物領域のピーク濃度を示す。
【００２８】さらに好ましくは、この発明の１つの局面
に従った半導体装置は電界効果トランジスタを備える。
その電界効果トランジスタは、ゲート電極と、第２導電
型の第１と第２のソース・ドレイン領域を含む。ゲート
電極は、半導体基板の主表面上にゲート絶縁膜を介在し
て形成されている。第１と第２のソース・ドレイン領域
は、ゲート電極の両側で半導体基板の主表面に形成され
ている。第１のソース・ドレイン領域は、上記の第２導
電型の不純物領域を含む。さらに、半導体装置は、第１
のソース・ドレイン領域に接触するように形成された導
電層を備える。
に従った半導体装置は電界効果トランジスタを備える。
その電界効果トランジスタは、ゲート電極と、第２導電
型の第１と第２のソース・ドレイン領域を含む。ゲート
電極は、半導体基板の主表面上にゲート絶縁膜を介在し
て形成されている。第１と第２のソース・ドレイン領域
は、ゲート電極の両側で半導体基板の主表面に形成され
ている。第１のソース・ドレイン領域は、上記の第２導
電型の不純物領域を含む。さらに、半導体装置は、第１
のソース・ドレイン領域に接触するように形成された導
電層を備える。
【００２９】上述のように構成された半導体装置におい
ては、第１のソース・ドレイン領域の不純物濃度プロフ
ァイルの影響を受けて、電界効果トランジスタの特性が
変化することはない。たとえば、電界効果トランジスタ
のしきい値電圧が低下することもない。その結果、第１
のソース・ドレイン領域に接触するように形成された導
電層、たとえばキャパシタのストレージノードに蓄えら
れた電子がリークすることも抑制される。
ては、第１のソース・ドレイン領域の不純物濃度プロフ
ァイルの影響を受けて、電界効果トランジスタの特性が
変化することはない。たとえば、電界効果トランジスタ
のしきい値電圧が低下することもない。その結果、第１
のソース・ドレイン領域に接触するように形成された導
電層、たとえばキャパシタのストレージノードに蓄えら
れた電子がリークすることも抑制される。
【００３０】また、上述のように構成された半導体装置
においては、第１のソース・ドレイン領域に接触するよ
うに導電層を形成するためのコンタクトホールの位置が
変動することによって、第２導電型の不純物濃度プロフ
ァイルが電界効果トランジスタに与える影響は抑制され
る。したがって、製造プロセスの変動によって電界効果
トランジスタの特性が変動することもない。
においては、第１のソース・ドレイン領域に接触するよ
うに導電層を形成するためのコンタクトホールの位置が
変動することによって、第２導電型の不純物濃度プロフ
ァイルが電界効果トランジスタに与える影響は抑制され
る。したがって、製造プロセスの変動によって電界効果
トランジスタの特性が変動することもない。
【００３１】上述のように構成された半導体装置は、好
ましくは、ゲート電極の下の半導体基板の領域にしきい
値電圧調整用の不純物領域を備える。この不純物領域の
ピーク濃度は、上記の第１導電型の不純物濃度プロファ
イルの第１の極大点に相当する。
ましくは、ゲート電極の下の半導体基板の領域にしきい
値電圧調整用の不純物領域を備える。この不純物領域の
ピーク濃度は、上記の第１導電型の不純物濃度プロファ
イルの第１の極大点に相当する。
【００３２】また、上記の導電層は、第１のソース・ド
レイン領域に接触するように形成されたキャパシタの電
極を構成するのが好ましい。
レイン領域に接触するように形成されたキャパシタの電
極を構成するのが好ましい。
【００３３】また、上述のように構成された半導体装置
は、好ましくは、電界効果トランジスタを電気的に分離
する素子分離絶縁膜と、その素子分離絶縁膜の下の半導
体基板の領域に反転防止用の不純物領域とをさらに備え
る。この不純物領域のピーク濃度は、第１導電型の不純
物濃度プロファイルの第２の極大点に相当する。
は、好ましくは、電界効果トランジスタを電気的に分離
する素子分離絶縁膜と、その素子分離絶縁膜の下の半導
体基板の領域に反転防止用の不純物領域とをさらに備え
る。この不純物領域のピーク濃度は、第１導電型の不純
物濃度プロファイルの第２の極大点に相当する。
【００３４】この発明の別の局面に従った半導体装置の
製造方法は、以下の工程を備える。 （ａ） 第１導電型の半導体基板の主表面に素子分離絶
縁膜を形成する工程。
製造方法は、以下の工程を備える。 （ａ） 第１導電型の半導体基板の主表面に素子分離絶
縁膜を形成する工程。
【００３５】（ｂ） 素子分離絶縁膜の下の半導体基板
の領域に反転防止用の第１導電型の不純物領域を形成す
るように主表面から第１の深さに第１の注入量で第１導
電型の不純物をイオン注入する第１の注入工程。
の領域に反転防止用の第１導電型の不純物領域を形成す
るように主表面から第１の深さに第１の注入量で第１導
電型の不純物をイオン注入する第１の注入工程。
【００３６】（ｃ） 素子分離絶縁膜の間の半導体基板
の領域にしきい値電圧調整用の第１導電型の不純物領域
を形成するように第１の深さよりも浅い第２の深さに第
２の注入量で第１導電型の不純物をイオン注入する第２
の注入工程。
の領域にしきい値電圧調整用の第１導電型の不純物領域
を形成するように第１の深さよりも浅い第２の深さに第
２の注入量で第１導電型の不純物をイオン注入する第２
の注入工程。
【００３７】（ｄ） 素子分離絶縁膜の間の半導体基板
の領域にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
の領域にゲート絶縁膜を介在させてゲート電極を形成す
る工程。
【００３８】（ｅ） ゲート電極の両側で半導体基板の
主表面に第２導電型の第１と第２のソース・ドレイン領
域を形成する工程。
主表面に第２導電型の第１と第２のソース・ドレイン領
域を形成する工程。
【００３９】（ｆ） 第１のソース・ドレイン領域で主
表面から第１の深さ近傍に第１の注入量による不純物濃
度よりも高い不純物濃度となる第３の注入量で第２導電
型の不純物をイオン注入する第３の注入工程。
表面から第１の深さ近傍に第１の注入量による不純物濃
度よりも高い不純物濃度となる第３の注入量で第２導電
型の不純物をイオン注入する第３の注入工程。
【００４０】（ｇ） 第１のソース・ドレイン領域で主
表面から第２の深さ近傍に第２の注入量による不純物濃
度よりも高い不純物濃度となる第４の注入量で第２導電
型の不純物をイオン注入する第４の注入工程。
表面から第２の深さ近傍に第２の注入量による不純物濃
度よりも高い不純物濃度となる第４の注入量で第２導電
型の不純物をイオン注入する第４の注入工程。
【００４１】上述のように構成された本発明の半導体装
置の製造方法においては、ｐｎ接合の耐圧を向上させ、
電界緩和を図るとともに、電界効果トランジスタの特性
に悪影響を与えない不純物濃度プロファイルを、複雑な
製造プロセスを用いることなく容易に実現することがで
きる。
置の製造方法においては、ｐｎ接合の耐圧を向上させ、
電界緩和を図るとともに、電界効果トランジスタの特性
に悪影響を与えない不純物濃度プロファイルを、複雑な
製造プロセスを用いることなく容易に実現することがで
きる。
【００４２】上述のこの発明の別の局面に従った半導体
装置の製造方法において、第１の注入工程の前に、第１
導電型のウェル領域を形成するように第１の深さよりも
深い第３の深さに第１導電型の不純物をイオン注入する
第５の注入工程をさらに備えてもよい。
装置の製造方法において、第１の注入工程の前に、第１
導電型のウェル領域を形成するように第１の深さよりも
深い第３の深さに第１導電型の不純物をイオン注入する
第５の注入工程をさらに備えてもよい。
【００４３】また、上述の半導体装置の製造方法は、第
１のソース・ドレイン領域に接触するように導電層を形
成する工程をさらに備えてもよい。
１のソース・ドレイン領域に接触するように導電層を形
成する工程をさらに備えてもよい。
【００４４】さらに、上述の半導体装置の製造方法にお
いて第３と第４の注入工程は、第１のソース・ドレイン
領域の表面を露出させるように形成されたコンタクトホ
ールを通じて不純物をイオン注入することによって行な
われるのが好ましい。
いて第３と第４の注入工程は、第１のソース・ドレイン
領域の表面を露出させるように形成されたコンタクトホ
ールを通じて不純物をイオン注入することによって行な
われるのが好ましい。
【００４５】
（実施の形態１）図１は、この発明の実施の形態１に従
った半導体装置を示す部分断面図である。図２は、図１
のＩＩの位置における不純物濃度プロファイルを示す図
である。図１と図２を参照して、この発明の実施の形態
１に従った半導体装置の構造と不純物濃度プロファイル
について説明する。
った半導体装置を示す部分断面図である。図２は、図１
のＩＩの位置における不純物濃度プロファイルを示す図
である。図１と図２を参照して、この発明の実施の形態
１に従った半導体装置の構造と不純物濃度プロファイル
について説明する。
【００４６】図１に示すように、ｐ型シリコン基板１の
主表面上にトレンチ構造の分離絶縁膜２が形成されてい
る。シリコン基板１には、ｐ型ウェル形成用ドープ領域
３、ｐ型チャネルカット領域（反転防止領域）４および
ｐ型チャネルドープ領域（しきい値電圧調整用）５がそ
れぞれ所定の深さ位置に形成されている。ゲート電極９
がゲート酸化膜８を介在してシリコン基板１の上に形成
されている。ゲート電極９の両側でシリコン基板１の主
表面にはｎ型ソース・ドレイン領域６と７が形成されて
いる。ｎ型ソース・ドレイン領域６は、シリコン基板１
の主表面近傍のヒ素注入領域６１と、リン注入領域６２
と、リン注入領域６３とから構成される。ｎ型ソース・
ドレイン領域６の表面に接触するようにストレージノー
ド１０が形成されている。ストレージノード１０は、リ
ン（Ｐ）がドープされた多結晶シリコン膜から形成され
ている。ストレージノード１０は、層間絶縁膜１５に形
成されたコンタクトホール１６を通じてｎ型ソース・ド
レイン領域６の表面に接触するように形成されている。
ストレージノード１０の表面を被覆するように誘電体膜
１１が形成されている。誘電体膜１１の表面を被覆する
ようにセルプレート１２が形成されている。このように
して、ｎ型ソース・ドレイン領域６に接続されるキャパ
シタは、ストレージノード１０と誘電体膜１１とセルプ
レート１２とから構成される。ｎ型ソース・ドレイン領
域７の表面に接触するようにビット線１３が形成されて
いる。ｎ型ソース・ドレイン領域７はヒ素（Ａｓ）が注
入された領域からなる。ビット線１３は、層間絶縁膜１
４に形成されたコンタクトホールを通じてｎ型ソース・
ドレイン領域７に接続されている。
主表面上にトレンチ構造の分離絶縁膜２が形成されてい
る。シリコン基板１には、ｐ型ウェル形成用ドープ領域
３、ｐ型チャネルカット領域（反転防止領域）４および
ｐ型チャネルドープ領域（しきい値電圧調整用）５がそ
れぞれ所定の深さ位置に形成されている。ゲート電極９
がゲート酸化膜８を介在してシリコン基板１の上に形成
されている。ゲート電極９の両側でシリコン基板１の主
表面にはｎ型ソース・ドレイン領域６と７が形成されて
いる。ｎ型ソース・ドレイン領域６は、シリコン基板１
の主表面近傍のヒ素注入領域６１と、リン注入領域６２
と、リン注入領域６３とから構成される。ｎ型ソース・
ドレイン領域６の表面に接触するようにストレージノー
ド１０が形成されている。ストレージノード１０は、リ
ン（Ｐ）がドープされた多結晶シリコン膜から形成され
ている。ストレージノード１０は、層間絶縁膜１５に形
成されたコンタクトホール１６を通じてｎ型ソース・ド
レイン領域６の表面に接触するように形成されている。
ストレージノード１０の表面を被覆するように誘電体膜
１１が形成されている。誘電体膜１１の表面を被覆する
ようにセルプレート１２が形成されている。このように
して、ｎ型ソース・ドレイン領域６に接続されるキャパ
シタは、ストレージノード１０と誘電体膜１１とセルプ
レート１２とから構成される。ｎ型ソース・ドレイン領
域７の表面に接触するようにビット線１３が形成されて
いる。ｎ型ソース・ドレイン領域７はヒ素（Ａｓ）が注
入された領域からなる。ビット線１３は、層間絶縁膜１
４に形成されたコンタクトホールを通じてｎ型ソース・
ドレイン領域７に接続されている。
【００４７】図２に示すように、ボロン（Ｂ）が注入さ
れたｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ型ウェ
ル形成用ドープ領域３、ｐ型チャネルカット領域４およ
びｐ型チャネルドープ領域５のそれぞれに対応するよう
に不純物濃度ピークを有し、さらにこれらの不純物濃度
ピーク領域４，５より深い領域に低濃度不純物領域を有
する。この低濃度不純物領域においてｐ型不純物濃度プ
ロファイルｐ（Ｂ）はｎ型不純物濃度プロファイルｎ
（Ｐ）と交差して接合点Ｊを形成する。リン（Ｐ）が注
入されたｎ型不純物濃度プロファイルｎ（Ｐ）は、リン
注入領域６２と６３のそれぞれに対応して不純物濃度ピ
ークを有する。ｎ型不純物濃度プロファイルｎ（Ｐ）に
おいてシリコン基板の表面近傍で見られる不純物濃度ピ
ーク６４は、ストレージノードにドープされたリン
（Ｐ）のソース・ドレイン領域への拡散によって生じた
ものである。本来のｎ型ソース・ドレイン領域６を形成
するヒ素注入領域６１はｎ型不純物濃度プロファイルｎ
（Ａｓ）として示されている。
れたｐ型不純物濃度プロファイルｐ（Ｂ）は、ｐ型ウェ
ル形成用ドープ領域３、ｐ型チャネルカット領域４およ
びｐ型チャネルドープ領域５のそれぞれに対応するよう
に不純物濃度ピークを有し、さらにこれらの不純物濃度
ピーク領域４，５より深い領域に低濃度不純物領域を有
する。この低濃度不純物領域においてｐ型不純物濃度プ
ロファイルｐ（Ｂ）はｎ型不純物濃度プロファイルｎ
（Ｐ）と交差して接合点Ｊを形成する。リン（Ｐ）が注
入されたｎ型不純物濃度プロファイルｎ（Ｐ）は、リン
注入領域６２と６３のそれぞれに対応して不純物濃度ピ
ークを有する。ｎ型不純物濃度プロファイルｎ（Ｐ）に
おいてシリコン基板の表面近傍で見られる不純物濃度ピ
ーク６４は、ストレージノードにドープされたリン
（Ｐ）のソース・ドレイン領域への拡散によって生じた
ものである。本来のｎ型ソース・ドレイン領域６を形成
するヒ素注入領域６１はｎ型不純物濃度プロファイルｎ
（Ａｓ）として示されている。
【００４８】以上のように示される不純物濃度プロファ
イルにおいて、ｎ型不純物濃度プロファイルｎ（Ｐ）
は、接合点Ｊにおいてｐ型不純物濃度プロファイルｐ
（Ｂ）に交差する。ｎ型不純物濃度プロファイルｎ
（Ｐ）の不純物濃度は、シリコン基板の表面から接合点
Ｊまでの領域においてｐ型不純物濃度プロファイルｐ
（Ｂ）が示す不純物濃度よりも高い値を示している。ｎ
型不純物濃度プロファイルｎ（Ｐ）の不純物濃度ピーク
６２と６３は、それぞれ、ｐ型不純物濃度プロファイル
ｐ（Ｂ）の不純物濃度ピーク５と４よりも高い値を示し
ている。ｎ型不純物濃度プロファイルｎ（Ｐ）は、不純
物濃度ピーク６２と６３との間の領域において極小点ま
たは変曲点Ｋを有する。この極小点または変曲点Ｋにお
いてもｎ型不純物濃度プロファイルｎ（Ｐ）はｐ型不純
物濃度プロファイルｐ（Ｂ）よりも高い不純物濃度を示
している。なお、図２において図示されていないが、ｐ
型ウェル形成用ドープ領域３に対応する不純物濃度ピー
クもｐ型不純物濃度プロファイルｐ（Ｂ）の下方に存在
する。
イルにおいて、ｎ型不純物濃度プロファイルｎ（Ｐ）
は、接合点Ｊにおいてｐ型不純物濃度プロファイルｐ
（Ｂ）に交差する。ｎ型不純物濃度プロファイルｎ
（Ｐ）の不純物濃度は、シリコン基板の表面から接合点
Ｊまでの領域においてｐ型不純物濃度プロファイルｐ
（Ｂ）が示す不純物濃度よりも高い値を示している。ｎ
型不純物濃度プロファイルｎ（Ｐ）の不純物濃度ピーク
６２と６３は、それぞれ、ｐ型不純物濃度プロファイル
ｐ（Ｂ）の不純物濃度ピーク５と４よりも高い値を示し
ている。ｎ型不純物濃度プロファイルｎ（Ｐ）は、不純
物濃度ピーク６２と６３との間の領域において極小点ま
たは変曲点Ｋを有する。この極小点または変曲点Ｋにお
いてもｎ型不純物濃度プロファイルｎ（Ｐ）はｐ型不純
物濃度プロファイルｐ（Ｂ）よりも高い不純物濃度を示
している。なお、図２において図示されていないが、ｐ
型ウェル形成用ドープ領域３に対応する不純物濃度ピー
クもｐ型不純物濃度プロファイルｐ（Ｂ）の下方に存在
する。
【００４９】以上のようにして、ｎ型不純物濃度プロフ
ァイルｎ（Ｐ）が低い不純物濃度の領域においてｐ型不
純物濃度プロファイルｐ（Ｂ）に交差して接合点Ｊを形
成することにより、ｐｎ接合の耐圧の向上を図ることが
でき、電界を緩和することができる。これにより、ｐｎ
接合におけるリーク電流を抑制することができる。
ァイルｎ（Ｐ）が低い不純物濃度の領域においてｐ型不
純物濃度プロファイルｐ（Ｂ）に交差して接合点Ｊを形
成することにより、ｐｎ接合の耐圧の向上を図ることが
でき、電界を緩和することができる。これにより、ｐｎ
接合におけるリーク電流を抑制することができる。
【００５０】また、図２に示される不純物濃度プロファ
イルにおいて、ｎ型不純物濃度プロファイルｎ（Ｐ）が
極小点または変曲点Ｋを有することにより、図１のｎ型
ソース・ドレイン領域６の広がり、特にリン注入領域６
３の広がりがゲート電極９の下のシリコン基板１の領域
に悪影響を及ぼすことはない。これにより、電界効果ト
ランジスタのしきい値電圧が低下するという影響も抑制
される。このため、ｎ型ソース・ドレイン領域６に接続
されたストレージノード１０に蓄えられた電子のリーク
も抑制される。
イルにおいて、ｎ型不純物濃度プロファイルｎ（Ｐ）が
極小点または変曲点Ｋを有することにより、図１のｎ型
ソース・ドレイン領域６の広がり、特にリン注入領域６
３の広がりがゲート電極９の下のシリコン基板１の領域
に悪影響を及ぼすことはない。これにより、電界効果ト
ランジスタのしきい値電圧が低下するという影響も抑制
される。このため、ｎ型ソース・ドレイン領域６に接続
されたストレージノード１０に蓄えられた電子のリーク
も抑制される。
【００５１】さらに、ＤＲＡＭの記憶容量が１ギガビッ
ト程度に高集積化された場合において、ゲート電極９の
長さが極度に短くなり（０．１５μｍ程度）、また、ゲ
ート電極９の側壁とコンタクトホール１６の側壁との間
の距離が極度に小さくなって（０．０７５μｍ程度）、
それらの寸法の変動によって電界効果トランジスタの特
性が変動することも抑制される。すなわち、コンタクト
ホール１６の位置が変動することによって、電界効果ト
ランジスタの特性が変動するのは抑制される。このこと
は、ストレージノード１０の形成位置のばらつきの影響
を電界効果トランジスタが受けがたくなることを意味す
る。したがって、本発明に従った半導体装置において
は、たとえばＤＲＡＭのメモリ領域において電界効果ト
ランジスタやキャパシタの特性がそれらを製造するため
のプロセス条件によって影響を受けがたい。
ト程度に高集積化された場合において、ゲート電極９の
長さが極度に短くなり（０．１５μｍ程度）、また、ゲ
ート電極９の側壁とコンタクトホール１６の側壁との間
の距離が極度に小さくなって（０．０７５μｍ程度）、
それらの寸法の変動によって電界効果トランジスタの特
性が変動することも抑制される。すなわち、コンタクト
ホール１６の位置が変動することによって、電界効果ト
ランジスタの特性が変動するのは抑制される。このこと
は、ストレージノード１０の形成位置のばらつきの影響
を電界効果トランジスタが受けがたくなることを意味す
る。したがって、本発明に従った半導体装置において
は、たとえばＤＲＡＭのメモリ領域において電界効果ト
ランジスタやキャパシタの特性がそれらを製造するため
のプロセス条件によって影響を受けがたい。
【００５２】図３〜図１０は、図１に示す半導体装置の
製造工程を順に示す部分断面図である。図３〜図１０を
参照して本発明の実施の形態１の半導体装置の製造方法
について説明する。
製造工程を順に示す部分断面図である。図３〜図１０を
参照して本発明の実施の形態１の半導体装置の製造方法
について説明する。
【００５３】まず、図３に示すように、ｐ型シリコン基
板１が準備される。図４に示すように、トレンチ型の分
離絶縁膜２が形成される。シリコン基板１にボロン
（Ｂ）を加速電圧７００ｋｅＶ、注入量１．０×１０13
ｃｍ-2でイオン注入する。これにより、ｐ型ウェル形成
用ドープ領域３が形成される。次に、ボロン（Ｂ）が加
速電圧１００〜１８０ｋｅＶ、注入量０．５×１０12〜
８．０×１０12ｃｍ-2でシリコン基板１にイオン注入さ
れる。これにより、分離絶縁膜２の下部表面に接触する
ようにｐ型チャネルカット領域４が形成される。さら
に、ボロン（Ｂ）が加速電圧１０〜５０ｋｅＶ、注入量
１．０×１０12〜５．０×１０13ｃｍ-2でシリコン基板
１に注入される。これにより、ｐ型チャネルドープ領域
（しきい値電圧調整用）５がシリコン基板１に形成され
る。
板１が準備される。図４に示すように、トレンチ型の分
離絶縁膜２が形成される。シリコン基板１にボロン
（Ｂ）を加速電圧７００ｋｅＶ、注入量１．０×１０13
ｃｍ-2でイオン注入する。これにより、ｐ型ウェル形成
用ドープ領域３が形成される。次に、ボロン（Ｂ）が加
速電圧１００〜１８０ｋｅＶ、注入量０．５×１０12〜
８．０×１０12ｃｍ-2でシリコン基板１にイオン注入さ
れる。これにより、分離絶縁膜２の下部表面に接触する
ようにｐ型チャネルカット領域４が形成される。さら
に、ボロン（Ｂ）が加速電圧１０〜５０ｋｅＶ、注入量
１．０×１０12〜５．０×１０13ｃｍ-2でシリコン基板
１に注入される。これにより、ｐ型チャネルドープ領域
（しきい値電圧調整用）５がシリコン基板１に形成され
る。
【００５４】その後、図５に示すように、ゲート電極９
がゲート酸化膜８を介在してシリコン基板１の上に形成
される。ゲート電極９の長さは０．１３〜０．１８μｍ
程度である。ゲート電極９の厚みは５００〜１０００Å
である。ゲート電極９は１０ 20ｃｍ-3程度の濃度でリン
（Ｐ）が導入された多結晶シリコンからなる。ゲート酸
化膜の厚みは５０〜６０Åである。ゲート電極９をマス
クとしてヒ素（Ａｓ）がシリコン基板１にイオン注入さ
れることにより、ｎ型ソース・ドレイン領域６のうちヒ
素注入領域６１と、ｎ型ソース・ドレイン領域７が形成
される。
がゲート酸化膜８を介在してシリコン基板１の上に形成
される。ゲート電極９の長さは０．１３〜０．１８μｍ
程度である。ゲート電極９の厚みは５００〜１０００Å
である。ゲート電極９は１０ 20ｃｍ-3程度の濃度でリン
（Ｐ）が導入された多結晶シリコンからなる。ゲート酸
化膜の厚みは５０〜６０Åである。ゲート電極９をマス
クとしてヒ素（Ａｓ）がシリコン基板１にイオン注入さ
れることにより、ｎ型ソース・ドレイン領域６のうちヒ
素注入領域６１と、ｎ型ソース・ドレイン領域７が形成
される。
【００５５】図６に示すように、層間絶縁膜１４が、Ｃ
ＶＤ法により酸化膜から形成される。層間絶縁膜１４に
形成されたコンタクトホールを通じてｎ型ソース・ドレ
イン領域７の表面に接触するようにビット線１３が形成
される。このときのコンタクトホールの直径は０．０７
〜０．１μｍ程度である。ビット線１３は、リン（Ｐ）
が１０20ｃｍ-3程度の濃度でドープされた多結晶シリコ
ンからなる。
ＶＤ法により酸化膜から形成される。層間絶縁膜１４に
形成されたコンタクトホールを通じてｎ型ソース・ドレ
イン領域７の表面に接触するようにビット線１３が形成
される。このときのコンタクトホールの直径は０．０７
〜０．１μｍ程度である。ビット線１３は、リン（Ｐ）
が１０20ｃｍ-3程度の濃度でドープされた多結晶シリコ
ンからなる。
【００５６】その後、図７に示すように、層間絶縁膜１
５がＣＶＤ法によりビット線１３を被覆するように形成
される。層間絶縁膜１５には、ヒ素注入領域６１の表面
を露出するようにコンタクトホール１６が形成される。
コンタクトホール１６の直径は０．０７〜０．１μｍ程
度である。
５がＣＶＤ法によりビット線１３を被覆するように形成
される。層間絶縁膜１５には、ヒ素注入領域６１の表面
を露出するようにコンタクトホール１６が形成される。
コンタクトホール１６の直径は０．０７〜０．１μｍ程
度である。
【００５７】図８に示すように、コンタクトホール１６
を通じてリン（Ｐ）のイオン注入が２回行なわれる。１
回目のイオン注入においては、リン（Ｐ）が加速電圧３
０〜５０ｋｅＶ、注入量１．０×１０13〜５．０×１０
13ｃｍ-2でイオン注入される。この注入量は、ｐ型チャ
ネルドープ領域５を形成するための注入量よりも多くな
るように設定される。また、２回目のイオン注入とし
て、リン（Ｐ）が加速電圧１８０〜２３０ｋｅＶ、注入
量１．０×１０13〜５．０×１０13ｃｍ-2でイオン注入
される。この注入量は、ｐ型チャネルカット領域４を形
成するためのイオン注入量よりも多くなるように設定さ
れる。このようにして、リン注入領域６２と６３が形成
される。リン注入領域６２は、ｐ型チャネルドープ領域
５と同程度の深さでそのｐ型不純物濃度よりも高いｎ型
不純物濃度を有するように形成される。リン注入領域６
３は、ｐ型チャネルカット領域４と同程度の深さでその
ｐ型不純物濃度よりも高いｎ型不純物濃度を有するよう
に形成される。
を通じてリン（Ｐ）のイオン注入が２回行なわれる。１
回目のイオン注入においては、リン（Ｐ）が加速電圧３
０〜５０ｋｅＶ、注入量１．０×１０13〜５．０×１０
13ｃｍ-2でイオン注入される。この注入量は、ｐ型チャ
ネルドープ領域５を形成するための注入量よりも多くな
るように設定される。また、２回目のイオン注入とし
て、リン（Ｐ）が加速電圧１８０〜２３０ｋｅＶ、注入
量１．０×１０13〜５．０×１０13ｃｍ-2でイオン注入
される。この注入量は、ｐ型チャネルカット領域４を形
成するためのイオン注入量よりも多くなるように設定さ
れる。このようにして、リン注入領域６２と６３が形成
される。リン注入領域６２は、ｐ型チャネルドープ領域
５と同程度の深さでそのｐ型不純物濃度よりも高いｎ型
不純物濃度を有するように形成される。リン注入領域６
３は、ｐ型チャネルカット領域４と同程度の深さでその
ｐ型不純物濃度よりも高いｎ型不純物濃度を有するよう
に形成される。
【００５８】その後、図９に示すように、リン（Ｐ）が
ドープされた多結晶シリコンからなるストレージノード
１０がコンタクトホール１６を通じてｎ型ソース・ドレ
イン領域６の表面に接触するように形成される。
ドープされた多結晶シリコンからなるストレージノード
１０がコンタクトホール１６を通じてｎ型ソース・ドレ
イン領域６の表面に接触するように形成される。
【００５９】最後に、図１０に示すように、ストレージ
ノード１０を被覆するように誘電体膜１１が形成され
る。誘電体膜１１の表面を被覆するようにセルプレート
１２が形成される。このようにしてｎ型ソース・ドレイ
ン領域６に接続されるキャパシタが形成される。
ノード１０を被覆するように誘電体膜１１が形成され
る。誘電体膜１１の表面を被覆するようにセルプレート
１２が形成される。このようにしてｎ型ソース・ドレイ
ン領域６に接続されるキャパシタが形成される。
【００６０】以上のようにして、コンタクトホール１６
等の製造プロセスの条件に左右されずに、また不純物濃
度プロファイルの影響を受けずに設計値どおりの特性を
有する電界効果トランジスタが形成され得る。
等の製造プロセスの条件に左右されずに、また不純物濃
度プロファイルの影響を受けずに設計値どおりの特性を
有する電界効果トランジスタが形成され得る。
【００６１】（実施の形態２）実施の形態２において
は、本発明の不純物濃度プロファイルのシミュレーショ
ン結果について説明する。
は、本発明の不純物濃度プロファイルのシミュレーショ
ン結果について説明する。
【００６２】図１１は、この発明に従った不純物濃度プ
ロファイルを有する電界効果トランジスタのシミュレー
ション結果を示す断面図である。図１２は、図１１のＸ
ＩＩの位置における不純物濃度プロファイルのシミュレ
ーション結果を示す図である。
ロファイルを有する電界効果トランジスタのシミュレー
ション結果を示す断面図である。図１２は、図１１のＸ
ＩＩの位置における不純物濃度プロファイルのシミュレ
ーション結果を示す図である。
【００６３】図１３は、従来の不純物濃度プロファイル
を有する電界効果トランジスタのシミュレーション結果
を示す断面図である。図１４は、図１３のＸＩＶの位置
における不純物濃度プロファイルのシミュレーション結
果を示す図である。
を有する電界効果トランジスタのシミュレーション結果
を示す断面図である。図１４は、図１３のＸＩＶの位置
における不純物濃度プロファイルのシミュレーション結
果を示す図である。
【００６４】図１５は、本発明の比較例として不純物濃
度プロファイルを有する電界効果トランジスタのシミュ
レーション結果を示す断面図である。図１６は、図１５
のＸＶＩの位置における不純物濃度プロファイルのシミ
ュレーション結果を示す図である。
度プロファイルを有する電界効果トランジスタのシミュ
レーション結果を示す断面図である。図１６は、図１５
のＸＶＩの位置における不純物濃度プロファイルのシミ
ュレーション結果を示す図である。
【００６５】図１１〜図１６を参照して、シリコン基板
の上にゲート絶縁膜を介在してゲート電極９が形成され
ている。ゲート電極の両側のシリコン基板の表面にはｎ
型ソース・ドレイン領域６と７が形成されている。ｎ型
ソース・ドレイン領域６と７のそれぞれに接続するよう
に電極１７が形成されている。
の上にゲート絶縁膜を介在してゲート電極９が形成され
ている。ゲート電極の両側のシリコン基板の表面にはｎ
型ソース・ドレイン領域６と７が形成されている。ｎ型
ソース・ドレイン領域６と７のそれぞれに接続するよう
に電極１７が形成されている。
【００６６】図１１の本発明に従った不純物濃度プロフ
ァイルにおいては、ｎ型ソース・ドレイン領域６はリン
注入領域６２と６３を含み、図１２に示すようにシリコ
ン基板の表面近傍には電極１７に含まれたリンが拡散し
た領域６４を有する。図１３の従来の不純物濃度プロフ
ァイルにおいても、図１４に示すように、ｎ型ソース・
ドレイン領域６は電極１７からのリン拡散領域６４を含
む。図１５の比較例に従った不純物濃度プロファイルに
おいては、ｎ型ソース・ドレイン領域６はリン拡散領域
６４とリン注入領域６５を含む。
ァイルにおいては、ｎ型ソース・ドレイン領域６はリン
注入領域６２と６３を含み、図１２に示すようにシリコ
ン基板の表面近傍には電極１７に含まれたリンが拡散し
た領域６４を有する。図１３の従来の不純物濃度プロフ
ァイルにおいても、図１４に示すように、ｎ型ソース・
ドレイン領域６は電極１７からのリン拡散領域６４を含
む。図１５の比較例に従った不純物濃度プロファイルに
おいては、ｎ型ソース・ドレイン領域６はリン拡散領域
６４とリン注入領域６５を含む。
【００６７】図１１と図１２の本発明例では、リンの２
回注入が行なわれることにより、２つのピーク濃度を示
すリン注入領域６２と６３が形成されている。これに対
して、図１５と図１６の比較例においては、１回のリン
のイオン注入が行なわれることにより、１つの不純物濃
度ピークを示すリン注入領域６５が形成されている。
回注入が行なわれることにより、２つのピーク濃度を示
すリン注入領域６２と６３が形成されている。これに対
して、図１５と図１６の比較例においては、１回のリン
のイオン注入が行なわれることにより、１つの不純物濃
度ピークを示すリン注入領域６５が形成されている。
【００６８】なお、図１２、図１４および図１６のいず
れの例においても、ヒ素の注入による不純物濃度プロフ
ァイルは省略して図示されていない。また、不純物濃度
プロファイルにおいてｐ型不純物濃度プロファイルｐ
（Ｂ）とｎ型不純物濃度プロファイルｎ（Ｐ）の両者を
総合的に見たキャリア濃度のプロファイルはネットドー
ピング５０として示されている。
れの例においても、ヒ素の注入による不純物濃度プロフ
ァイルは省略して図示されていない。また、不純物濃度
プロファイルにおいてｐ型不純物濃度プロファイルｐ
（Ｂ）とｎ型不純物濃度プロファイルｎ（Ｐ）の両者を
総合的に見たキャリア濃度のプロファイルはネットドー
ピング５０として示されている。
【００６９】図１２の本発明例においてはｐｎ接合点Ｊ
が低濃度の領域で示されるのに対し、従来例の図１４に
おいては浅くかつ濃度の高い領域で接合点Ｊが見られ
る。図１６の比較例においてもｐｎ接合点Ｊが濃度の低
い領域で見られる。このように、本発明例と比較例にお
いては濃度の低い領域でｐｎ接合が示されるので、接合
耐圧を向上させることができ、また電界を緩和させるこ
とによってリーク電流の低減を図ることができる。
が低濃度の領域で示されるのに対し、従来例の図１４に
おいては浅くかつ濃度の高い領域で接合点Ｊが見られ
る。図１６の比較例においてもｐｎ接合点Ｊが濃度の低
い領域で見られる。このように、本発明例と比較例にお
いては濃度の低い領域でｐｎ接合が示されるので、接合
耐圧を向上させることができ、また電界を緩和させるこ
とによってリーク電流の低減を図ることができる。
【００７０】しかしながら、図１６の比較例では、リン
注入領域のピーク濃度６５が比較的浅い領域で見られる
ので、図１５に示すようにｐ型ソース・ドレイン領域６
がゲート電極の下のシリコン基板の領域に大きく広がっ
ている。そのため、接合耐圧の向上や電界の緩和を図る
ことができても、その不純物濃度プロファイルによって
電界効果トランジスタの特性が低下する。これに対し
て、本発明例の図１２においては、リン注入領域６２と
６３との間で極小点または変曲点が示されるので、浅い
領域においてｎ型ソース・ドレイン領域６の広がりが小
さい。したがって、図１１に示すように、ｎ型ソース・
ドレイン領域６の浅い領域での広がりが小さく、電界効
果トランジスタの特性を低下させることはない。
注入領域のピーク濃度６５が比較的浅い領域で見られる
ので、図１５に示すようにｐ型ソース・ドレイン領域６
がゲート電極の下のシリコン基板の領域に大きく広がっ
ている。そのため、接合耐圧の向上や電界の緩和を図る
ことができても、その不純物濃度プロファイルによって
電界効果トランジスタの特性が低下する。これに対し
て、本発明例の図１２においては、リン注入領域６２と
６３との間で極小点または変曲点が示されるので、浅い
領域においてｎ型ソース・ドレイン領域６の広がりが小
さい。したがって、図１１に示すように、ｎ型ソース・
ドレイン領域６の浅い領域での広がりが小さく、電界効
果トランジスタの特性を低下させることはない。
【００７１】上述の本発明例、従来例および比較例の不
純物濃度プロファイルを備えた電界効果トランジスタの
特性のシミュレーション結果について以下に説明する。
図１７は、本発明例（Ａ）、従来例（Ｂ）および比較例
（Ｃ）に従った電界効果トランジスタのゲート電圧−ド
レイン電流（Ｖｇ−Ｉｄ）特性のシミュレーション結果
を示す図である。図１７に示すように、本発明例（Ａ）
は従来例（Ｂ）と同様の特性を示し、接合耐圧の向上や
電界緩和のためのリン注入の影響を受けず、本来のゲー
ト電圧−ドレイン電流特性を示す。これに対して、比較
例（Ｃ）では、ゲート電圧の増加に対してドレイン電流
が著しく増加し、本来の特性よりも劣化したゲート電圧
−ドレイン電流特性が示されている。
純物濃度プロファイルを備えた電界効果トランジスタの
特性のシミュレーション結果について以下に説明する。
図１７は、本発明例（Ａ）、従来例（Ｂ）および比較例
（Ｃ）に従った電界効果トランジスタのゲート電圧−ド
レイン電流（Ｖｇ−Ｉｄ）特性のシミュレーション結果
を示す図である。図１７に示すように、本発明例（Ａ）
は従来例（Ｂ）と同様の特性を示し、接合耐圧の向上や
電界緩和のためのリン注入の影響を受けず、本来のゲー
ト電圧−ドレイン電流特性を示す。これに対して、比較
例（Ｃ）では、ゲート電圧の増加に対してドレイン電流
が著しく増加し、本来の特性よりも劣化したゲート電圧
−ドレイン電流特性が示されている。
【００７２】図１８は、図１１、図１３および図１５の
それぞれにおいて電極１７のコンタクト位置がゲート電
極９に向かって０．０２５μｍだけずれた場合のゲート
電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性のシミュレーシ
ョン結果を示す。図１８に示すように、本発明例（Ａ）
は従来例（Ｂ）と同様に本来の特性を維持する。しかし
ながら、比較例（Ｃ）ではゲート電圧の増加に対してド
レイン電流の増加がさらに著しくなり、ゲート電圧−ド
レイン電流特性が悪化していることがわかる。
それぞれにおいて電極１７のコンタクト位置がゲート電
極９に向かって０．０２５μｍだけずれた場合のゲート
電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性のシミュレーシ
ョン結果を示す。図１８に示すように、本発明例（Ａ）
は従来例（Ｂ）と同様に本来の特性を維持する。しかし
ながら、比較例（Ｃ）ではゲート電圧の増加に対してド
レイン電流の増加がさらに著しくなり、ゲート電圧−ド
レイン電流特性が悪化していることがわかる。
【００７３】図１９は、本発明例（Ａ）、従来例（Ｂ）
および比較例（Ｃ）のドレイン電圧−ドレイン電流（Ｖ
ｄ−Ｉｄ）特性のシミュレーション結果を示す。図１９
から明らかなように、本発明例（Ａ）は従来例（Ｂ）と
同様の特性を示し、不純物濃度プロファイルによって悪
影響を受けていない。これに対して、比較例（Ｃ）は、
いずれのゲート電圧（Ｖｇ）においてもドレイン電圧に
対してドレイン電流の増加する割合が大きく、ドレイン
電圧−ドレイン電流特性が劣化している。
および比較例（Ｃ）のドレイン電圧−ドレイン電流（Ｖ
ｄ−Ｉｄ）特性のシミュレーション結果を示す。図１９
から明らかなように、本発明例（Ａ）は従来例（Ｂ）と
同様の特性を示し、不純物濃度プロファイルによって悪
影響を受けていない。これに対して、比較例（Ｃ）は、
いずれのゲート電圧（Ｖｇ）においてもドレイン電圧に
対してドレイン電流の増加する割合が大きく、ドレイン
電圧−ドレイン電流特性が劣化している。
【００７４】図２０は、図１８と同様に、電極１７のｎ
型ソース・ドレイン領域６に対するコンタクト位置がゲ
ート電極９に向かって０．０２５μｍだけずれた場合
の、本発明例（Ａ）、従来例（Ｂ）および比較例（Ｃ）
のそれぞれのドレイン電圧−ドレイン電流（Ｖｄ−Ｉ
ｄ）特性のシミュレーション結果を示す図である。図２
０から明らかなように、本発明例（Ａ）は、従来例
（Ｂ）と同様に、本来のドレイン電圧−ドレイン電流特
性を維持している。これに対して、比較例（Ｃ）は、い
ずれのゲート電圧（Ｖｇ）においてもドレイン電圧に対
するドレイン電流の増加する割合が著しく大きくなり、
ドレイン電圧−ドレイン電流特性が劣化している。
型ソース・ドレイン領域６に対するコンタクト位置がゲ
ート電極９に向かって０．０２５μｍだけずれた場合
の、本発明例（Ａ）、従来例（Ｂ）および比較例（Ｃ）
のそれぞれのドレイン電圧−ドレイン電流（Ｖｄ−Ｉ
ｄ）特性のシミュレーション結果を示す図である。図２
０から明らかなように、本発明例（Ａ）は、従来例
（Ｂ）と同様に、本来のドレイン電圧−ドレイン電流特
性を維持している。これに対して、比較例（Ｃ）は、い
ずれのゲート電圧（Ｖｇ）においてもドレイン電圧に対
するドレイン電流の増加する割合が著しく大きくなり、
ドレイン電圧−ドレイン電流特性が劣化している。
【００７５】以上のシミュレーション結果に基づいて、
従来例（Ｂ）に対してｐｎ接合耐圧の向上や電界緩和を
図った比較例（Ｃ）は、不純物濃度プロファイルの影響
を受けて電界効果トランジスタの特性が劣化している。
これに対して、本発明例（Ａ）によれば、ｐｎ接合の耐
圧の向上と電界緩和を実現することができるとともに、
そのための不純物濃度プロファイルの影響を受けずに電
界効果トランジスタの特性が維持されることがわかる。
従来例（Ｂ）に対してｐｎ接合耐圧の向上や電界緩和を
図った比較例（Ｃ）は、不純物濃度プロファイルの影響
を受けて電界効果トランジスタの特性が劣化している。
これに対して、本発明例（Ａ）によれば、ｐｎ接合の耐
圧の向上と電界緩和を実現することができるとともに、
そのための不純物濃度プロファイルの影響を受けずに電
界効果トランジスタの特性が維持されることがわかる。
【００７６】以上に開示された実施の形態はすべての点
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更や修正を含むもの
である。
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更や修正を含むもの
である。
【００７７】
【発明の効果】この発明に従った半導体装置によれば、
ｐｎ接合の耐圧の向上を図ることができ、また電界緩和
によってリーク電流の低減を図ることができる不純物濃
度プロファイルを実現することができる。また、その不
純物濃度プロファイルによって電界効果トランジスタの
特性が劣化することはない。たとえば、設計値どおりの
しきい値電圧を維持することができる。その結果、ソー
ス・ドレイン領域に接続されたストレージノードの電子
がリークするのを抑制することができる。さらに、ソー
ス・ドレイン領域に接触するコンタクトホールの位置の
変動によって電界効果トランジスタの特性が変動するこ
ともない。このことは、製造プロセスの条件の変動によ
って電界効果トランジスタの特性が変動しないことを意
味する。
ｐｎ接合の耐圧の向上を図ることができ、また電界緩和
によってリーク電流の低減を図ることができる不純物濃
度プロファイルを実現することができる。また、その不
純物濃度プロファイルによって電界効果トランジスタの
特性が劣化することはない。たとえば、設計値どおりの
しきい値電圧を維持することができる。その結果、ソー
ス・ドレイン領域に接続されたストレージノードの電子
がリークするのを抑制することができる。さらに、ソー
ス・ドレイン領域に接触するコンタクトホールの位置の
変動によって電界効果トランジスタの特性が変動するこ
ともない。このことは、製造プロセスの条件の変動によ
って電界効果トランジスタの特性が変動しないことを意
味する。
【００７８】また、この発明の別の局面に従った半導体
装置の製造方法によれば、上述のような不純物濃度プロ
ファイルを、複雑な製造プロセスを採用することなく容
易に実現することができる。
装置の製造方法によれば、上述のような不純物濃度プロ
ファイルを、複雑な製造プロセスを採用することなく容
易に実現することができる。
【図１】 発明の実施の形態１に従った半導体装置の構
造を示す部分断面図である。
造を示す部分断面図である。
【図２】 図１のＩＩの位置における不純物濃度プロフ
ァイルを示す図である。
ァイルを示す図である。
【図３】 発明の実施の形態１に従った半導体装置の製
造方法において第１工程を示す部分断面図である。
造方法において第１工程を示す部分断面図である。
【図４】 発明の実施の形態１に従った半導体装置の製
造方法において第２工程を示す部分断面図である。
造方法において第２工程を示す部分断面図である。
【図５】 発明の実施の形態１に従った半導体装置の製
造方法において第３工程を示す部分断面図である。
造方法において第３工程を示す部分断面図である。
【図６】 発明の実施の形態１に従った半導体装置の製
造方法において第４工程を示す部分断面図である。
造方法において第４工程を示す部分断面図である。
【図７】 発明の実施の形態１に従った半導体装置の製
造方法において第５工程を示す部分断面図である。
造方法において第５工程を示す部分断面図である。
【図８】 発明の実施の形態１に従った半導体装置の製
造方法において第６工程を示す部分断面図である。
造方法において第６工程を示す部分断面図である。
【図９】 発明の実施の形態１に従った半導体装置の製
造方法において第７工程を示す部分断面図である。
造方法において第７工程を示す部分断面図である。
【図１０】 発明の実施の形態１に従った半導体装置の
製造方法において第８工程を示す部分断面図である。
製造方法において第８工程を示す部分断面図である。
【図１１】 発明の実施の形態２において本発明例とし
て示す電界効果トランジスタの構造のシミュレーション
結果を示す部分断面図である。
て示す電界効果トランジスタの構造のシミュレーション
結果を示す部分断面図である。
【図１２】 発明の実施の形態２において本発明例の不
純物濃度プロファイルのシミュレーション結果を示す図
である。
純物濃度プロファイルのシミュレーション結果を示す図
である。
【図１３】 発明の実施の形態２において従来例の電界
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
【図１４】 発明の実施の形態２において従来例の不純
物濃度プロファイルのシミュレーション結果を示す図で
ある。
物濃度プロファイルのシミュレーション結果を示す図で
ある。
【図１５】 発明の実施の形態２において比較例の電界
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
効果トランジスタの構造のシミュレーション結果を示す
部分断面図である。
【図１６】 発明の実施の形態２において比較例の不純
物濃度プロファイルのシミュレーション結果を示す図で
ある。
物濃度プロファイルのシミュレーション結果を示す図で
ある。
【図１７】 本発明例、従来例および比較例の電界効果
トランジスタのゲート電圧−ドレイン電流特性のシミュ
レーション結果を示す図である。
トランジスタのゲート電圧−ドレイン電流特性のシミュ
レーション結果を示す図である。
【図１８】 コンタクト位置がずれた場合の本発明例、
従来例および比較例の電界効果トランジスタのゲート電
圧−ドレイン電流特性のシミュレーション結果を示す図
である。
従来例および比較例の電界効果トランジスタのゲート電
圧−ドレイン電流特性のシミュレーション結果を示す図
である。
【図１９】 本発明例、従来例および比較例の電界効果
トランジスタのドレイン電圧−ドレイン電流特性のシミ
ュレーション結果を示す図である。
トランジスタのドレイン電圧−ドレイン電流特性のシミ
ュレーション結果を示す図である。
【図２０】 コンタクト位置がずれた場合の本発明例、
従来例および比較例の電界効果トランジスタのドレイン
電圧−ドレイン電流特性のシミュレーション結果を示す
図である。
従来例および比較例の電界効果トランジスタのドレイン
電圧−ドレイン電流特性のシミュレーション結果を示す
図である。
【図２１】 従来のコンタクト構造を備えた半導体装置
を示す部分断面図である。
を示す部分断面図である。
【図２２】 図２１のＸＸＩＩの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
【図２３】 改善された比較例のコンタクト構造を備え
た半導体装置を示す部分断面図である。
た半導体装置を示す部分断面図である。
【図２４】 図２３のＸＸＩＶの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
【図２５】 改善された比較例のコンタクト構造を備え
たＤＲＡＭのメモリ領域を示す部分断面図である。
たＤＲＡＭのメモリ領域を示す部分断面図である。
【図２６】 図２５のＸＸＶＩの位置における不純物濃
度プロファイルを示す図である。
度プロファイルを示す図である。
１ シリコン基板、２ 分離絶縁膜、３ ｐ型ウェル形
成用ドープ領域、４ｐ型チャネルカット領域、５ ｐ型
チャネルドープ領域、６ ｎ型ソース・ドレイン領域、
９ ゲート電極、１０ ストレージノード、６１ ヒ素
注入領域、６２，６３ リン注入領域
成用ドープ領域、４ｐ型チャネルカット領域、５ ｐ型
チャネルドープ領域、６ ｎ型ソース・ドレイン領域、
９ ゲート電極、１０ ストレージノード、６１ ヒ素
注入領域、６２，６３ リン注入領域
Claims (13)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面から深さ方向に延在する第２導
電型の不純物濃度プロファイルを有するように形成され
た第２導電型の不純物領域とを備え、 前記半導体基板は、前記主表面から深さ方向に延在する
第１導電型の不純物濃度プロファイルを有し、 前記第１導電型の不純物濃度プロファイルは、前記主表
面から第１の深さに不純物濃度の第１の極大点と、前記
第１の深さよりも深い第２の深さに不純物濃度の第２の
極大点と、前記第２の深さよりも深い領域に前記第１と
第２の極大点よりも小さい不純物濃度を示す低濃度領域
とを有しており、 前記第２導電型の不純物濃度プロファイルは、前記低濃
度領域で前記第１導電型の不純物濃度プロファイルと交
差して接合点を形成し、前記主表面から前記接合点まで
の領域において前記第１導電型の不純物濃度プロファイ
ルが示す不純物濃度よりも高い第２導電型の不純物濃度
を有しており、さらに前記第１の深さと前記第２の深さ
との間の領域において極小点または変曲点を有する、半
導体装置。 - 【請求項２】 前記第１導電型の不純物濃度プロファイ
ルは、前記接合点よりも深い第３の深さに不純物濃度の
第３の極大点を有する、請求項１に記載の半導体装置。 - 【請求項３】 前記第２導電型の不純物濃度プロファイ
ルは、前記第１の深さの近傍に不純物濃度の第１の極大
点と、前記第２の深さの近傍に不純物濃度の第２の極大
点とを有する、請求項１に記載の半導体装置。 - 【請求項４】 前記第２導電型の不純物濃度プロファイ
ルの前記第１と第２の極大点は、前記第１導電型の不純
物濃度プロファイルの前記第１と第２の極大点よりもそ
れぞれ大きい不純物濃度を有する、請求項３に記載の半
導体装置。 - 【請求項５】 前記第１導電型の不純物濃度プロファイ
ルの前記第１、第２および第３の極大点は、それぞれ、
電界効果トランジスタのしきい値電圧調整用の不純物領
域、反転防止用の不純物領域およびウェル形成用の不純
物領域のピーク濃度を示す、請求項２に記載の半導体装
置。 - 【請求項６】 電界効果トランジスタを備え、 前記電界効果トランジスタは、 前記半導体基板の主表面上にゲート絶縁膜を介在して形
成されたゲート電極と、 前記ゲート電極の両側で前記半導体基板の主表面に形成
された第２導電型の第１と第２のソース・ドレイン領域
とを含み、 前記第１のソース・ドレイン領域は、前記第２導電型の
不純物領域を含み、さらに、 前記第１のソース・ドレイン領域に接触するように形成
された導電層とを備える、請求項１に記載の半導体装
置。 - 【請求項７】 前記ゲート電極の下の前記半導体基板の
領域にしきい値電圧調整用の不純物領域を備え、この不
純物領域のピーク濃度は前記第１導電型の不純物濃度プ
ロファイルの前記第１の極大点に相当する、請求項６に
記載の半導体装置。 - 【請求項８】 前記導電層は、前記第１のソース・ドレ
イン領域に接触するように形成されたキャパシタの電極
を構成する、請求項６に記載の半導体装置。 - 【請求項９】 前記電界効果トランジスタを電気的に分
離する素子分離絶縁膜と、 前記素子分離絶縁膜の下の前記半導体基板の領域に反転
防止用の不純物領域とをさらに備え、 この不純物領域のピーク濃度は前記第１導電型の不純物
濃度プロファイルの前記第２の極大点に相当する、請求
項６に記載の半導体装置。 - 【請求項１０】 第１導電型の半導体基板の主表面に素
子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜の下の前記半導体基板の領域に反転
防止用の第１導電型の不純物領域を形成するように前記
主表面から第１の深さに第１の注入量で第１導電型の不
純物をイオン注入する第１の注入工程と、 前記素子分離絶縁膜の間の前記半導体基板の領域にしき
い値電圧調整用の第１導電型の不純物領域を形成するよ
うに前記第１の深さよりも浅い第２の深さに第２の注入
量で第１導電型の不純物をイオン注入する第２の注入工
程と、 前記素子分離絶縁膜の間の前記半導体基板の領域にゲー
ト絶縁膜を介在させてゲート電極を形成する工程と、 前記ゲート電極の両側で前記半導体基板の主表面に第２
導電型の第１と第２のソース・ドレイン領域を形成する
工程と、 前記第１のソース・ドレイン領域で前記主表面から前記
第１の深さ近傍に前記第１の注入量による不純物濃度よ
りも高い不純物濃度となる第３の注入量で第２導電型の
不純物をイオン注入する第３の注入工程と、 前記第１のソース・ドレイン領域で前記主表面から前記
第２の深さ近傍に前記第２の注入量による不純物濃度よ
りも高い不純物濃度となる第４の注入量で第２導電型の
不純物をイオン注入する第４の注入工程とを備えた、半
導体装置の製造方法。 - 【請求項１１】 前記第１の注入工程の前に、第１導電
型のウェル領域を形成するように前記第１の深さよりも
深い第３の深さに第１導電型の不純物をイオン注入する
第５の注入工程をさらに備える、請求項１０に記載の半
導体装置の製造方法。 - 【請求項１２】 前記第１のソース・ドレイン領域に接
触するように導電層を形成する工程をさらに備える、請
求項１０に記載の半導体装置の製造方法。 - 【請求項１３】 前記第３と第４の注入工程は、前記第
１のソース・ドレイン領域の表面を露出させるように形
成されたコンタクトホールを通じて不純物をイオン注入
することによって行なわれる、請求項１０に記載の半導
体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07344397A JP3403312B2 (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
| TW086110137A TW356582B (en) | 1997-03-26 | 1997-07-17 | Semiconductor device and its manufacturing method |
| KR1019970038178A KR100254642B1 (ko) | 1997-03-26 | 1997-08-11 | 반도체 장치 및 그 제조 방법 |
| US08/919,205 US5880507A (en) | 1997-03-26 | 1997-08-28 | Semiconductor device with improved pn junction breakdown voltage |
| DE19740947A DE19740947B4 (de) | 1997-03-26 | 1997-09-17 | Halbleitereinrichtung und Herstellungsverfahren derselben |
| CN97122476A CN1114949C (zh) | 1997-03-26 | 1997-11-10 | 半导体器件及其制造方法 |
| US09/233,210 US6342418B1 (en) | 1997-03-26 | 1999-01-20 | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|
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| JPH10270659A true JPH10270659A (ja) | 1998-10-09 |
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ID=13518390
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|---|---|---|---|
| JP07344397A Expired - Fee Related JP3403312B2 (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
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| TW (1) | TW356582B (ja) |
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| JP2006165451A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
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| DE10250888B4 (de) * | 2002-10-31 | 2007-01-04 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements |
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| JPS5284981A (en) * | 1976-01-06 | 1977-07-14 | Mitsubishi Electric Corp | Production of insulated gate type semiconductor device |
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
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| US5439835A (en) * | 1993-11-12 | 1995-08-08 | Micron Semiconductor, Inc. | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough |
| JPH0831957A (ja) * | 1994-07-19 | 1996-02-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
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-
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030212 |
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