JP2760709B2 - 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 - Google Patents
高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のＬＤＤ(Light
ly Doped Drain) 構造を有する絶縁ゲート型電界効果ト
ランジスタの構造及びその製造方法に関するものであ
る。
ly Doped Drain) 構造を有する絶縁ゲート型電界効果ト
ランジスタの構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】絶縁ゲ−ト型電界効果トランジスタ（IG
FET ：Insulated Gate Field EffectTransistor）は、
ゲ−ト絶縁膜に接する半導体基板の表面部にチャネルと
いう反転領域をソ−ス領域とドレイン領域の間に形成
し、これをソ−ス／ドレイン領域間の電流通路として利
用することを特徴としている。半導体装置の微細化にと
もなって、このＩＧＦＥＴのチャネル長も著しく微細化
されるようになってきた。チャネル長が短くなるに連れ
て様々な影響、例えば、しきい値電圧（Ｖth）の低下、
サブスレッショルド領域でのパンチスル−に起因するリ
−ク電流の発生、ホットキャリアによる特性変動等が現
われるが、これら微細化に伴う影響を安定させる手段の
１つにＬＤＤ構造の採用がある。これは、高濃度のソ−
ス／ドレイン領域あるいは高濃度のドレイン領域に低濃
度領域を接するように形成し、これをソ−ス／ドレイン
領域間に配置するものである。
FET ：Insulated Gate Field EffectTransistor）は、
ゲ−ト絶縁膜に接する半導体基板の表面部にチャネルと
いう反転領域をソ−ス領域とドレイン領域の間に形成
し、これをソ−ス／ドレイン領域間の電流通路として利
用することを特徴としている。半導体装置の微細化にと
もなって、このＩＧＦＥＴのチャネル長も著しく微細化
されるようになってきた。チャネル長が短くなるに連れ
て様々な影響、例えば、しきい値電圧（Ｖth）の低下、
サブスレッショルド領域でのパンチスル−に起因するリ
−ク電流の発生、ホットキャリアによる特性変動等が現
われるが、これら微細化に伴う影響を安定させる手段の
１つにＬＤＤ構造の採用がある。これは、高濃度のソ−
ス／ドレイン領域あるいは高濃度のドレイン領域に低濃
度領域を接するように形成し、これをソ−ス／ドレイン
領域間に配置するものである。
【０００３】このような構造によって、ピンチオフ状態
で生じるドレイン空乏層のピ−ク電界強度を緩和する事
ができる。パンチスル−現象は、ドレイン領域の空乏層
とソ−ス領域の空乏層が接する事によりシリコン半導体
基板内部を電流が流れる現象であり、リ−ク電流の増大
を招くものである。とくに、ＤＲＡＭのトランスファト
ランジスタやＣＭＯＳインバ−タなどのリ−ク電流を極
端に嫌うトランジスタにとって影響のある現象である。
このパンチスル−防止のためにソ−ス／ドレイン領域の
半導体基板の深さ方向の最深部付近にピ−ク濃度が来る
ように不純物をイオン注入することが有効である。すな
わち、チャネル領域の下部に不純物によるディ−プチャ
ネル領域を形成するものである。
で生じるドレイン空乏層のピ−ク電界強度を緩和する事
ができる。パンチスル−現象は、ドレイン領域の空乏層
とソ−ス領域の空乏層が接する事によりシリコン半導体
基板内部を電流が流れる現象であり、リ−ク電流の増大
を招くものである。とくに、ＤＲＡＭのトランスファト
ランジスタやＣＭＯＳインバ−タなどのリ−ク電流を極
端に嫌うトランジスタにとって影響のある現象である。
このパンチスル−防止のためにソ−ス／ドレイン領域の
半導体基板の深さ方向の最深部付近にピ−ク濃度が来る
ように不純物をイオン注入することが有効である。すな
わち、チャネル領域の下部に不純物によるディ−プチャ
ネル領域を形成するものである。
【０００４】図１４に、従来技術のＬＤＤ構造を備えた
ＩＧＦＥＴの断面図を示す。半導体基板１０は、例え
ば、不純物濃度が約１×１０15ｃｍ-3程度のＰ型シリコ
ン半導体基板を用い、その主表面には、ゲ−ト絶縁膜２
が形成されている。このゲ−ト絶縁膜、すなわち、ゲ−
ト酸化膜は、熱酸化あるいはＣＶＤ法などにより形成さ
れた厚さが１０００〜２０００オングストロ−ム程度の
シリコン酸化膜（ＳｉＯ2 ）からなる。この上に厚さが
約４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍの
ポリシリコンなどからなるゲ−ト電極１が形成されてい
る。半導体基板１０の表面領域には、このゲ−ト電極１
を挟むような位置にソ−ス／ドレイン領域３、４が形成
されている。このソ−ス／ドレイン領域は、低濃度不純
物拡散領域（以下、低濃度領域という）４と高濃度不純
物拡散領域（以下、高濃度領域という）３からなるＬＤ
Ｄ構造になっている。この低濃度領域４は、ゲ−ト絶縁
膜２とゲ−ト電極１が形成されている半導体基板の領域
を介して互いに向い合っており、その先端部分は、一部
分ゲ−ト電極１の下に入り込んでいる。そして、高濃度
領域３は、低濃度領域４の中に形成されているが、その
半導体基板１０表面からの深さは、低濃度領域４より深
い。
ＩＧＦＥＴの断面図を示す。半導体基板１０は、例え
ば、不純物濃度が約１×１０15ｃｍ-3程度のＰ型シリコ
ン半導体基板を用い、その主表面には、ゲ−ト絶縁膜２
が形成されている。このゲ−ト絶縁膜、すなわち、ゲ−
ト酸化膜は、熱酸化あるいはＣＶＤ法などにより形成さ
れた厚さが１０００〜２０００オングストロ−ム程度の
シリコン酸化膜（ＳｉＯ2 ）からなる。この上に厚さが
約４０００オングストロ−ム、ゲ−ト長Ｌが約５μｍの
ポリシリコンなどからなるゲ−ト電極１が形成されてい
る。半導体基板１０の表面領域には、このゲ−ト電極１
を挟むような位置にソ−ス／ドレイン領域３、４が形成
されている。このソ−ス／ドレイン領域は、低濃度不純
物拡散領域（以下、低濃度領域という）４と高濃度不純
物拡散領域（以下、高濃度領域という）３からなるＬＤ
Ｄ構造になっている。この低濃度領域４は、ゲ−ト絶縁
膜２とゲ−ト電極１が形成されている半導体基板の領域
を介して互いに向い合っており、その先端部分は、一部
分ゲ−ト電極１の下に入り込んでいる。そして、高濃度
領域３は、低濃度領域４の中に形成されているが、その
半導体基板１０表面からの深さは、低濃度領域４より深
い。
【０００５】この低濃度領域４間のゲ−ト電極１下の半
導体基板１０の領域には、チャネル領域５、すなわち、
反転層を形成しており、その実効チャネル長Ｌeff は、
約３μｍである。パンチスル−に対する耐性を向上させ
るために、このチャネル領域５の下に不純物濃度の高い
領域６を形成する。この領域６の半導体基板１０の深さ
方向（Ｄ−Ｄ′）の不純物濃度プロファイルを、図１５
に示す。この領域６のピ−ク不純物濃度は、１×１０16
ｃｍ-3程度である。この領域６がディ−プチャネル領域
であり、また、チャネル領域５は、シャロ−チャネル領
域という。ディ−プチャネル領域６における半導体基板
１０の水平方向の不純物濃度プロファイルは、ほぼ一定
であるが、半導体基板１０の深さ方向の不純物濃度プロ
ファイルは、深さ方向のこの領域６の幅のほぼ中心にピ
−ク濃度（約１×１０16ｃｍ-3)領域があり、そして、
その深さ位置は、ソ−ス／ドレイン領域の低濃度領域４
の最深部（約０．３５μｍ）とほぼ一致している。この
領域の幅は、約０．４μｍであり、低濃度領域４のピ−
ク濃度は、約１×１０17ｃｍ-3である。半導体基板１０
の濃度は、約１×１０15ｃｍ-3以上である。ディ−プチ
ャネル領域６は、ゲ−ト長が十分入る長さを有してい
て、さらに、その不純物濃度がピークとなる半導体基板
表面からの深さ位置は、前記低濃度領域４の底部とほぼ
同じであるから、この低濃度領域４とディ−プチャネル
領域６とは、部分的に重なっている。
導体基板１０の領域には、チャネル領域５、すなわち、
反転層を形成しており、その実効チャネル長Ｌeff は、
約３μｍである。パンチスル−に対する耐性を向上させ
るために、このチャネル領域５の下に不純物濃度の高い
領域６を形成する。この領域６の半導体基板１０の深さ
方向（Ｄ−Ｄ′）の不純物濃度プロファイルを、図１５
に示す。この領域６のピ−ク不純物濃度は、１×１０16
ｃｍ-3程度である。この領域６がディ−プチャネル領域
であり、また、チャネル領域５は、シャロ−チャネル領
域という。ディ−プチャネル領域６における半導体基板
１０の水平方向の不純物濃度プロファイルは、ほぼ一定
であるが、半導体基板１０の深さ方向の不純物濃度プロ
ファイルは、深さ方向のこの領域６の幅のほぼ中心にピ
−ク濃度（約１×１０16ｃｍ-3)領域があり、そして、
その深さ位置は、ソ−ス／ドレイン領域の低濃度領域４
の最深部（約０．３５μｍ）とほぼ一致している。この
領域の幅は、約０．４μｍであり、低濃度領域４のピ−
ク濃度は、約１×１０17ｃｍ-3である。半導体基板１０
の濃度は、約１×１０15ｃｍ-3以上である。ディ−プチ
ャネル領域６は、ゲ−ト長が十分入る長さを有してい
て、さらに、その不純物濃度がピークとなる半導体基板
表面からの深さ位置は、前記低濃度領域４の底部とほぼ
同じであるから、この低濃度領域４とディ−プチャネル
領域６とは、部分的に重なっている。
【０００６】
【発明が解決しようとする課題】一般に、ＩＧＦＥＴの
チャネル領域には、前述のようにイオン注入を行う。デ
ィ−プチャネル領域には、パンチスル−防止のための深
いイオン注入を行い、シャロ−チャネル領域には、しき
い値調整のための浅いイオン注入が行われる。これらの
イオン注入は、半導体基板に形成された素子分離領域に
囲まれた素子形成領域の全面に行い、その後、ソ−ス／
ドレイン領域を形成するのが通常の方法である。しか
し、本発明のように２０Ｖを越える高耐圧のトランジス
タの場合にはソ−ス／ドレイン領域の低濃度領域とディ
−プチャネル領域のピ−ク不純物濃度の差があまり無い
ので、この低濃度領域は、両者が重なるとディ−プチャ
ネル領域に食われてしまう。そこで上記のように耐圧が
大体２０Ｖを越えるような本発明が対象とするトランジ
スタでは、チャネル領域に対するイオン注入にしても、
ソ−ス／ドレイン領域にしても、いずれもフォトレジス
トなどのマスクを利用して互いの重なりが無いようにし
ている。しかし、前述のように、低濃度ソ−ス／ドレイ
ン領域４とディープチャネル領域とが互いにオーバーラ
ップするのは避けられない。
チャネル領域には、前述のようにイオン注入を行う。デ
ィ−プチャネル領域には、パンチスル−防止のための深
いイオン注入を行い、シャロ−チャネル領域には、しき
い値調整のための浅いイオン注入が行われる。これらの
イオン注入は、半導体基板に形成された素子分離領域に
囲まれた素子形成領域の全面に行い、その後、ソ−ス／
ドレイン領域を形成するのが通常の方法である。しか
し、本発明のように２０Ｖを越える高耐圧のトランジス
タの場合にはソ−ス／ドレイン領域の低濃度領域とディ
−プチャネル領域のピ−ク不純物濃度の差があまり無い
ので、この低濃度領域は、両者が重なるとディ−プチャ
ネル領域に食われてしまう。そこで上記のように耐圧が
大体２０Ｖを越えるような本発明が対象とするトランジ
スタでは、チャネル領域に対するイオン注入にしても、
ソ−ス／ドレイン領域にしても、いずれもフォトレジス
トなどのマスクを利用して互いの重なりが無いようにし
ている。しかし、前述のように、低濃度ソ−ス／ドレイ
ン領域４とディープチャネル領域とが互いにオーバーラ
ップするのは避けられない。
【０００７】これは、ディ−プチャネル領域６および低
濃度ソ−ス／ドレイン領域４を形成する場合に、例え
ば、イオン注入法を用いるが、その時のマスク合わせの
ずれを考慮して合わせ余裕を設けるためである。しか
し、その結果、このオ−バ−ラップした部分において、
ドレイン領域のＰＮ接合界面が浅く形成される。そし
て、そのために、ＬＤＤの電界緩和効果が悪くなって耐
圧低下や信頼性劣化が発生する。したがって、半導体装
置の微細化に伴って、ゲ−ト長Ｌを短くする場合でもゲ
−ト長によって規定される実効チャネル長Ｌeff は、約
３μｍより小さくすると、図３に示すように耐圧が低下
し、パンチスル−が発生するので、これ以下の実効チャ
ネル長の半導体装置は、実用にならず、この微細化には
限界があった。図３の曲線Ｂは、４０Ｖ耐圧の半導体装
置を対象にしているが、耐圧がこれより大きくても小さ
くても同じ様に実効チャネル長が約３μｍ程度までしか
信頼性の高い半導体装置が得られない。すなわち、少な
くとも２０Ｖ〜８０Ｖ程度の範囲では、従来の半導体装
置では、図３と同じような特性曲線Ｂのような特性を備
えている。
濃度ソ−ス／ドレイン領域４を形成する場合に、例え
ば、イオン注入法を用いるが、その時のマスク合わせの
ずれを考慮して合わせ余裕を設けるためである。しか
し、その結果、このオ−バ−ラップした部分において、
ドレイン領域のＰＮ接合界面が浅く形成される。そし
て、そのために、ＬＤＤの電界緩和効果が悪くなって耐
圧低下や信頼性劣化が発生する。したがって、半導体装
置の微細化に伴って、ゲ−ト長Ｌを短くする場合でもゲ
−ト長によって規定される実効チャネル長Ｌeff は、約
３μｍより小さくすると、図３に示すように耐圧が低下
し、パンチスル−が発生するので、これ以下の実効チャ
ネル長の半導体装置は、実用にならず、この微細化には
限界があった。図３の曲線Ｂは、４０Ｖ耐圧の半導体装
置を対象にしているが、耐圧がこれより大きくても小さ
くても同じ様に実効チャネル長が約３μｍ程度までしか
信頼性の高い半導体装置が得られない。すなわち、少な
くとも２０Ｖ〜８０Ｖ程度の範囲では、従来の半導体装
置では、図３と同じような特性曲線Ｂのような特性を備
えている。
【０００８】ここに示す耐圧は、ゲ−ト酸化膜の厚さに
ほぼ比例しており、２０Ｖ耐圧の半導体装置は、約５０
０オングストロ−ムのゲ−ト酸化膜厚を備え、８０Ｖ耐
圧の半導体装置は、約２０００オングストロ−ムのゲ−
ト酸化膜を備えている。図３の４０Ｖ耐圧の半導体装置
のゲ−ト酸化膜は、約１１５０オングストロ−ムの厚さ
がある。また、ソース領域にも低濃度領域４を設ける場
合には、深さ方向にチャネル領域６が重なると低濃度ソ
−ス領域の幅が狭くなるので、ソース抵抗が増大して、
電流駆動力を低下させるという問題も有る。本発明は、
以上のような事情によりなされたものであり、２０Ｖ以
上の高耐圧のＬＤＤ構造の電界緩和効果の劣化しない構
造のＩＧＦＥＴを提供することを目的にしている。
ほぼ比例しており、２０Ｖ耐圧の半導体装置は、約５０
０オングストロ−ムのゲ−ト酸化膜厚を備え、８０Ｖ耐
圧の半導体装置は、約２０００オングストロ−ムのゲ−
ト酸化膜を備えている。図３の４０Ｖ耐圧の半導体装置
のゲ−ト酸化膜は、約１１５０オングストロ−ムの厚さ
がある。また、ソース領域にも低濃度領域４を設ける場
合には、深さ方向にチャネル領域６が重なると低濃度ソ
−ス領域の幅が狭くなるので、ソース抵抗が増大して、
電流駆動力を低下させるという問題も有る。本発明は、
以上のような事情によりなされたものであり、２０Ｖ以
上の高耐圧のＬＤＤ構造の電界緩和効果の劣化しない構
造のＩＧＦＥＴを提供することを目的にしている。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
形成された絶縁ゲ−ト型電界効果半導体装置のディープ
チヤネル領域の不純物濃度がピークとなる半導体基板表
面からの深さ位置をＬＤＤ構造の低濃度領域の半導体基
板の深さ方向の最深部より深く、前記ディ−プチャネル
領域の前記半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の前記低不純物拡散領域の最深部よりも深くするこ
とを特徴としている。
形成された絶縁ゲ−ト型電界効果半導体装置のディープ
チヤネル領域の不純物濃度がピークとなる半導体基板表
面からの深さ位置をＬＤＤ構造の低濃度領域の半導体基
板の深さ方向の最深部より深く、前記ディ−プチャネル
領域の前記半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の前記低不純物拡散領域の最深部よりも深くするこ
とを特徴としている。
【００１０】すなわち、本発明の高耐圧のＬＤＤ構造を
有する半導体装置は、半導体基板と、前記半導体基板の
表面領域に形成された高不純物濃度拡散領域とこの高不
純物拡散領域を囲む低不純物濃度拡散領域とからなるド
レイン領域と、前記半導体基板の表面領域に形成された
高不純物濃度拡散領域とこの高不純物拡散領域を囲む低
不純物濃度拡散領域とからなるソ−ス領域と、前記半導
体基板の前記ソ−ス領域と前記ドレイン領域との間の表
面領域上に形成されたゲ−ト絶縁膜と、前記ゲ−ト絶縁
膜上に形成されたゲ−ト電極と、前記半導体基板の前記
ソ−ス領域と前記ドレイン領域との間の表面領域に形成
されたシャロ−チャネル領域と、前記半導体基板の前記
ソース領域と前記ドレイン領域との間の領域に形成され
かつ、前記シャロ−チャネル領域の下に形成されてお
り、前記ソース領域及びドレイン領域の高不純物濃度拡
散領域下までは延在していないディ−プチャネル領域と
を備え、前記ディ−プチャネル領域の不純物濃度がピー
クとなる前記半導体基板表面からの深さ位置は、前記ソ
−ス領域及びドレイン領域の前記低不純物拡散領域の最
深部より深く、前記ディ−プチャネル領域の前記半導体
基板表面からの深さが最も浅い部分は、前記ドレイン領
域又は前記ソ−ス領域及びドレイン領域の前記低不純物
拡散領域の最深部よりも深いことを特徴としている。前
記高不純物濃度拡散領域の前記半導体基板表面からの深
さ方向の最深部は、前記低不純物濃度拡散領域の前記半
導体基板表面からの深さ方向の最深部より深くすること
ができる。また、ＣＭＯＳ構造の半導体装置に適用する
ことができる。前記ディ−プチャネル領域のピ−ク不純
物濃度は、７×１０15ｃｍ-3以上であり、前記ディ−プ
チャネル領域の前記半導体基板表面からの深さが最も浅
い部分は、前記半導体基板表面から０．４μｍより深い
位置にあるようにすることができる。
有する半導体装置は、半導体基板と、前記半導体基板の
表面領域に形成された高不純物濃度拡散領域とこの高不
純物拡散領域を囲む低不純物濃度拡散領域とからなるド
レイン領域と、前記半導体基板の表面領域に形成された
高不純物濃度拡散領域とこの高不純物拡散領域を囲む低
不純物濃度拡散領域とからなるソ−ス領域と、前記半導
体基板の前記ソ−ス領域と前記ドレイン領域との間の表
面領域上に形成されたゲ−ト絶縁膜と、前記ゲ−ト絶縁
膜上に形成されたゲ−ト電極と、前記半導体基板の前記
ソ−ス領域と前記ドレイン領域との間の表面領域に形成
されたシャロ−チャネル領域と、前記半導体基板の前記
ソース領域と前記ドレイン領域との間の領域に形成され
かつ、前記シャロ−チャネル領域の下に形成されてお
り、前記ソース領域及びドレイン領域の高不純物濃度拡
散領域下までは延在していないディ−プチャネル領域と
を備え、前記ディ−プチャネル領域の不純物濃度がピー
クとなる前記半導体基板表面からの深さ位置は、前記ソ
−ス領域及びドレイン領域の前記低不純物拡散領域の最
深部より深く、前記ディ−プチャネル領域の前記半導体
基板表面からの深さが最も浅い部分は、前記ドレイン領
域又は前記ソ−ス領域及びドレイン領域の前記低不純物
拡散領域の最深部よりも深いことを特徴としている。前
記高不純物濃度拡散領域の前記半導体基板表面からの深
さ方向の最深部は、前記低不純物濃度拡散領域の前記半
導体基板表面からの深さ方向の最深部より深くすること
ができる。また、ＣＭＯＳ構造の半導体装置に適用する
ことができる。前記ディ−プチャネル領域のピ−ク不純
物濃度は、７×１０15ｃｍ-3以上であり、前記ディ−プ
チャネル領域の前記半導体基板表面からの深さが最も浅
い部分は、前記半導体基板表面から０．４μｍより深い
位置にあるようにすることができる。
【００１１】また、本発明の高耐圧のＬＤＤ構造を有す
る半導体装置の製造方法は、ディ−プチャネル領域の不
純物濃度がピークとなる半導体基板表面からの深さ位置
がそれぞれ異なる複数の半導体装置を製造する方法にお
いて、前記半導体基板のソ−ス／ドレイン領域間の表面
領域にシャロ−チャネル領域を形成する工程と、前記半
導体基板の前記ソ−ス／ドレイン領域間にあり、かつ、
前記シャロ−チャネル領域の下に存在するディ−プチャ
ネル領域を形成する工程と、前記半導体基板の表面領域
に、前記ソ−ス／ドレイン領域を構成し、その最深部が
前記ディ−プチャネル領域の不純物濃度のピークとなる
半導体基板表面からの深さ位置より浅い位置に低不純物
濃度拡散領域を形成する工程と、前記半導体基板の前記
ソ−ス／ドレイン領域間の表面領域上にゲ−ト絶縁膜を
形成する工程と、前記ゲ−ト絶縁膜上にゲ−ト電極を形
成する工程と、前記半導体基板の表面領域に前記ソ−ス
／ドレイン領域を構成する高不純物濃度拡散領域を形成
する工程とを備え、前記ディ−プチャネル領域は、前記
半導体基板の前記ソース領域と前記ドレイン領域との間
の領域に形成され、かつ、前記シャロ−チャネル領域の
下に形成されており、前記ソース領域及びドレイン領域
の高不純物濃度拡散領域下までは延在していないことを
特徴としている。
る半導体装置の製造方法は、ディ−プチャネル領域の不
純物濃度がピークとなる半導体基板表面からの深さ位置
がそれぞれ異なる複数の半導体装置を製造する方法にお
いて、前記半導体基板のソ−ス／ドレイン領域間の表面
領域にシャロ−チャネル領域を形成する工程と、前記半
導体基板の前記ソ−ス／ドレイン領域間にあり、かつ、
前記シャロ−チャネル領域の下に存在するディ−プチャ
ネル領域を形成する工程と、前記半導体基板の表面領域
に、前記ソ−ス／ドレイン領域を構成し、その最深部が
前記ディ−プチャネル領域の不純物濃度のピークとなる
半導体基板表面からの深さ位置より浅い位置に低不純物
濃度拡散領域を形成する工程と、前記半導体基板の前記
ソ−ス／ドレイン領域間の表面領域上にゲ−ト絶縁膜を
形成する工程と、前記ゲ−ト絶縁膜上にゲ−ト電極を形
成する工程と、前記半導体基板の表面領域に前記ソ−ス
／ドレイン領域を構成する高不純物濃度拡散領域を形成
する工程とを備え、前記ディ−プチャネル領域は、前記
半導体基板の前記ソース領域と前記ドレイン領域との間
の領域に形成され、かつ、前記シャロ−チャネル領域の
下に形成されており、前記ソース領域及びドレイン領域
の高不純物濃度拡散領域下までは延在していないことを
特徴としている。
【００１２】不純物濃度がピークとなる半導体基板表面
からの深さ位置が深いディ−プチャネル領域を有する半
導体装置の前記ディ−プチャネル領域のピーク不純物濃
度は、不純物濃度がピークとなる半導体基板表面からの
深さ位置が前記半導体装置より浅いディ−プチャネル領
域を有する半導体装置の前記ディ−プチャネル領域のピ
ーク不純物濃度より高くなるように形成しても良い。シ
ャロ−チャネル領域の実効チャネル長が短い半導体装置
のディ−プチャネル領域のピ−ク不純物濃度は、前記半
導体装置より長いシャロ−チャネル領域の実効チャネル
長を有する半導体装置のディ−プチャネル領域のピーク
不純物濃度より高くなるように形成しても良い。前記シ
ャロ−チャネル領域の実効チャネル長を所定の長さにし
た半導体装置において、前記ディ−プチャネル領域のピ
−ク不純物濃度を高くすることによって耐圧を上げるよ
うに形成しても良い。
からの深さ位置が深いディ−プチャネル領域を有する半
導体装置の前記ディ−プチャネル領域のピーク不純物濃
度は、不純物濃度がピークとなる半導体基板表面からの
深さ位置が前記半導体装置より浅いディ−プチャネル領
域を有する半導体装置の前記ディ−プチャネル領域のピ
ーク不純物濃度より高くなるように形成しても良い。シ
ャロ−チャネル領域の実効チャネル長が短い半導体装置
のディ−プチャネル領域のピ−ク不純物濃度は、前記半
導体装置より長いシャロ−チャネル領域の実効チャネル
長を有する半導体装置のディ−プチャネル領域のピーク
不純物濃度より高くなるように形成しても良い。前記シ
ャロ−チャネル領域の実効チャネル長を所定の長さにし
た半導体装置において、前記ディ−プチャネル領域のピ
−ク不純物濃度を高くすることによって耐圧を上げるよ
うに形成しても良い。
【００１３】
【作用】ディープチヤネル領域の不純物濃度がピークと
なる半導体基板表面からの深さ位置をＬＤＤ構造の低濃
度領域の深さ方向の最深部より深く、かつ、ディ−プチ
ャネル領域の半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の低不純物拡散領域の最深部よりも深く形成するこ
とによりＬＤＤ構造の電界緩和効果の劣化を有効に防い
で、実効チャネル長を短くすることを可能にする。
なる半導体基板表面からの深さ位置をＬＤＤ構造の低濃
度領域の深さ方向の最深部より深く、かつ、ディ−プチ
ャネル領域の半導体基板表面からの深さが最も浅い部分
は、前記ドレイン領域又は前記ソ−ス領域及びドレイン
領域の低不純物拡散領域の最深部よりも深く形成するこ
とによりＬＤＤ構造の電界緩和効果の劣化を有効に防い
で、実効チャネル長を短くすることを可能にする。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３を参照して参考例を説明す
る。図１は、例えば、ＣＭＯＳロジックなどに適用され
る、本発明に係るＬＤＤ構造を備えたＩＧＦＥＴの断面
図である。半導体基板には、例えば、不純物濃度が約７
×１０14ｃｍ-3程度のＰ型シリコン半導体基板１０を用
いる。この半導体基板１０の固有抵抗は、約２０Ωｃｍ
である。半導体基板１０の主面には、ゲ−ト絶縁膜２が
形成されている。この絶縁膜は、通常、熱酸化あるいは
ＣＶＤ法などにより形成された厚さが１０００〜２００
０オングストロ−ム程度のシリコン酸化膜（ＳｉＯ2 ）
からなるが、この実施例では、約１１５０オングストロ
−ムの厚さにしている。この上に、例えば、厚さ約４０
００オングストロ−ム、ゲ−ト長Ｌが約５μｍのポリシ
リコンなどからなるゲ−ト電極１が形成されている。シ
リコン半導体基板１０主面の表面領域には、このゲ−ト
電極１を挟むような位置にソ−ス／ドレイン領域３、４
が、形成されている。このソ−ス／ドレイン領域は、Ｎ
−低濃度領域４とＮ＋高濃度領域３からなるＬＤＤ構造
になっている。
する。まず、図１乃至図３を参照して参考例を説明す
る。図１は、例えば、ＣＭＯＳロジックなどに適用され
る、本発明に係るＬＤＤ構造を備えたＩＧＦＥＴの断面
図である。半導体基板には、例えば、不純物濃度が約７
×１０14ｃｍ-3程度のＰ型シリコン半導体基板１０を用
いる。この半導体基板１０の固有抵抗は、約２０Ωｃｍ
である。半導体基板１０の主面には、ゲ−ト絶縁膜２が
形成されている。この絶縁膜は、通常、熱酸化あるいは
ＣＶＤ法などにより形成された厚さが１０００〜２００
０オングストロ−ム程度のシリコン酸化膜（ＳｉＯ2 ）
からなるが、この実施例では、約１１５０オングストロ
−ムの厚さにしている。この上に、例えば、厚さ約４０
００オングストロ−ム、ゲ−ト長Ｌが約５μｍのポリシ
リコンなどからなるゲ−ト電極１が形成されている。シ
リコン半導体基板１０主面の表面領域には、このゲ−ト
電極１を挟むような位置にソ−ス／ドレイン領域３、４
が、形成されている。このソ−ス／ドレイン領域は、Ｎ
−低濃度領域４とＮ＋高濃度領域３からなるＬＤＤ構造
になっている。
【００１５】この低濃度領域４は、ゲ−ト絶縁膜２とゲ
−ト電極１が形成されている半導体基板の所定領域を介
して互いに向い合っており、その先端部分は、一部分ゲ
−ト電極１の下に入込んでいる。入込む距離は、例え
ば、それぞれ約１．２μｍであるので、ゲ−ト電極１下
のチャネル長Ｌeff は、約２．６μｍになる。高濃度領
域３は、低濃度領域４の中に形成されているが、その半
導体基板１０表面からの深さは、低濃度領域４より深
い。この低濃度領域４間のゲ−ト電極１下の半導体基板
１０の領域には、チャネル領域５、すなわち、反転層が
形成されている。低濃度領域４のゲ−ト電極１の下に入
り込んでいる先端部分と高濃度領域３のゲ−ト電極側の
先端部分との間の距離は、約３．７μｍである。このチ
ャネル領域５の下には、チャネル領域となる半導体基板
１０と同じ導電型の不純物濃度の高い高濃度拡散領域６
がディ−プチャネル領域として形成されている。この領
域６の半導体基板１０主面からの深さ方向（Ａ−Ａ′）
の不純物濃度プロファイルを、図２に示す。この領域６
のピ−ク不純物濃度は、３×１０16ｃｍ-3程度である。
この領域６の上のチャネル領域５は、シャロ−チャネル
領域という。
−ト電極１が形成されている半導体基板の所定領域を介
して互いに向い合っており、その先端部分は、一部分ゲ
−ト電極１の下に入込んでいる。入込む距離は、例え
ば、それぞれ約１．２μｍであるので、ゲ−ト電極１下
のチャネル長Ｌeff は、約２．６μｍになる。高濃度領
域３は、低濃度領域４の中に形成されているが、その半
導体基板１０表面からの深さは、低濃度領域４より深
い。この低濃度領域４間のゲ−ト電極１下の半導体基板
１０の領域には、チャネル領域５、すなわち、反転層が
形成されている。低濃度領域４のゲ−ト電極１の下に入
り込んでいる先端部分と高濃度領域３のゲ−ト電極側の
先端部分との間の距離は、約３．７μｍである。このチ
ャネル領域５の下には、チャネル領域となる半導体基板
１０と同じ導電型の不純物濃度の高い高濃度拡散領域６
がディ−プチャネル領域として形成されている。この領
域６の半導体基板１０主面からの深さ方向（Ａ−Ａ′）
の不純物濃度プロファイルを、図２に示す。この領域６
のピ−ク不純物濃度は、３×１０16ｃｍ-3程度である。
この領域６の上のチャネル領域５は、シャロ−チャネル
領域という。
【００１６】ディ−プチャネル領域６における、半導体
基板１０の水平方向の不純物濃度プロファイルは、ほぼ
一定であるが、半導体基板１０の深さ方向の不純物濃度
プロファイルは、一定ではない。このチャネル領域６の
長さは、半導体基板１０の水平方向にあり、その幅は、
半導体基板１０の主面からの深さ方向にあって、その幅
のほぼ中心にピ−ク濃度（約３×１０16ｃｍ-3) があ
る。また、ソ−ス／ドレイン領域の低濃度領域４の最深
部は、半導体基板１０主面から約０．４μｍの深さにあ
るが、ディ−プチャネル領域６の半導体基板表面からの
深さが最も浅い部分、すなわち、最浅部は、この最深部
とは重ならずにほぼ接している。ディ−プチャネル領域
６の幅は、約０．５μｍであり、低濃度領域４のピ−ク
濃度は、約１×１０17ｃｍ-3である。この様に、ディ−
プチャネル領域６の不純物濃度がピークとなる位置は、
従来のものとは異なり、前記低濃度領域４の最深部より
深く、半導体基板表面から、０．６５μｍの深さになっ
ている。本発明に用いられる半導体基板の不純物濃度
は、５×１０14〜１×１０16ｃｍ-3程度が好ましく、半
導体基板１０上に設けられたソ−ス／ドレイン領域を構
成する高濃度領域３の不純物濃度は、５×１０19〜１×
１０21ｃｍ-3程度、その周囲を取り囲む低濃度領域４の
不純物濃度は、５×１０16〜５×１０17ｃｍ-3程度が好
ましい。
基板１０の水平方向の不純物濃度プロファイルは、ほぼ
一定であるが、半導体基板１０の深さ方向の不純物濃度
プロファイルは、一定ではない。このチャネル領域６の
長さは、半導体基板１０の水平方向にあり、その幅は、
半導体基板１０の主面からの深さ方向にあって、その幅
のほぼ中心にピ−ク濃度（約３×１０16ｃｍ-3) があ
る。また、ソ−ス／ドレイン領域の低濃度領域４の最深
部は、半導体基板１０主面から約０．４μｍの深さにあ
るが、ディ−プチャネル領域６の半導体基板表面からの
深さが最も浅い部分、すなわち、最浅部は、この最深部
とは重ならずにほぼ接している。ディ−プチャネル領域
６の幅は、約０．５μｍであり、低濃度領域４のピ−ク
濃度は、約１×１０17ｃｍ-3である。この様に、ディ−
プチャネル領域６の不純物濃度がピークとなる位置は、
従来のものとは異なり、前記低濃度領域４の最深部より
深く、半導体基板表面から、０．６５μｍの深さになっ
ている。本発明に用いられる半導体基板の不純物濃度
は、５×１０14〜１×１０16ｃｍ-3程度が好ましく、半
導体基板１０上に設けられたソ−ス／ドレイン領域を構
成する高濃度領域３の不純物濃度は、５×１０19〜１×
１０21ｃｍ-3程度、その周囲を取り囲む低濃度領域４の
不純物濃度は、５×１０16〜５×１０17ｃｍ-3程度が好
ましい。
【００１７】本発明によって、どの様に半導体装置の特
性が向上したかを、図３により説明する。図は、チャネ
ル長Ｌeff と耐圧との関係を示す特性図である。従来の
ように、ディ−プチャネル領域６のピ−ク不純物濃度の
深さ位置が、低濃度領域４の最深部と等しいかそれより
浅い場合は、曲線Ｂに示すように、チャネル長が約３μ
ｍより小さくなると耐圧（４０Ｖ）が劣化してくるが、
本発明のように、その深さ位置を前記最深部より深く、
低濃度領域４とディ−プチャネル領域６とを重ねずに、
両者が接するように配置すると、曲線Ａに示すように、
実効チャネル長Ｌeff が約１．５μｍより小さくなるま
で耐圧特性が落ちない。耐圧が４０Ｖは、ゲ−ト酸化膜
２の厚さが、１１５０オングストロ−ムに相当する。耐
圧が６０Ｖ及び８０Ｖの場合は、ゲ−ト酸化膜厚は、そ
れぞれ１５００オングストロ−ム及び２０００オングス
トロ−ムに相当する。耐圧３０Ｖ及び耐圧２０Ｖでは、
それぞれゲ−ト酸化膜厚は、８００オングストロ−ム及
び５００オングストロ−ムにほぼ比例している。
性が向上したかを、図３により説明する。図は、チャネ
ル長Ｌeff と耐圧との関係を示す特性図である。従来の
ように、ディ−プチャネル領域６のピ−ク不純物濃度の
深さ位置が、低濃度領域４の最深部と等しいかそれより
浅い場合は、曲線Ｂに示すように、チャネル長が約３μ
ｍより小さくなると耐圧（４０Ｖ）が劣化してくるが、
本発明のように、その深さ位置を前記最深部より深く、
低濃度領域４とディ−プチャネル領域６とを重ねずに、
両者が接するように配置すると、曲線Ａに示すように、
実効チャネル長Ｌeff が約１．５μｍより小さくなるま
で耐圧特性が落ちない。耐圧が４０Ｖは、ゲ−ト酸化膜
２の厚さが、１１５０オングストロ−ムに相当する。耐
圧が６０Ｖ及び８０Ｖの場合は、ゲ−ト酸化膜厚は、そ
れぞれ１５００オングストロ−ム及び２０００オングス
トロ−ムに相当する。耐圧３０Ｖ及び耐圧２０Ｖでは、
それぞれゲ−ト酸化膜厚は、８００オングストロ−ム及
び５００オングストロ−ムにほぼ比例している。
【００１８】そして、耐圧２０Ｖの半導体装置（ゲ−ト
酸化膜厚５００オングストロ−ム）も、従来のものは、
実効チャネル長が約３μｍ程度でパンチスル−が発生す
るのに、本発明のものでは１．５μｍ程度まで発生しな
い。全く同様に耐圧３０Ｖ、６０Ｖ、８０Ｖの半導体装
置（ゲ−ト酸化膜厚は、それぞれ８００オングストロ−
ム、１５００オングストロ−ム、２０００オングストロ
−ム）も、従来のものは、実効チャネル長が約３．０μ
ｍ程度でパンチスル−が発生するのに、本発明のもので
は、１．５μｍ程度まで発生しない。いずれにしても、
ゲ−ト酸化膜２の膜厚が５００オングストロ−ム〜２０
００オングストロ−ム程度の間では、図３に示すゲ−ト
膜厚が１１５０オングストロ−ムの場合と同様に、実効
チャネル長が約１．５μｍになるまで耐圧特性が落ちな
い。
酸化膜厚５００オングストロ−ム）も、従来のものは、
実効チャネル長が約３μｍ程度でパンチスル−が発生す
るのに、本発明のものでは１．５μｍ程度まで発生しな
い。全く同様に耐圧３０Ｖ、６０Ｖ、８０Ｖの半導体装
置（ゲ−ト酸化膜厚は、それぞれ８００オングストロ−
ム、１５００オングストロ−ム、２０００オングストロ
−ム）も、従来のものは、実効チャネル長が約３．０μ
ｍ程度でパンチスル−が発生するのに、本発明のもので
は、１．５μｍ程度まで発生しない。いずれにしても、
ゲ−ト酸化膜２の膜厚が５００オングストロ−ム〜２０
００オングストロ−ム程度の間では、図３に示すゲ−ト
膜厚が１１５０オングストロ−ムの場合と同様に、実効
チャネル長が約１．５μｍになるまで耐圧特性が落ちな
い。
【００１９】つぎに、この参考例の半導体装置の製造方
法について図４乃至図６を参照して説明する。図は、製
造工程の断面図を示している。Ｐ型シリコン半導体基板
１０上にＬＯＣＯＳにより形成されたフィ−ルド酸化膜
７が形成され、そこを素子分離領域とする。フィ−ルド
酸化膜７以外の表面領域には、ゲ−ト酸化膜を構成する
シリコン酸化膜２が形成されている。ついで、シャロ−
チャネルを形成するために、ＰＥＰ(Photo Engraving P
rocess) 技術により、半導体基板１０のゲ−ト電極形成
領域の下に不純物（ボロン）を約４０ＫｅＶでイオン注
入する。ついで、同じく、ディ−プチャネルを形成する
ために、ＰＥＰ技術により、半導体基板１０のゲ−ト電
極形成領域の下に例えば、ボロンのような不純物をシャ
ロ−チャネル形成用不純物より深く１６０〜２００Ｋｅ
Ｖ程度でイオン注入する（図４）。従来技術では、１０
０ＫｅＶ程度でイオン注入を行っていた。なお、半導体
基板に形成されたＰＭＯＳＦＥＴに本発明を適用する場
合には、ディ−プチャネル領域に注入される不純物に、
例えば、リンなどを用いるが、その時のイオン注入のた
めの電力は、２６０〜４００ＫｅＶ程度である。リンを
従来技術でイオン注入するには、２００ＫｅＶ程度で行
っていた。
法について図４乃至図６を参照して説明する。図は、製
造工程の断面図を示している。Ｐ型シリコン半導体基板
１０上にＬＯＣＯＳにより形成されたフィ−ルド酸化膜
７が形成され、そこを素子分離領域とする。フィ−ルド
酸化膜７以外の表面領域には、ゲ−ト酸化膜を構成する
シリコン酸化膜２が形成されている。ついで、シャロ−
チャネルを形成するために、ＰＥＰ(Photo Engraving P
rocess) 技術により、半導体基板１０のゲ−ト電極形成
領域の下に不純物（ボロン）を約４０ＫｅＶでイオン注
入する。ついで、同じく、ディ−プチャネルを形成する
ために、ＰＥＰ技術により、半導体基板１０のゲ−ト電
極形成領域の下に例えば、ボロンのような不純物をシャ
ロ−チャネル形成用不純物より深く１６０〜２００Ｋｅ
Ｖ程度でイオン注入する（図４）。従来技術では、１０
０ＫｅＶ程度でイオン注入を行っていた。なお、半導体
基板に形成されたＰＭＯＳＦＥＴに本発明を適用する場
合には、ディ−プチャネル領域に注入される不純物に、
例えば、リンなどを用いるが、その時のイオン注入のた
めの電力は、２６０〜４００ＫｅＶ程度である。リンを
従来技術でイオン注入するには、２００ＫｅＶ程度で行
っていた。
【００２０】ついで、ソ−ス／ドレイン領域の低濃度領
域４を形成するために、ＰＥＰ技術を用いて不純物（リ
ン）をイオン注入する。半導体基板１０の上にポリシリ
コンを堆積し、その後ＰＥＰ技術を用いてシリコン酸化
膜２やポリシリコンを、例えば、ＲＩＥエッチングなど
で選択的にエッチングして半導体基板１０上に、ゲ−ト
酸化膜２及びその上にゲ−ト電極１を形成する（図
５）。ついで、ソ−ス／ドレイン領域の高濃度領域３を
形成するために、ＰＥＰ技術により不純物（Ａｓ）をイ
オン注入する（図６）。そして、熱処理を行って、イオ
ン注入した不純物を拡散して低濃度領域４および高濃度
領域３からなるソ−ス／ドレイン領域、シャロ−チャネ
ル領域５およびディ−プチャネル領域６を形成する（図
１参照）。
域４を形成するために、ＰＥＰ技術を用いて不純物（リ
ン）をイオン注入する。半導体基板１０の上にポリシリ
コンを堆積し、その後ＰＥＰ技術を用いてシリコン酸化
膜２やポリシリコンを、例えば、ＲＩＥエッチングなど
で選択的にエッチングして半導体基板１０上に、ゲ−ト
酸化膜２及びその上にゲ−ト電極１を形成する（図
５）。ついで、ソ−ス／ドレイン領域の高濃度領域３を
形成するために、ＰＥＰ技術により不純物（Ａｓ）をイ
オン注入する（図６）。そして、熱処理を行って、イオ
ン注入した不純物を拡散して低濃度領域４および高濃度
領域３からなるソ−ス／ドレイン領域、シャロ−チャネ
ル領域５およびディ−プチャネル領域６を形成する（図
１参照）。
【００２１】つぎに、図７及び図８を参照して第１の実
施例を説明する。図７は、例えば、ＣＭＯＳロジックな
どに適用される、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図であり、その構造は、前の参考例の図１
に示すトランジスタの半導体基板１０上の部分について
は、同じである。シリコン半導体基板１０主面の表面領
域には、このゲ−ト電極１を挟むような位置にソ−ス／
ドレイン領域３、４が、形成されている。このソ−ス／
ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域３
からなるＬＤＤ構造になっている。本実施例ではディ−
プチャネル領域６の位置が、前の参考例とは異なってい
る。ゲ−ト酸化膜２下のシャロ−チャネル領域５の下
に、チャネル領域となる半導体基板１０と同じ導電型の
不純物濃度の高いディ−プチャネル領域６が形成されて
いる。このディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｂ−Ｂ′）の不純物濃度プロファイ
ルを、図８に示す。この領域６のピ−ク不純物濃度は、
１×１０17ｃｍ-3程度である。ディ−プチャネル領域６
における、半導体基板１０の水平方向の不純物濃度プロ
ファイルは、ほぼ一定であるが、半導体基板１０の深さ
方向の不純物濃度プロファイルは、一定ではない。
施例を説明する。図７は、例えば、ＣＭＯＳロジックな
どに適用される、本発明に係るＬＤＤ構造を備えたＩＧ
ＦＥＴの断面図であり、その構造は、前の参考例の図１
に示すトランジスタの半導体基板１０上の部分について
は、同じである。シリコン半導体基板１０主面の表面領
域には、このゲ−ト電極１を挟むような位置にソ−ス／
ドレイン領域３、４が、形成されている。このソ−ス／
ドレイン領域は、Ｎ−低濃度領域４とＮ＋高濃度領域３
からなるＬＤＤ構造になっている。本実施例ではディ−
プチャネル領域６の位置が、前の参考例とは異なってい
る。ゲ−ト酸化膜２下のシャロ−チャネル領域５の下
に、チャネル領域となる半導体基板１０と同じ導電型の
不純物濃度の高いディ−プチャネル領域６が形成されて
いる。このディ−プチャネル領域６の半導体基板１０主
面からの深さ方向（Ｂ−Ｂ′）の不純物濃度プロファイ
ルを、図８に示す。この領域６のピ−ク不純物濃度は、
１×１０17ｃｍ-3程度である。ディ−プチャネル領域６
における、半導体基板１０の水平方向の不純物濃度プロ
ファイルは、ほぼ一定であるが、半導体基板１０の深さ
方向の不純物濃度プロファイルは、一定ではない。
【００２２】このチャネル領域６の長さは、半導体基板
１０の水平方向にあり、その幅は、半導体基板１０の主
面からの深さ方向にあって、その幅のほぼ中心にピ−ク
濃度部分がある。また、ソ−ス／ドレイン領域の低濃度
領域４の最深部は、半導体基板１０主面から約０．４μ
ｍの深さにあるが、ディ−プチャネル領域６の再浅部
は、この半導体基板主面から約０．５μｍの深さにあ
り、したがって、低濃度領域４とディ−プチャネル領域
６とは、約０．１μｍはなれている。このディ−プチャ
ネル領域６の深さ位置は、半導体基板表面から０．７５
μｍの深さにあり、その幅は、約０．５μｍである。こ
の様に、ディ−プチャネル領域６の不純物濃度がピーク
となる位置は、従来のものとは異なり、前記低濃度領域
４の最深部より深くなっている。しかし、ディ−プチャ
ネル領域６が半導体基板１０主面より下において、従来
より深く配置すると、パンチスル−防止効果が無くなる
ので、少なくとも図３の曲線Ａに示す効果を維持するた
めには、ディ−プチャネル領域６のピ−ク不純物濃度を
前の参考例よりも高くする必要がある。すなわち、ディ
−プチャネル領域６のピ−ク不純物濃度を高くすると、
空乏層は、不純物濃度の薄い方にのびるので、空乏層の
拡張によるソ−ス／ドレイン領域間のパンチスル−が抑
止されるが、あまり不純物濃度を高くすると、ＬＤＤ構
造による耐圧向上の効果を阻害するので、ＬＤＤに近い
ほどその不純物濃度は、低くしなければならない。
１０の水平方向にあり、その幅は、半導体基板１０の主
面からの深さ方向にあって、その幅のほぼ中心にピ−ク
濃度部分がある。また、ソ−ス／ドレイン領域の低濃度
領域４の最深部は、半導体基板１０主面から約０．４μ
ｍの深さにあるが、ディ−プチャネル領域６の再浅部
は、この半導体基板主面から約０．５μｍの深さにあ
り、したがって、低濃度領域４とディ−プチャネル領域
６とは、約０．１μｍはなれている。このディ−プチャ
ネル領域６の深さ位置は、半導体基板表面から０．７５
μｍの深さにあり、その幅は、約０．５μｍである。こ
の様に、ディ−プチャネル領域６の不純物濃度がピーク
となる位置は、従来のものとは異なり、前記低濃度領域
４の最深部より深くなっている。しかし、ディ−プチャ
ネル領域６が半導体基板１０主面より下において、従来
より深く配置すると、パンチスル−防止効果が無くなる
ので、少なくとも図３の曲線Ａに示す効果を維持するた
めには、ディ−プチャネル領域６のピ−ク不純物濃度を
前の参考例よりも高くする必要がある。すなわち、ディ
−プチャネル領域６のピ−ク不純物濃度を高くすると、
空乏層は、不純物濃度の薄い方にのびるので、空乏層の
拡張によるソ−ス／ドレイン領域間のパンチスル−が抑
止されるが、あまり不純物濃度を高くすると、ＬＤＤ構
造による耐圧向上の効果を阻害するので、ＬＤＤに近い
ほどその不純物濃度は、低くしなければならない。
【００２３】つぎに、図９及び図１０を参照して参考例
を説明する。図９は、例えば、ＣＭＯＳロジックなどに
適用される、ＬＤＤ構造を備えたＩＧＦＥＴの断面図で
あり、その構造は、図１に示すトランジスタの半導体基
板１０上の部分については、同じである。シリコン半導
体基板１０主面の表面領域には、このゲ−ト電極１を挟
むような位置にソ−ス／ドレイン領域３、４が形成され
ている。このソ−ス／ドレイン領域は、Ｎ−低濃度領域
４とＮ＋高濃度領域３からなるＬＤＤ構造になってい
る。本実施例では、ディ−プチャネル領域６の位置が、
第１の実施例とは異なっている。ゲ−ト酸化膜２下のシ
ャロ−チャネル領域５の下に、チャネル領域となる半導
体基板１０と同じ導電型の不純物濃度の高いディ−プチ
ャネル領域６が形成されている。ディ−プチャネル領域
６の半導体基板１０主面からの深さ方向（Ｃ−Ｃ′）の
不純物濃度プロファイルを図１０に示す。ディ−プチャ
ネル領域６のピ−ク不純物濃度は、１×１０16ｃｍ-3程
度である。本発明に係る高耐圧のＬＤＤ構造を備えたＩ
ＧＦＥＴは、低濃度領域４の不純物濃度とディ−プチャ
ネル領域６のピーク不純物濃度との比を１０を越えない
ようにするのが好ましい。ディ−プチャネル領域６にお
ける、半導体基板１０の水平方向の不純物濃度プロファ
イルは、ほぼ一定であるが、半導体基板１０の深さ方向
の不純物濃度プロファイルは、一定ではない。このチャ
ネル領域６の長さは、半導体基板１０の水平方向にあ
り、その幅は、半導体基板１０の主面からの深さ方向に
あって、その幅のほぼ中心にピ−ク濃度がある。
を説明する。図９は、例えば、ＣＭＯＳロジックなどに
適用される、ＬＤＤ構造を備えたＩＧＦＥＴの断面図で
あり、その構造は、図１に示すトランジスタの半導体基
板１０上の部分については、同じである。シリコン半導
体基板１０主面の表面領域には、このゲ−ト電極１を挟
むような位置にソ−ス／ドレイン領域３、４が形成され
ている。このソ−ス／ドレイン領域は、Ｎ−低濃度領域
４とＮ＋高濃度領域３からなるＬＤＤ構造になってい
る。本実施例では、ディ−プチャネル領域６の位置が、
第１の実施例とは異なっている。ゲ−ト酸化膜２下のシ
ャロ−チャネル領域５の下に、チャネル領域となる半導
体基板１０と同じ導電型の不純物濃度の高いディ−プチ
ャネル領域６が形成されている。ディ−プチャネル領域
６の半導体基板１０主面からの深さ方向（Ｃ−Ｃ′）の
不純物濃度プロファイルを図１０に示す。ディ−プチャ
ネル領域６のピ−ク不純物濃度は、１×１０16ｃｍ-3程
度である。本発明に係る高耐圧のＬＤＤ構造を備えたＩ
ＧＦＥＴは、低濃度領域４の不純物濃度とディ−プチャ
ネル領域６のピーク不純物濃度との比を１０を越えない
ようにするのが好ましい。ディ−プチャネル領域６にお
ける、半導体基板１０の水平方向の不純物濃度プロファ
イルは、ほぼ一定であるが、半導体基板１０の深さ方向
の不純物濃度プロファイルは、一定ではない。このチャ
ネル領域６の長さは、半導体基板１０の水平方向にあ
り、その幅は、半導体基板１０の主面からの深さ方向に
あって、その幅のほぼ中心にピ−ク濃度がある。
【００２４】また、ディ−プチャネル領域６が、一部ソ
−ス／ドレイン領域の低濃度領域４に重なっているの
で、その最浅部は、前実施例の場合より浅くなり、半導
体基板１０主面から約０．３５μｍの深さにある。ディ
−プチャネル領域６のピ−ク不純物濃度の深さ位置は、
この主面から約０．５μｍの深さにある。この部分（Ｃ
−Ｃ′）のディ−プチャネル領域６の幅は、約０．４μ
ｍである。この様にディ−プチャネル領域６の不純物濃
度がピークとなる位置は、従来のものとは異なり、前記
低濃度領域４の最深部より深くなっている。しかし、こ
の参考例の場合、前記低濃度領域４とディ−プチャネル
領域６とは、一部で重なっているので、少なくとも図３
の曲線Ａに示す効果を維持するためには、このディ−プ
チャネル領域６のピ−ク不純物濃度を前記いずれの実施
例よりも低くする必要がある。つぎに、図１１を参照し
て、本発明の構造を備えたトランジスタが、耐圧２０
Ｖ、３０Ｖ、４０Ｖ、６０Ｖを維持するために必要な実
効チャネル長Ｌeff とその時のディ−プチャネル領域の
ピ−ク不純物濃度との関係を説明する。トランジスタの
ゲ−ト酸化膜の厚さは、耐圧に合わせて前述のように調
整する。
−ス／ドレイン領域の低濃度領域４に重なっているの
で、その最浅部は、前実施例の場合より浅くなり、半導
体基板１０主面から約０．３５μｍの深さにある。ディ
−プチャネル領域６のピ−ク不純物濃度の深さ位置は、
この主面から約０．５μｍの深さにある。この部分（Ｃ
−Ｃ′）のディ−プチャネル領域６の幅は、約０．４μ
ｍである。この様にディ−プチャネル領域６の不純物濃
度がピークとなる位置は、従来のものとは異なり、前記
低濃度領域４の最深部より深くなっている。しかし、こ
の参考例の場合、前記低濃度領域４とディ−プチャネル
領域６とは、一部で重なっているので、少なくとも図３
の曲線Ａに示す効果を維持するためには、このディ−プ
チャネル領域６のピ−ク不純物濃度を前記いずれの実施
例よりも低くする必要がある。つぎに、図１１を参照し
て、本発明の構造を備えたトランジスタが、耐圧２０
Ｖ、３０Ｖ、４０Ｖ、６０Ｖを維持するために必要な実
効チャネル長Ｌeff とその時のディ−プチャネル領域の
ピ−ク不純物濃度との関係を説明する。トランジスタの
ゲ−ト酸化膜の厚さは、耐圧に合わせて前述のように調
整する。
【００２５】そして、このトランジスタのディ−プチャ
ネル領域の最浅部位置は、低濃度領域の最深部とほぼ接
している状態にある。図は縦軸にディ−プチャネル領域
のピ−ク不純物濃度をとり、横軸にトランジスタのチャ
ネル長を示す特性図である。図に示されるように、実効
チャネル長Ｌeff を短くしながら図３に示すような耐圧
特性を維持させるためにはこのピ−ク不純物濃度を濃く
すればよい。例えば、耐圧４０Ｖ曲線においてディ−プ
チャネル領域のピ−ク不純物濃度を４×１０17ｃｍ-3程
度にすると、チャネル長Ｌeff を１．５μｍ程度にして
も図３に示すように特性を安定化させることができる。
チャネル長が長い場合は、ピ−ク不純物濃度は低くて良
い。また、１０15ｃｍ-3程度以下の前記ピ−ク不純物濃
度でも半導体基板の不純物濃度を低くすれば可能であ
る。
ネル領域の最浅部位置は、低濃度領域の最深部とほぼ接
している状態にある。図は縦軸にディ−プチャネル領域
のピ−ク不純物濃度をとり、横軸にトランジスタのチャ
ネル長を示す特性図である。図に示されるように、実効
チャネル長Ｌeff を短くしながら図３に示すような耐圧
特性を維持させるためにはこのピ−ク不純物濃度を濃く
すればよい。例えば、耐圧４０Ｖ曲線においてディ−プ
チャネル領域のピ−ク不純物濃度を４×１０17ｃｍ-3程
度にすると、チャネル長Ｌeff を１．５μｍ程度にして
も図３に示すように特性を安定化させることができる。
チャネル長が長い場合は、ピ−ク不純物濃度は低くて良
い。また、１０15ｃｍ-3程度以下の前記ピ−ク不純物濃
度でも半導体基板の不純物濃度を低くすれば可能であ
る。
【００２６】つぎに、図１２を参照して、本発明の構造
を備えたトランジスタが、耐圧４０Ｖを維持するために
必要なディ−プチャネル領域の不純物濃度がピークとな
る半導体基板表面からの深さ位置とその時の最適なピ−
ク不純物濃度との関係を説明する。トランジスタのゲ−
ト酸化膜の厚さは約１１５０オングストロ−ムとする。
図は、縦軸に、ディ−プチャネル領域のピ−ク不純物濃
度をとり、横軸に、半導体基板表面からの深さをとって
いる。図示のように、低濃度領域とディ−プチャネル領
域とのオ−バ−ラップによる影響を少なくするために
は、ディ−プチャネル領域を半導体基板の深い領域に配
置すれば良いが、そのディ−プチャネル領域の特性を十
分に生かすには、この領域が深く形成されるにしたがっ
てＬＤＤ構造による耐圧向上の効果を維持するためにピ
−ク不純物濃度を濃くする必要がある。なお、この図に
示す場合において、ディ−プチャネル領域のピ−ク不純
物濃度が約７×１０15ｃｍ-3より低い場合は、ディ−プ
チャネル領域のパンチスル−を防止する作用効果が十分
得られない。
を備えたトランジスタが、耐圧４０Ｖを維持するために
必要なディ−プチャネル領域の不純物濃度がピークとな
る半導体基板表面からの深さ位置とその時の最適なピ−
ク不純物濃度との関係を説明する。トランジスタのゲ−
ト酸化膜の厚さは約１１５０オングストロ−ムとする。
図は、縦軸に、ディ−プチャネル領域のピ−ク不純物濃
度をとり、横軸に、半導体基板表面からの深さをとって
いる。図示のように、低濃度領域とディ−プチャネル領
域とのオ−バ−ラップによる影響を少なくするために
は、ディ−プチャネル領域を半導体基板の深い領域に配
置すれば良いが、そのディ−プチャネル領域の特性を十
分に生かすには、この領域が深く形成されるにしたがっ
てＬＤＤ構造による耐圧向上の効果を維持するためにピ
−ク不純物濃度を濃くする必要がある。なお、この図に
示す場合において、ディ−プチャネル領域のピ−ク不純
物濃度が約７×１０15ｃｍ-3より低い場合は、ディ−プ
チャネル領域のパンチスル−を防止する作用効果が十分
得られない。
【００２７】つぎに、図１３を参照して参考例を説明す
る。図は、ＬＤＤ構造を備えたＩＧＦＥＴの断面図であ
る。半導体基板１０には、例えば、不純物濃度が約７×
１０14ｃｍ-3程度のＮ型シリコン半導体基板を用い、こ
こにウエル領域を形成しＣＭＯＳ構造にしている。この
基板の固有抵抗は、約２０Ωｃｍである。この半導体基
板１０には、例えば、ボロンのイオン注入によって、Ｐ
ウエル８が形成される。Ｐウエル８不純物濃度は、半導
体基板より１０倍程度濃くなっている。半導体基板１０
主面には、素子分離領域にフィ−ルド酸化膜７が形成さ
れており、半導体基板１０内およびＰウエル領域８に
は、例えば、熱酸化により形成された厚さが約１１５０
オングストロ−ムのゲ−ト絶縁膜２が設けられている。
この半導体基板１０にシャロ−チャネル領域５及びディ
−プチャネル領域６を形成する。これらの領域は、ＰＥ
Ｐにより不純物をイオン注入して形成する。Ｐウエル領
域のディ−プチャネル領域６には、ボロンをイオン注入
し、Ｎ型シリコン半導体基板１０のディ−プチャネル領
域６には、リンを注入する。このディ−プチャネル領域
６の両サイドには、ソ−ス／ドレイン領域の低濃度領域
４が形成される。
る。図は、ＬＤＤ構造を備えたＩＧＦＥＴの断面図であ
る。半導体基板１０には、例えば、不純物濃度が約７×
１０14ｃｍ-3程度のＮ型シリコン半導体基板を用い、こ
こにウエル領域を形成しＣＭＯＳ構造にしている。この
基板の固有抵抗は、約２０Ωｃｍである。この半導体基
板１０には、例えば、ボロンのイオン注入によって、Ｐ
ウエル８が形成される。Ｐウエル８不純物濃度は、半導
体基板より１０倍程度濃くなっている。半導体基板１０
主面には、素子分離領域にフィ−ルド酸化膜７が形成さ
れており、半導体基板１０内およびＰウエル領域８に
は、例えば、熱酸化により形成された厚さが約１１５０
オングストロ−ムのゲ−ト絶縁膜２が設けられている。
この半導体基板１０にシャロ−チャネル領域５及びディ
−プチャネル領域６を形成する。これらの領域は、ＰＥ
Ｐにより不純物をイオン注入して形成する。Ｐウエル領
域のディ−プチャネル領域６には、ボロンをイオン注入
し、Ｎ型シリコン半導体基板１０のディ−プチャネル領
域６には、リンを注入する。このディ−プチャネル領域
６の両サイドには、ソ−ス／ドレイン領域の低濃度領域
４が形成される。
【００２８】この領域を形成するには、ＰＥＰ技術によ
り、Ｐウエル領域８には、リンをイオン注入し、半導体
基板１０には、ボロンをイオン注入し、熱処理を行う。
Ｐウエル８には、Ｎ−低濃度領域４が形成され、半導体
基板１０にはＰ−低濃度領域４が形成される。前記ソ−
ス／ドレイン領域の高濃度領域３は、前記低濃度領域４
に囲まれるように形成される。この領域を形成するに
は、ＰＥＰ技術により、Ｐウエル領域８には、砒素（Ａ
ｓ）をイオン注入し、半導体基板１０にはボロンをイオ
ン注入し、熱処理を行う。Ｐウエル領域８には、Ｎ＋高
濃度領域３が形成され、半導体基板１０には、Ｐ＋高濃
度領域３が形成される。前述のように、Ａｓをイオン注
入する場合には、半導体基板表面を覆っている酸化膜を
予め所定領域だけ取除いておくとによりイオン注入が調
整良く実施できる。ゲ−ト絶縁膜２の上には、ゲ−ト電
極１が形成される。ポリシリコン膜を半導体基板１０の
表面上に堆積させ、ＰＥＰ技術を用いてＲＩＥ(Reactiv
e Ion Etching)によりエッチングを行って、ポリシリコ
ンゲ−ト電極１を形成する。このようにして、Ｐウエル
領域８には、ＮＭＯＳＦＥＴが形成され、半導体基板１
０には、ＰＭＯＳＦＥＴが形成される。どのＦＥＴもデ
ィ−プチャネル領域６は、低濃度領域４と接しており、
両領域は、重なっていない。
り、Ｐウエル領域８には、リンをイオン注入し、半導体
基板１０には、ボロンをイオン注入し、熱処理を行う。
Ｐウエル８には、Ｎ−低濃度領域４が形成され、半導体
基板１０にはＰ−低濃度領域４が形成される。前記ソ−
ス／ドレイン領域の高濃度領域３は、前記低濃度領域４
に囲まれるように形成される。この領域を形成するに
は、ＰＥＰ技術により、Ｐウエル領域８には、砒素（Ａ
ｓ）をイオン注入し、半導体基板１０にはボロンをイオ
ン注入し、熱処理を行う。Ｐウエル領域８には、Ｎ＋高
濃度領域３が形成され、半導体基板１０には、Ｐ＋高濃
度領域３が形成される。前述のように、Ａｓをイオン注
入する場合には、半導体基板表面を覆っている酸化膜を
予め所定領域だけ取除いておくとによりイオン注入が調
整良く実施できる。ゲ−ト絶縁膜２の上には、ゲ−ト電
極１が形成される。ポリシリコン膜を半導体基板１０の
表面上に堆積させ、ＰＥＰ技術を用いてＲＩＥ(Reactiv
e Ion Etching)によりエッチングを行って、ポリシリコ
ンゲ−ト電極１を形成する。このようにして、Ｐウエル
領域８には、ＮＭＯＳＦＥＴが形成され、半導体基板１
０には、ＰＭＯＳＦＥＴが形成される。どのＦＥＴもデ
ィ−プチャネル領域６は、低濃度領域４と接しており、
両領域は、重なっていない。
【００２９】本発明においては、ＣＭＯＳ構造の半導体
装置の場合には、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの
双方にディ−プチャネル領域の不純物濃度がピークとな
る半導体基板表面からの深さ位置が前記低濃度領域の最
深部より深く配置されているが、この様なディ−プチャ
ネル領域の配置を適用するのは、ＮＭＯＳＦＥＴ又はＰ
ＭＯＳＦＥＴのいずれか一方のみに限ることもできる
が、半導体装置を有効に微細化するなら、前記両方のＦ
ＥＴに適用するほうが有利である。
装置の場合には、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの
双方にディ−プチャネル領域の不純物濃度がピークとな
る半導体基板表面からの深さ位置が前記低濃度領域の最
深部より深く配置されているが、この様なディ−プチャ
ネル領域の配置を適用するのは、ＮＭＯＳＦＥＴ又はＰ
ＭＯＳＦＥＴのいずれか一方のみに限ることもできる
が、半導体装置を有効に微細化するなら、前記両方のＦ
ＥＴに適用するほうが有利である。
【００３０】以上の様に、従来は、実効チャネル長が約
３μｍより短い耐圧が２０Ｖを越えるＭＯＳトランジス
タを提供することは、非常に困難であったが、本発明に
よって、実効チャネル長が約１．５〜２．０μｍ程度で
ありながらパンチスル−が発生せず信頼性の高い耐圧が
２０Ｖを越えるＭＯＳトランジスタを提供することが可
能になる。半導体基板は、導電型に制限はなく、Ｎ型で
もＰ型でも良い。
３μｍより短い耐圧が２０Ｖを越えるＭＯＳトランジス
タを提供することは、非常に困難であったが、本発明に
よって、実効チャネル長が約１．５〜２．０μｍ程度で
ありながらパンチスル−が発生せず信頼性の高い耐圧が
２０Ｖを越えるＭＯＳトランジスタを提供することが可
能になる。半導体基板は、導電型に制限はなく、Ｎ型で
もＰ型でも良い。
【００３１】また、半導体基板表面にエピタキシャル成
長層を堆積させたものを半導体基板に用いても良い。ゲ
−ト電極として例示したものはポリシリコンゲ−トであ
るが、この他にもシリサイドゲ−トでも良く、ポリシリ
コンとシリサイドの複合層であるポリサイドゲ−トなど
通常使われているゲ−ト材料を適用できる。本発明のＭ
ＯＳトランジスタは、ＣＭＯＳ回路やＢｉＣＭＯＳ回路
などに用いられる。その用途としては、例えば、耐圧が
６０Ｖの液晶ドライバに用いると、半導体装置が十分高
集積化されるので小型化されて有利である。
長層を堆積させたものを半導体基板に用いても良い。ゲ
−ト電極として例示したものはポリシリコンゲ−トであ
るが、この他にもシリサイドゲ−トでも良く、ポリシリ
コンとシリサイドの複合層であるポリサイドゲ−トなど
通常使われているゲ−ト材料を適用できる。本発明のＭ
ＯＳトランジスタは、ＣＭＯＳ回路やＢｉＣＭＯＳ回路
などに用いられる。その用途としては、例えば、耐圧が
６０Ｖの液晶ドライバに用いると、半導体装置が十分高
集積化されるので小型化されて有利である。
【００３２】
【発明の効果】以上のように、高耐圧のＬＤＤ構造がデ
ィ−プチャネル領域に妨げられないので、ゲート端付近
のＬＤＤ構造の接合深さが深く形成され、その結果、Ｌ
ＤＤ構造の電界緩和効果が向上し、ドレイン領域の接合
耐圧が向上する。この電界緩和効果は、実効チャネル長
が小さくなっても十分維持されるので、半導体装置の高
集積化が進む。さらに、ソース領域にＬＤＤ構造を備え
ている場合においては、ＬＤＤ構造の接合深さが増すの
で、ソース抵抗が低減して電流駆動力が向上する。
ィ−プチャネル領域に妨げられないので、ゲート端付近
のＬＤＤ構造の接合深さが深く形成され、その結果、Ｌ
ＤＤ構造の電界緩和効果が向上し、ドレイン領域の接合
耐圧が向上する。この電界緩和効果は、実効チャネル長
が小さくなっても十分維持されるので、半導体装置の高
集積化が進む。さらに、ソース領域にＬＤＤ構造を備え
ている場合においては、ＬＤＤ構造の接合深さが増すの
で、ソース抵抗が低減して電流駆動力が向上する。
【図１】参考例の半導体装置の断面図。
【図２】図１のＡ−Ａ′部分の不純物濃度プロファイル
図。
図。
【図３】本発明の半導体装置の耐圧とチャネル長との関
係を示す特性図。
係を示す特性図。
【図４】参考例の半導体装置の製造工程断面図。
【図５】参考例の半導体装置の製造工程断面図。
【図６】参考例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の断面図。
【図８】図７のＢ−Ｂ′部分の不純物濃度プロファイル
図。
図。
【図９】参考例の半導体装置の断面図。
【図１０】図９のＣ−Ｃ′部分の不純物濃度プロファイ
ル図。
ル図。
【図１１】ディ−プチャネル領域のピ−ク不純物濃度と
実効チャネル長との関係を示す特性図。
実効チャネル長との関係を示す特性図。
【図１２】ディ−プチャネル領域のピ−ク不純物濃度と
基板深さとの関係を示す特性図。
基板深さとの関係を示す特性図。
【図１３】参考例の半導体装置の断面図。
【図１４】従来の半導体装置の断面図。
【図１５】図１４のＤ−Ｄ′部分の不純物濃度プロファ
イル図。
イル図。
１ ゲート電極 ２ ゲート酸化膜 ３ ソース／ドレイン領域の高不純物濃度領
域 ４ ソース／ドレイン領域の低不純物濃度領
域 ５ シャロウチャネル領域 ６ ディープチャネル領域 ７ フィ−ルド酸化膜 ８ ウエル領域 １０ Ｐ型シリコン半導体基板 ３１ ソ−ス領域 ３２ ドレイン領域の高不純物濃度領域 ４２ ドレイン領域の低不純物濃度領域
域 ４ ソース／ドレイン領域の低不純物濃度領
域 ５ シャロウチャネル領域 ６ ディープチャネル領域 ７ フィ−ルド酸化膜 ８ ウエル領域 １０ Ｐ型シリコン半導体基板 ３１ ソ−ス領域 ３２ ドレイン領域の高不純物濃度領域 ４２ ドレイン領域の低不純物濃度領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−123474（ＪＰ，Ａ) 特開 平４−28236（ＪＰ，Ａ) 特開 平１−280358（ＪＰ，Ａ) 特開 昭49−11282（ＪＰ，Ａ) 特開 平２−28939（ＪＰ，Ａ) 特開 平３−159270（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/76 H01L 29/772 H01L 29/78
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の表面領域に形成された高不純物濃度拡
散領域とこの高不純物拡散領域を囲む低不純物濃度拡散
領域とからなるドレイン領域と、 前記半導体基板の表面領域に形成された高不純物濃度拡
散領域とこの高不純物拡散領域を囲む低不純物濃度拡散
領域とからなるソ−ス領域と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域上に形成されたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜上に形成されたゲ−ト電極と、 前記半導体基板の前記ソ−ス領域と前記ドレイン領域と
の間の表面領域に形成されたシャロ−チャネル領域と、 前記半導体基板の前記ソース領域と前記ドレイン領域と
の間の領域に形成され、かつ、前記シャロ−チャネル領
域の下に形成されており、前記ソース領域及びドレイン
領域の高不純物濃度拡散領域下までは延在していないデ
ィ−プチャネル領域とを備え、 前記ディ−プチャネル領域の不純物濃度がピークとなる
前記半導体基板表面からの深さ位置は、前記ソ−ス領域
及びドレイン領域の前記低不純物拡散領域の最深部より
深く、前記ディ−プチャネル領域の前記半導体基板表面
からの深さが最も浅い部分は、前記ドレイン領域又は前
記ソ−ス領域及びドレイン領域の前記低不純物拡散領域
の最深部よりも深いことを特徴とする高耐圧のＬＤＤ構
造を有する半導体装置。 - 【請求項２】 前記高不純物濃度拡散領域の前記半導体
基板表面からの深さ方向の最深部は、前記低不純物濃度
拡散領域の前記半導体基板表面からの深さ方向の最深部
より深いことを特徴とする請求項１に記載の高耐圧のＬ
ＤＤ構造を有する半導体装置。 - 【請求項３】 ＣＭＯＳ構造の半導体装置を用いること
を特徴とする請求項１又は請求項２に記載の高耐圧のＬ
ＤＤ構造を有する半導体装置。 - 【請求項４】 前記ディ−プチャネル領域のピ−ク不純
物濃度は、７×１０15ｃｍ-3以上であり、前記ディ−プ
チャネル領域の前記半導体基板表面からの深さが最も浅
い部分は、前記半導体基板表面から０．４μｍより深い
位置にあることを特徴とする請求項１乃至請求項３のい
ずれかに記載の高耐圧のＬＤＤ構造を有する半導体装
置。 - 【請求項５】 ディ−プチャネル領域の不純物濃度がピ
ークとなる半導体基板表面からの深さ位置がそれぞれ異
なる複数の半導体装置を製造する方法において、前記半
導体基板のソ−ス／ドレイン領域間の表面領域にシャロ
−チャネル領域を形成する工程と、 前記半導体基板の前記ソ−ス／ドレイン領域間にあり、
かつ、前記シャロ−チャネル領域の下に存在するディ−
プチャネル領域を形成する工程と、 前記半導体基板の表面領域に、前記ソ−ス／ドレイン領
域を構成し、その最深部が前記ディ−プチャネル領域の
不純物濃度のピークとなる半導体基板表面からの深さ位
置より浅い位置に低不純物濃度拡散領域を形成する工程
と、 前記半導体基板の前記ソ−ス／ドレイン領域間の表面領
域上にゲ−ト絶縁膜を形成する工程と、 前記ゲ−ト絶縁膜上にゲ−ト電極を形成する工程と、 前記半導体基板の表面領域に前記ソ−ス／ドレイン領域
を構成する高不純物濃度拡散領域を形成する工程とを備
え、 前記ディ−プチャネル領域は、前記半導体基板の前記ソ
ース領域と前記ドレイン領域との間の領域に形成され、
かつ、前記シャロ−チャネル領域の下に形成されてお
り、前記ソース領域及びドレイン領域の高不純物濃度拡
散領域下までは延在していないことを特徴とする高耐圧
のＬＤＤ構造を有する半導体装置の製造方法。 - 【請求項６】 不純物濃度がピークとなる半導体基板表
面からの深さ位置が深いディ−プチャネル領域を有する
半導体装置の前記ディ−プチャネル領域のピーク不純物
濃度は、不純物濃度がピークとなる半導体基板表面から
の深さ位置が前記半導体装置より浅いディ−プチャネル
領域を有する半導体装置の前記ディ−プチャネル領域の
ピーク不純物濃度より高くなるように形成することを特
徴とする請求項５に記載の高耐圧のＬＤＤ構造を有する
半導体装置の製造方法。 - 【請求項７】 シャロ−チャネル領域の実効チャネル長
が短い半導体装置の ディ−プチャネル領域のピ−ク不純
物濃度は、前記半導体装置より長いシャロ−チャネル領
域の実効チャネル長を有する半導体装置のディ−プチャ
ネル領域のピーク不純物濃度より高くなるように形成す
ることを特徴とする請求項５に記載の高耐圧のＬＤＤ構
造を有する半導体装置の製造方法。 - 【請求項８】 前記シャロ−チャネル領域の実効チャネ
ル長を所定の長さにした半導体装置において、前記ディ
−プチャネル領域のピ−ク不純物濃度を高くすることに
よって耐圧を上げるように形成することを特徴とする請
求項５に記載の高耐圧のＬＤＤ構造を有する半導体装置
の製造方法。
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