JPH0428236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0428236A JPH0428236A JP13341990A JP13341990A JPH0428236A JP H0428236 A JPH0428236 A JP H0428236A JP 13341990 A JP13341990 A JP 13341990A JP 13341990 A JP13341990 A JP 13341990A JP H0428236 A JPH0428236 A JP H0428236A
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ 半導体大規模集積回路の分野に於ける電界
効果トランジスタを有する半導体装置の製造方法に関す
るものである。
効果トランジスタを有する半導体装置の製造方法に関す
るものである。
従来の技術
半導体集積回路の高集積化・高速化が進む中て大規模集
積回路に用いられる電界効果トランジスタもスケーリン
グによる微細化・高速化が図られている。それに伴し入
電界効果トランジスタの動作時にドレイン近傍での電
界集中によって発生ずるホットキャリアの注入によるゲ
ート絶縁膜内の固定電荷や界面準位の形成が原因となる
素子特性の劣化が顕著になっており、スケーリングの大
きな障害になっている。今日で（よ ドレイン近傍の電
界を緩和しホットキャリア耐性を向上させるＬＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭ
Ｏ３電界効果トランジスタが広く普及している。以下、
第３図および第４図を用いて従来の技術によるＬＤＤ構
造を有するＭＯ８電界効果トランジスタの製造方法につ
いて説明する。
積回路に用いられる電界効果トランジスタもスケーリン
グによる微細化・高速化が図られている。それに伴し入
電界効果トランジスタの動作時にドレイン近傍での電
界集中によって発生ずるホットキャリアの注入によるゲ
ート絶縁膜内の固定電荷や界面準位の形成が原因となる
素子特性の劣化が顕著になっており、スケーリングの大
きな障害になっている。今日で（よ ドレイン近傍の電
界を緩和しホットキャリア耐性を向上させるＬＤ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭ
Ｏ３電界効果トランジスタが広く普及している。以下、
第３図および第４図を用いて従来の技術によるＬＤＤ構
造を有するＭＯ８電界効果トランジスタの製造方法につ
いて説明する。
第３図（よ 素子分離領域４を有するｐ型半導体基板１
」−にゲート酸化膜１２およびゲート電極１３ｂを形成
した徴 イオン注入によってｎ−型半導体層１１を形成
し 更に全面にシリコン酸化膜を所定の膜厚だけ堆積し
た後、異方性エツチングにより前記シリコン酸化膜を除
去してゲート電極１３ｂの側壁にサイドウオール２１を
残置さ＋ｉ（続いてイオン注入を用いてｎ＋型ソース・
ドレイン層６をゲート電極１３ｂに対して自己整合的に
形成することを特徴とするＬ Ｄ ｌ）構造のｎチャネ
ルＭ○Ｓ電界効果Ｉ・ランジスタを示す。このＬＤＤ構
造のＭＯ８電界効果トランジスタでは ホットエレクト
ロンがサイドウオール２１に注入されると丁１−型半導
体層１１との界面付近に負の電荷が蓄積されるためη−
型型半体体層１１キャリア濃度が減少することにより「
型半導体層１１の抵抗成分が増大する結果、電界効果ト
ランジスタの電流駆動力が低下するといった１、、 Ｄ
Ｄ構造特有のホットキャリア劣化が生し サブミクロ
ンの実効チャネル長をもつＭＯ８電界効果トランジスタ
に於いては重要な問題となっている。
」−にゲート酸化膜１２およびゲート電極１３ｂを形成
した徴 イオン注入によってｎ−型半導体層１１を形成
し 更に全面にシリコン酸化膜を所定の膜厚だけ堆積し
た後、異方性エツチングにより前記シリコン酸化膜を除
去してゲート電極１３ｂの側壁にサイドウオール２１を
残置さ＋ｉ（続いてイオン注入を用いてｎ＋型ソース・
ドレイン層６をゲート電極１３ｂに対して自己整合的に
形成することを特徴とするＬ Ｄ ｌ）構造のｎチャネ
ルＭ○Ｓ電界効果Ｉ・ランジスタを示す。このＬＤＤ構
造のＭＯ８電界効果トランジスタでは ホットエレクト
ロンがサイドウオール２１に注入されると丁１−型半導
体層１１との界面付近に負の電荷が蓄積されるためη−
型型半体体層１１キャリア濃度が減少することにより「
型半導体層１１の抵抗成分が増大する結果、電界効果ト
ランジスタの電流駆動力が低下するといった１、、 Ｄ
Ｄ構造特有のホットキャリア劣化が生し サブミクロ
ンの実効チャネル長をもつＭＯ８電界効果トランジスタ
に於いては重要な問題となっている。
次いで、第３図のようなＬＤＤ構造に特有なポットキャ
リア劣化を抑制するために提案された■、ＡＴ Ｉ Ｄ
（ＬＡｒｇｅ−Ｔｉ、１ｔ−ａｎｇｌｅ−Ｉｍｐｌａ
ｎｔｅｄ−Ｄｒａｉｎ）［堀、１９８９年インターナシ
ョナル エレクトロンデバイス ミーティング テクニ
カルダイジェスト オブ ペーパーズ ７７７頁−７８
０頁（ＨＯＲＩ。
リア劣化を抑制するために提案された■、ＡＴ Ｉ Ｄ
（ＬＡｒｇｅ−Ｔｉ、１ｔ−ａｎｇｌｅ−Ｉｍｐｌａ
ｎｔｅｄ−Ｄｒａｉｎ）［堀、１９８９年インターナシ
ョナル エレクトロンデバイス ミーティング テクニ
カルダイジェスト オブ ペーパーズ ７７７頁−７８
０頁（ＨＯＲＩ。
Ｉｎｔｅｒｎａｔｊ、ｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉ、ｇｅｓｔ ｏｆ Ｐａｒｅｓ ｐｐ、７７
７−７８０．１９８９） ］と呼ばれるＬ Ｄ Ｄ構造
を有するｎヂャネルＭＯ３電界効果トランジスタの製造
方法を第４図に示ｔ 第４図は 高角度のイオン注入を
用いることによってｎ”型半導体層１１をゲート電極１
３ｂとオーバーラツプするように形成しているのが特徴
である。
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉ、ｇｅｓｔ ｏｆ Ｐａｒｅｓ ｐｐ、７７
７−７８０．１９８９） ］と呼ばれるＬ Ｄ Ｄ構造
を有するｎヂャネルＭＯ３電界効果トランジスタの製造
方法を第４図に示ｔ 第４図は 高角度のイオン注入を
用いることによってｎ”型半導体層１１をゲート電極１
３ｂとオーバーラツプするように形成しているのが特徴
である。
このようなオーバーラツプ構造で顛ｎ−型半導体層１１
上のゲート酸化膜１２にホット工１ツクトロンが注入さ
れてもゲート電極１３ｂの電界効果によりｎ−型半導体
層１１のキャリア濃度の減少は抑制されるので電流駆動
力の劣化は抑えられる。
上のゲート酸化膜１２にホット工１ツクトロンが注入さ
れてもゲート電極１３ｂの電界効果によりｎ−型半導体
層１１のキャリア濃度の減少は抑制されるので電流駆動
力の劣化は抑えられる。
発明が解決しようとする課題
しかしながら、半導体集積回路の高集積化・高速化の急
速な進展に伴い半導体素子のより一層の微細化・高速化
が要求される中で、従来の技術によるＬＤＤ構造を有す
る電界効果トランジスタではゲート電極を形成した後に
イオン注入によりソース・ドレイン層を形成するため、
フォトリソグラフィー技術およびエツチング技術に於け
るゲート電極の加工精度の限界によって、第４図のよう
な製造方法を用いたとしても実効チャネル長の縮小と寸
法制御が困難になっている。
速な進展に伴い半導体素子のより一層の微細化・高速化
が要求される中で、従来の技術によるＬＤＤ構造を有す
る電界効果トランジスタではゲート電極を形成した後に
イオン注入によりソース・ドレイン層を形成するため、
フォトリソグラフィー技術およびエツチング技術に於け
るゲート電極の加工精度の限界によって、第４図のよう
な製造方法を用いたとしても実効チャネル長の縮小と寸
法制御が困難になっている。
又 第３図のようなＬ Ｉ） Ｄ構造ではサイドウオー
ルへのホットエレクトロンの注入が電流駆動力の劣化を
招き、第４図の場合にｉ；ＬＬＤＤ形成の際にゲート電
極が障壁になるため比較的高いエネルギーでイオン注入
する必要かあるので、ｎ−型半導体層１１の接合深さを
浅く制御することが困難なためにパンチスルー耐圧の低
下を招いたり、再結合リーク電流を増加させる原因とな
る結晶欠陥を十分に回復できないといった問題を生じる
。
ルへのホットエレクトロンの注入が電流駆動力の劣化を
招き、第４図の場合にｉ；ＬＬＤＤ形成の際にゲート電
極が障壁になるため比較的高いエネルギーでイオン注入
する必要かあるので、ｎ−型半導体層１１の接合深さを
浅く制御することが困難なためにパンチスルー耐圧の低
下を招いたり、再結合リーク電流を増加させる原因とな
る結晶欠陥を十分に回復できないといった問題を生じる
。
上述の通り、従来の技術による電界効果トランジスタの
製造方法に於いて（よ 素子の微細化・高速化の限界お
よびホットキャリアによる素子特性劣化あるいはパンデ
スルー耐圧の低下あるいは結晶欠陥による再結合リーク
電流の増加といった課題をかかえている。
製造方法に於いて（よ 素子の微細化・高速化の限界お
よびホットキャリアによる素子特性劣化あるいはパンデ
スルー耐圧の低下あるいは結晶欠陥による再結合リーク
電流の増加といった課題をかかえている。
本発明はかかる点に鑑へ フォトリソグラフィー技術お
よびエツチング技術に於けるゲート電極の加工精度に制
限されることなく実効チャネル長を制御性よく縮小させ
ることにより電界効果トランジスタの微細化・高速化を
実現するとともに優れたホットギヤリア耐性を有し且つ
パンデスルー耐圧の低下あるいは結晶欠陥による再結合
リーク電流の増加を招かない電界効果トランジスタを実
現する半導体装置の製造方法を提供することを目的とす
る。
よびエツチング技術に於けるゲート電極の加工精度に制
限されることなく実効チャネル長を制御性よく縮小させ
ることにより電界効果トランジスタの微細化・高速化を
実現するとともに優れたホットギヤリア耐性を有し且つ
パンデスルー耐圧の低下あるいは結晶欠陥による再結合
リーク電流の増加を招かない電界効果トランジスタを実
現する半導体装置の製造方法を提供することを目的とす
る。
課題を解決するための手段
本発明（ｉ、上述の課題を解決するた嵌 半導体基板の
素子形成領域表面上に所定の膜厚を有する被膜を形成す
る工程と、前記被膜の一部を除去することによってゲー
ト電極形成部の少なくとも一部を含む領域に於いて前記
素子形成領域表面を露出させる工程と、チャネル幅方向
に対して垂直で且つ前記半導体基板に対して所定の傾斜
角をもって前記被膜をマスクとしてイオン注入を行うこ
とによって、前記素子形成領域表面上のソース・ドレイ
ンとなる低濃度の半導体層を所定の部位に形成する工程
と、前記素子形成領域表面にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に前記ゲート電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法で
ある。
素子形成領域表面上に所定の膜厚を有する被膜を形成す
る工程と、前記被膜の一部を除去することによってゲー
ト電極形成部の少なくとも一部を含む領域に於いて前記
素子形成領域表面を露出させる工程と、チャネル幅方向
に対して垂直で且つ前記半導体基板に対して所定の傾斜
角をもって前記被膜をマスクとしてイオン注入を行うこ
とによって、前記素子形成領域表面上のソース・ドレイ
ンとなる低濃度の半導体層を所定の部位に形成する工程
と、前記素子形成領域表面にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に前記ゲート電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法で
ある。
作用
本発明は上述の製造方法を用いることにより、電界効果
トランジスタのソース・ドレイン層を形成する隘 ゲー
ト電極形成部に於いて半導体基板が露出するように形成
された所定の膜厚の被膜上から、チャネル幅方向に対し
て垂直で且つ半導体基板に対して所定の傾斜角をもって
不純物をイオン注入することにより、半導体基板上の前
記被膜がイオン注入の障壁となってゲート電極形成部の
特定の領域に不純物がイオン注入されないように制御さ
れ ソース・ドレイン層がゲート電極形成部内の特定の
領域に精度よく形成されるので、電界効果トランジスタ
の実効チャネル長をフォトリソグラフィー技術およびエ
ツチング技術に於けるゲート電極の加工精度限界以下に
縮小させること可能にするとともに実効チャネル長の寸
法制御精度を向上させて素子の微細化・高速化を実現す
ることができる。
トランジスタのソース・ドレイン層を形成する隘 ゲー
ト電極形成部に於いて半導体基板が露出するように形成
された所定の膜厚の被膜上から、チャネル幅方向に対し
て垂直で且つ半導体基板に対して所定の傾斜角をもって
不純物をイオン注入することにより、半導体基板上の前
記被膜がイオン注入の障壁となってゲート電極形成部の
特定の領域に不純物がイオン注入されないように制御さ
れ ソース・ドレイン層がゲート電極形成部内の特定の
領域に精度よく形成されるので、電界効果トランジスタ
の実効チャネル長をフォトリソグラフィー技術およびエ
ツチング技術に於けるゲート電極の加工精度限界以下に
縮小させること可能にするとともに実効チャネル長の寸
法制御精度を向上させて素子の微細化・高速化を実現す
ることができる。
更に本発明は上述の製造方法を用いることにより、ゲー
ト電極形成部内に不純物をイオン注入して形成したＬＤ
Ｄ構造の低濃度ドレイン層とゲート電極とをオーバーラ
ツプさせることができるた嵌 低濃度ドレイン層に対す
るゲート電極の電界効果により低濃度ドレイン層のキャ
リア濃度の減少は抑制されるので電流駆動力の劣化は抑
えられ素子の微細化に伴い厳しくなるホットキャリア耐
性の著しい向上を実現することができる。
ト電極形成部内に不純物をイオン注入して形成したＬＤ
Ｄ構造の低濃度ドレイン層とゲート電極とをオーバーラ
ツプさせることができるた嵌 低濃度ドレイン層に対す
るゲート電極の電界効果により低濃度ドレイン層のキャ
リア濃度の減少は抑制されるので電流駆動力の劣化は抑
えられ素子の微細化に伴い厳しくなるホットキャリア耐
性の著しい向上を実現することができる。
更に本発明は上述の製造方法を用いることにより、ゲー
ト電極を形成する前に低濃度ソース・ドレイン層を低エ
ネルギーのイオン注入により形成できるので、ソース・
ドレイン層の接合深さを浅く制御することで実効チャネ
ル長の減少に伴うパンチスルー耐圧の低下を抑制すると
ともに イオン注入による結晶欠陥の発生を抑え再結合
リーク電流の増加を回避することができる。
ト電極を形成する前に低濃度ソース・ドレイン層を低エ
ネルギーのイオン注入により形成できるので、ソース・
ドレイン層の接合深さを浅く制御することで実効チャネ
ル長の減少に伴うパンチスルー耐圧の低下を抑制すると
ともに イオン注入による結晶欠陥の発生を抑え再結合
リーク電流の増加を回避することができる。
実施例
本発明の実施例を図面を参照しながら説明する。
（実施例１）
第１図は本発明の実施例１における半導体装置の製造方
法の工程断面図である。以下、実施例１を第１図を参照
しながら説明する。蝋 第１図はｎチャネル電界効果ト
ランジスタについての実施例である力ｔｐチャネル電界
効果トランジスタについても同様な議論が成立する。
法の工程断面図である。以下、実施例１を第１図を参照
しながら説明する。蝋 第１図はｎチャネル電界効果ト
ランジスタについての実施例である力ｔｐチャネル電界
効果トランジスタについても同様な議論が成立する。
まずミ ｐ型半導体基板１表面を酸化して下地シリコン
酸化膜２を形成し 更にＬＯＧＯ８分離用シリコン窒化
膜３を低圧ＣＶＤ法により堆積し素子分離領域上のＬＯ
ＣＯ３分離用シリコン窒化膜３を選択的に除去した後、
この表面を酸化することによって所望の膜厚（例えば
６００ｎｍ）の素子分離領域４を形成する（同図（ａ）
）。
酸化膜２を形成し 更にＬＯＧＯ８分離用シリコン窒化
膜３を低圧ＣＶＤ法により堆積し素子分離領域上のＬＯ
ＣＯ３分離用シリコン窒化膜３を選択的に除去した後、
この表面を酸化することによって所望の膜厚（例えば
６００ｎｍ）の素子分離領域４を形成する（同図（ａ）
）。
次凶 レジスト５を塗布しマスクを用いてパタニングし
てから、エツチングによってＬＯＣＯ８分離用シリコン
窒化膜３をソース・ドレイン領域のみ選択的に除去した
後、砒素イオン（Ａｓ” ）をイオン注入することによ
ってｎ゛型ソース・ドレイン層６を形成する（同図（ｂ
））。
てから、エツチングによってＬＯＣＯ８分離用シリコン
窒化膜３をソース・ドレイン領域のみ選択的に除去した
後、砒素イオン（Ａｓ” ）をイオン注入することによ
ってｎ゛型ソース・ドレイン層６を形成する（同図（ｂ
））。
次番へ レジスト５およびＬ ＯＣＯＳ分離用シリコ
ン窒化膜３を除去した後、シリコン酸化膜７を所望の膜
厚（例えば５００ｎｍ）だけ全面に堆積し 更にフォト
リソグラフィー技術と異方性エツチングを用いてシリコ
ン酸化膜７をゲート電極形成部８の所望の領域（例えば
チャネルの長さ方向の開口幅Ｌ ＝８００ｎａ チャ
ネルの幅方向には全チャネルを含む領域）だけ選択的に
除去して、ｐ型半導体基板１を露出させる（同図（Ｃ）
）。
ン窒化膜３を除去した後、シリコン酸化膜７を所望の膜
厚（例えば５００ｎｍ）だけ全面に堆積し 更にフォト
リソグラフィー技術と異方性エツチングを用いてシリコ
ン酸化膜７をゲート電極形成部８の所望の領域（例えば
チャネルの長さ方向の開口幅Ｌ ＝８００ｎａ チャ
ネルの幅方向には全チャネルを含む領域）だけ選択的に
除去して、ｐ型半導体基板１を露出させる（同図（Ｃ）
）。
次に同図（ｄ）に示すように、 ｐ型半導体基板１表
面を薄く保護酸化し まずボロンイオン（Ｂ゛）をチャ
ネルの長さ方向に対して垂直にイオン注入し適当な熱処
理を施すことによってパンチスルー抑制のためのｐ＋型
埋め込み層９を形成する。つづいて電界効果トランジス
タのしきい値電圧を制御するためにボロンイオン（Ｂ゛
）をイオン注入し適当な熱処理を施すことによってチャ
ネル部１０を形成する。更に砒素イオン（Ａｓ” ）を
ヂャネル幅方向に対して垂直で且つｐ型半導体基板１表
面に対して所望の入射角（例えば４５度）をもってソー
ス・ドレイン双方向からイオン注入することによってｎ
−型半導体層１１を形成すると、シリコン酸化膜７が障
壁となって砒素イオン（Ａｓ”）か注入されない領域が
できる。ここて シリコン酸化膜７の膜厚をＺ （ｎｍ
）、チャネルの長さ方向の開口幅をＬ（ｎｍ）、注入さ
れる砒素イオン（Ａｓ” ）の入射角をθ（ラシ゛アン
）とすると、ゲート電極形成部８の開口端からＬ−Ｚ
ｔａｎθ（ｎｍ）の幅だけ砒素イオン（Ａｓ”″）が注
入される。従って実効チャネル長は Ｌｅ Ｉ ＋−２２ｔａ、ｎθ −１−−２ｙｊ（ｎｍ
）となる。
面を薄く保護酸化し まずボロンイオン（Ｂ゛）をチャ
ネルの長さ方向に対して垂直にイオン注入し適当な熱処
理を施すことによってパンチスルー抑制のためのｐ＋型
埋め込み層９を形成する。つづいて電界効果トランジス
タのしきい値電圧を制御するためにボロンイオン（Ｂ゛
）をイオン注入し適当な熱処理を施すことによってチャ
ネル部１０を形成する。更に砒素イオン（Ａｓ” ）を
ヂャネル幅方向に対して垂直で且つｐ型半導体基板１表
面に対して所望の入射角（例えば４５度）をもってソー
ス・ドレイン双方向からイオン注入することによってｎ
−型半導体層１１を形成すると、シリコン酸化膜７が障
壁となって砒素イオン（Ａｓ”）か注入されない領域が
できる。ここて シリコン酸化膜７の膜厚をＺ （ｎｍ
）、チャネルの長さ方向の開口幅をＬ（ｎｍ）、注入さ
れる砒素イオン（Ａｓ” ）の入射角をθ（ラシ゛アン
）とすると、ゲート電極形成部８の開口端からＬ−Ｚ
ｔａｎθ（ｎｍ）の幅だけ砒素イオン（Ａｓ”″）が注
入される。従って実効チャネル長は Ｌｅ Ｉ ＋−２２ｔａ、ｎθ −１−−２ｙｊ（ｎｍ
）となる。
尚、ｙ」（ｎｍ）はｎ−型半導体層１１の横方向拡散長
である。本実施例によれは Ｌ ｏｘ ＝ ２ｘ ５００ｘ ｔａｎ４５°−８００
−２ｙ＋ ＝＝ ２００−２ｙ」（ｎｍ）となり、熱処
理によって砒素（Ａｓ）の横方向拡散を制御することに
よって０．２μｍ以下の実効チャネル長を実現すること
ができる。
である。本実施例によれは Ｌ ｏｘ ＝ ２ｘ ５００ｘ ｔａｎ４５°−８００
−２ｙ＋ ＝＝ ２００−２ｙ」（ｎｍ）となり、熱処
理によって砒素（Ａｓ）の横方向拡散を制御することに
よって０．２μｍ以下の実効チャネル長を実現すること
ができる。
次に 保護酸化膜を除去してゲート酸化膜１２を所望の
膜厚だけ形成した後、多結晶シリコン膜を減圧ＣＶＤ法
によって堆積しリン（Ｐ）を拡散してｎ＋型多結晶シリ
コン膜１３ａを形成する。このとき多結晶シリコン膜の
堆積膜厚はその表面が平坦になるようにシリコン酸化膜
７の開口幅よりも厚く （例えば１０１０００ｎするく
同図（ｅ）〉。
膜厚だけ形成した後、多結晶シリコン膜を減圧ＣＶＤ法
によって堆積しリン（Ｐ）を拡散してｎ＋型多結晶シリ
コン膜１３ａを形成する。このとき多結晶シリコン膜の
堆積膜厚はその表面が平坦になるようにシリコン酸化膜
７の開口幅よりも厚く （例えば１０１０００ｎするく
同図（ｅ）〉。
次ＩＱ ｎ”型多結晶シリコン膜１．３ ａをエッチ
バックしてシリコン酸化膜７の開口部にのみ所望の膜厚
（例えば３００ｎｍ）だけ残置させてゲート電極１３ｂ
を形成した後、シリコン窒化膜１４を減圧ＣＶＤ法によ
って所望の膜厚（例えば４０ｎｍ）だけ堆積し 更にＢ
ＰＳＧ膜１５を常圧ＣＶＤ法によって所望の膜厚（例え
ば３００ｎｍ）だけ堆積した後、熱処理（例えば９００
℃３０分）を施してＢＰＳＧ膜１５を平坦化する（同図
（ｆ））。
バックしてシリコン酸化膜７の開口部にのみ所望の膜厚
（例えば３００ｎｍ）だけ残置させてゲート電極１３ｂ
を形成した後、シリコン窒化膜１４を減圧ＣＶＤ法によ
って所望の膜厚（例えば４０ｎｍ）だけ堆積し 更にＢ
ＰＳＧ膜１５を常圧ＣＶＤ法によって所望の膜厚（例え
ば３００ｎｍ）だけ堆積した後、熱処理（例えば９００
℃３０分）を施してＢＰＳＧ膜１５を平坦化する（同図
（ｆ））。
次に ソース・ドレインのコンタクト孔を開口し 配線
金属（例えはアルミ（Ａｌ） ・シリコン（Ｓｊ）
・銅（Ｃｕ）の合金）を埋め込んでソース・ドレイン
電極１６を形成する（同図（ｇ））。
金属（例えはアルミ（Ａｌ） ・シリコン（Ｓｊ）
・銅（Ｃｕ）の合金）を埋め込んでソース・ドレイン
電極１６を形成する（同図（ｇ））。
同図（ｇ）に示すように ｎチャネルＭＯ３電界効果ｌ
・ランジスタの実効チャネル長をゲート電極１３ｂの加
工精度限界以下に縮小させることができるのて 従来の
フォトリソグラフィー技術およびエッヂング技術を用い
て実効チャネル長が０゜２μｍ以下といった電流駆動力
の大きい微細な電界効果トランジスタの作成を可能にす
る。又 ｎ−型半導体層１１がゲート電極１３ｂとオー
バーラツプしているためホットエレクトロン注入により
ｎ”型半導体層１１とゲート酸化膜１２との界面に負の
電荷が蓄積された場合にもゲー）・電極１３ｂによる電
界効果のためｎ−型半導体層１１におけるキャリア濃度
の減少は緩和されるので電流駆動力の劣化は抑制される
。
・ランジスタの実効チャネル長をゲート電極１３ｂの加
工精度限界以下に縮小させることができるのて 従来の
フォトリソグラフィー技術およびエッヂング技術を用い
て実効チャネル長が０゜２μｍ以下といった電流駆動力
の大きい微細な電界効果トランジスタの作成を可能にす
る。又 ｎ−型半導体層１１がゲート電極１３ｂとオー
バーラツプしているためホットエレクトロン注入により
ｎ”型半導体層１１とゲート酸化膜１２との界面に負の
電荷が蓄積された場合にもゲー）・電極１３ｂによる電
界効果のためｎ−型半導体層１１におけるキャリア濃度
の減少は緩和されるので電流駆動力の劣化は抑制される
。
又、同図（ＣＩ）に示すよう置 ゲート電極形成前にｎ
−型半導体層１１を形成すると、ｎ−型半導体層１１を
ゲート電極にオーバーラツプさせる場合にも低いエネル
ギーでイオン注入することができるので、ｎ″′型半型
体導体層１１合深さが浅くなり且つ結晶欠陥が少なくあ
るいは回復し易くなり、素子−の微細化に伴い顕著にな
るパンチスルー耐圧の低下と再結合リーク電流の増加を
抑制できる。
−型半導体層１１を形成すると、ｎ−型半導体層１１を
ゲート電極にオーバーラツプさせる場合にも低いエネル
ギーでイオン注入することができるので、ｎ″′型半型
体導体層１１合深さが浅くなり且つ結晶欠陥が少なくあ
るいは回復し易くなり、素子−の微細化に伴い顕著にな
るパンチスルー耐圧の低下と再結合リーク電流の増加を
抑制できる。
向 同図（ｄ）に示すように ゲート電極形成部８のみ
を開口してボロンイオン（Ｂ゛）を注入してパンデスル
ー抑制のためのｐ゛型埋込み層９を形成すると、素子形
成領域全面にｐ゛型埋込み層を形成する場合に比してソ
ースおよびドレインの接合耐圧を低下させないでパンチ
スルー耐圧を向−トするようにｐ゛型埋込み層９の不純
物分布を制御することができる。
を開口してボロンイオン（Ｂ゛）を注入してパンデスル
ー抑制のためのｐ゛型埋込み層９を形成すると、素子形
成領域全面にｐ゛型埋込み層を形成する場合に比してソ
ースおよびドレインの接合耐圧を低下させないでパンチ
スルー耐圧を向−トするようにｐ゛型埋込み層９の不純
物分布を制御することができる。
（実施例２）
第２図は本発明の実施例２における半導体装置の製造方
法の工程断面図である。以且 実施例２を第２図を参照
しながら説明する。眞 第２図はｎチャネル電界効果ト
ランジスタについての実施例である力ｔｐヂャネル電界
効果トランジスタについても同様な議論が成立する。
法の工程断面図である。以且 実施例２を第２図を参照
しながら説明する。眞 第２図はｎチャネル電界効果ト
ランジスタについての実施例である力ｔｐヂャネル電界
効果トランジスタについても同様な議論が成立する。
まずミ ｐ型半導体基板１上にＬＯＣＯ８法を用いて素
子分離領域４を形成した後、ボロンイオン（Ｂ゛）をイ
オン注入し適当な熱処理を施すことによってパンチスル
ー抑制のためのｐ゛型埋込み層９を形成する。つづいて
ｐ型半導体基板１上全面に多結晶シリコン膜１７を減圧
ＣＶＤ法により所望の膜厚（例えば２５０ｎｍ）だけ堆
積した後、更に全面にシリコン酸化膜７およびシリコン
窒化膜１８を減圧ＣＶＤ法を用いてそれぞれ所望の膜厚
（例えばシリコン酸化膜２５０ｎａ シリコン窒化膜
１０１００ｎだけ堆積する（同図（ａ））。
子分離領域４を形成した後、ボロンイオン（Ｂ゛）をイ
オン注入し適当な熱処理を施すことによってパンチスル
ー抑制のためのｐ゛型埋込み層９を形成する。つづいて
ｐ型半導体基板１上全面に多結晶シリコン膜１７を減圧
ＣＶＤ法により所望の膜厚（例えば２５０ｎｍ）だけ堆
積した後、更に全面にシリコン酸化膜７およびシリコン
窒化膜１８を減圧ＣＶＤ法を用いてそれぞれ所望の膜厚
（例えばシリコン酸化膜２５０ｎａ シリコン窒化膜
１０１００ｎだけ堆積する（同図（ａ））。
次に フォトリソグラフィー技術と異方性エツチングを
用いて多結晶シリコン膜１７・シリコン酸化膜７・シリ
コン窒化膜１８の積層膜をソース・ドレイン領域のみ残
して除去し ゲート電極形成部８の所望の領域（例えば
チャネルの長さ方向の開口幅Ｌ ＝８００ｎｍ、 チ
ャネルの幅方向には全チャネルを含む領域）のへ ｐ型
半導体基板１を露出させる。つづいてｐ型半導体基板１
表面を薄く保護酸化し 砒素イオン（Ａｓ”）をチャネ
ル幅方向に対して垂直で且つｐ型半導体基板１表面に対
して所望の入射角（例えば４５度）をもってソース・ド
レイン双方向からイオン注入することによってｎ″″型
半型体導体層１９成すると、多結晶シリコン膜１７・シ
リコン酸化膜７・シリコン窒化膜１８からなる積層膜（
合計膜厚６００ｎｍ）が障壁となって砒素イオン（Ａｓ
” ）が注入されない領域ができる（同図（ｂ））。こ
こでｎ＋型型厚導体層１９必須ではない力交 後述する
ｎ−型半導体層１１とｎ゛型ソース・ドレイン層６とを
接続する役目をする。
用いて多結晶シリコン膜１７・シリコン酸化膜７・シリ
コン窒化膜１８の積層膜をソース・ドレイン領域のみ残
して除去し ゲート電極形成部８の所望の領域（例えば
チャネルの長さ方向の開口幅Ｌ ＝８００ｎｍ、 チ
ャネルの幅方向には全チャネルを含む領域）のへ ｐ型
半導体基板１を露出させる。つづいてｐ型半導体基板１
表面を薄く保護酸化し 砒素イオン（Ａｓ”）をチャネ
ル幅方向に対して垂直で且つｐ型半導体基板１表面に対
して所望の入射角（例えば４５度）をもってソース・ド
レイン双方向からイオン注入することによってｎ″″型
半型体導体層１９成すると、多結晶シリコン膜１７・シ
リコン酸化膜７・シリコン窒化膜１８からなる積層膜（
合計膜厚６００ｎｍ）が障壁となって砒素イオン（Ａｓ
” ）が注入されない領域ができる（同図（ｂ））。こ
こでｎ＋型型厚導体層１９必須ではない力交 後述する
ｎ−型半導体層１１とｎ゛型ソース・ドレイン層６とを
接続する役目をする。
次く シリコン窒化膜１８を選択的に除去した後、同図
（ｂ）と同様に砒素イオン（Ａｓ”）をチャネル幅方向
に対して垂直で且つｐ型半導体基板１表面に対して所望
の入射角（例えば４５度）をもってソース・ドレイン双
方向からイオン注入することによってｎ−型半導体層１
１を形成すると、多結晶シリコン膜１７・シリコン酸化
膜７からなる積層膜（合計膜厚５００ｎｍ）が障壁とな
って砒素イオン（Ａｓ”）が注入されない領域ができる
。ここで、多結晶シリコン膜１７・シリコン酸化膜７の
積層膜厚をＺ （ｎｍ）、チャネルの長さ方向の開口幅
をＬ （ｎｍ）、注入される砒素イオン（ＡＳ＋）の入
射角をθ（ラシゝアン）とすると、実施例１と同様に実
効チャネル長（よＬｈｔｔ＝ ２２ ｔａｎθ−Ｌ−２
ｙ」（ｎｍ）となる。 Ｋ ｙ」（ｎｍ）はｎ−型半
導体層１１の横方向拡散長である。
（ｂ）と同様に砒素イオン（Ａｓ”）をチャネル幅方向
に対して垂直で且つｐ型半導体基板１表面に対して所望
の入射角（例えば４５度）をもってソース・ドレイン双
方向からイオン注入することによってｎ−型半導体層１
１を形成すると、多結晶シリコン膜１７・シリコン酸化
膜７からなる積層膜（合計膜厚５００ｎｍ）が障壁とな
って砒素イオン（Ａｓ”）が注入されない領域ができる
。ここで、多結晶シリコン膜１７・シリコン酸化膜７の
積層膜厚をＺ （ｎｍ）、チャネルの長さ方向の開口幅
をＬ （ｎｍ）、注入される砒素イオン（ＡＳ＋）の入
射角をθ（ラシゝアン）とすると、実施例１と同様に実
効チャネル長（よＬｈｔｔ＝ ２２ ｔａｎθ−Ｌ−２
ｙ」（ｎｍ）となる。 Ｋ ｙ」（ｎｍ）はｎ−型半
導体層１１の横方向拡散長である。
本実施例に於いて耘
ｌｅｒ＋＝２ｘ５００ｘｔａｎ４５°−８００−２ｙ＋
＝ ２００−２ｙ＋ （ｎｍ）となり、熱処理によっ
て砒素（Ａｓ）の横方向拡散を制御することによって０
．２μｍ以下の実効チャネル長を実現することができる
（同図（Ｃ））。
＝ ２００−２ｙ＋ （ｎｍ）となり、熱処理によっ
て砒素（Ａｓ）の横方向拡散を制御することによって０
．２μｍ以下の実効チャネル長を実現することができる
（同図（Ｃ））。
次に 全面にシリコン酸化膜をＣＶＤ法を用いて所望の
膜厚（例えば２５０ｎｍ）だけ堆積した後、異方性エツ
チングによりシリコン酸化膜を除去すると、ソース・ド
レイン領域上の多結晶シリコン膜１７・シリコン酸化膜
７からなる積層膜の側壁にのみシリコン酸化膜が残置さ
れて側壁酸化膜２０が形成される。このとき、シリコン
酸化膜のエツチング膜厚を堆積膜厚（２５０ｎｍ）に制
御すると側壁酸化膜２０の幅は堆積膜厚（２５０ｎｍ）
程度になる。
膜厚（例えば２５０ｎｍ）だけ堆積した後、異方性エツ
チングによりシリコン酸化膜を除去すると、ソース・ド
レイン領域上の多結晶シリコン膜１７・シリコン酸化膜
７からなる積層膜の側壁にのみシリコン酸化膜が残置さ
れて側壁酸化膜２０が形成される。このとき、シリコン
酸化膜のエツチング膜厚を堆積膜厚（２５０ｎｍ）に制
御すると側壁酸化膜２０の幅は堆積膜厚（２５０ｎｍ）
程度になる。
つづいて電界効果トランジスタのしきい値電圧を制御す
るためにボロンイオン（Ｂ１）をイオン注入し適当な熱
処理を施すことによってチャネル部１０を形成する（同
図（ｄ））。
るためにボロンイオン（Ｂ１）をイオン注入し適当な熱
処理を施すことによってチャネル部１０を形成する（同
図（ｄ））。
次に 保護酸化膜を除去してゲート酸化膜１２を所望の
膜厚だけ形成した後、多結晶シリコン膜を減圧ＣＶＤ法
を用いて堆積しリン（Ｐ）拡散・を施して導電型膜にし
て更にフォトリソグラフィー技術とエツチングによりゲ
ート電極１３ｂを形成する（同図（ｅ））。
膜厚だけ形成した後、多結晶シリコン膜を減圧ＣＶＤ法
を用いて堆積しリン（Ｐ）拡散・を施して導電型膜にし
て更にフォトリソグラフィー技術とエツチングによりゲ
ート電極１３ｂを形成する（同図（ｅ））。
次間 シリコン窒化膜１４を減圧ＣＶＤ法によって所望
の膜厚（例えば４０ｎｍ）だけ堆積し 更にＢＰＳＧ膜
１５を常圧ＣＶＤ法によって所望の膜厚（例えば３００
ｎｍ）だけ堆積した後、熱処理（例えば９００℃３０分
）を施してＢＰＳＧ膜１５を平坦化する（同図（ｆ））
。
の膜厚（例えば４０ｎｍ）だけ堆積し 更にＢＰＳＧ膜
１５を常圧ＣＶＤ法によって所望の膜厚（例えば３００
ｎｍ）だけ堆積した後、熱処理（例えば９００℃３０分
）を施してＢＰＳＧ膜１５を平坦化する（同図（ｆ））
。
次へ ソース・ドレインのコンタクト孔を開口して多結
晶シリコン膜１７を露出した後、砒素イオン（Ａｓ”）
をイオン注入して適当な熱処理を施すことによって砒素
（Ａｓ）をｐ型半導体基板１に所望の深さだけ拡散させ
てソース・ドレイン電極１６およびη“型ソース・ドレ
イン層６を形成する（同図（ｇ））。
晶シリコン膜１７を露出した後、砒素イオン（Ａｓ”）
をイオン注入して適当な熱処理を施すことによって砒素
（Ａｓ）をｐ型半導体基板１に所望の深さだけ拡散させ
てソース・ドレイン電極１６およびη“型ソース・ドレ
イン層６を形成する（同図（ｇ））。
同図（ｇ）に示ずように 実施例１と同様にｎチャネル
ＭＯ３電界効果トランジスタの実効チャネル長をゲート
電極１３ｂの加工精度限界以下に縮小させることができ
るので実効チャネル長が０．２μｍ以下といった電流駆
動力の大きい微細な電界効果トランジスタの作成を可能
するとともに ｎ−型半導体層１１がゲート電極１３ｂ
とオーバーラツプしているためホットエレクトロン注入
による電流駆動力の劣化は抑制される。更に本実施例で
はゲート電極１３ｂの下部にｎ゛型型半体体層１９形成
してソース・ドレインの抵抗を減少させることによって
、より大きな電流駆動力を実現させながら、側壁酸化膜
２０を形成してｎ゛型型半体体層１９於けるドレイン部
の電界を緩和させて優れたホットキャリア耐性を実現さ
せている。又 側壁酸化膜２０によりゲート電極１３ｂ
とソース・ドレイン電極１６との耐圧を確保することに
よって、ゲート電極１３ｂとソース・ドレイン電極１６
とのマージンを減少させてより一層の素子の微細化を可
能にしている。
ＭＯ３電界効果トランジスタの実効チャネル長をゲート
電極１３ｂの加工精度限界以下に縮小させることができ
るので実効チャネル長が０．２μｍ以下といった電流駆
動力の大きい微細な電界効果トランジスタの作成を可能
するとともに ｎ−型半導体層１１がゲート電極１３ｂ
とオーバーラツプしているためホットエレクトロン注入
による電流駆動力の劣化は抑制される。更に本実施例で
はゲート電極１３ｂの下部にｎ゛型型半体体層１９形成
してソース・ドレインの抵抗を減少させることによって
、より大きな電流駆動力を実現させながら、側壁酸化膜
２０を形成してｎ゛型型半体体層１９於けるドレイン部
の電界を緩和させて優れたホットキャリア耐性を実現さ
せている。又 側壁酸化膜２０によりゲート電極１３ｂ
とソース・ドレイン電極１６との耐圧を確保することに
よって、ゲート電極１３ｂとソース・ドレイン電極１６
とのマージンを減少させてより一層の素子の微細化を可
能にしている。
又 同図（ｄ）に示すようへ 実施例１と同様にゲート
電極形成前にｎ−型半導体層１１を形成すると、ｎ−型
半導体層１１をゲート電極にオーバーラツプさせる場合
にも低いエネルギーでイオン注入することができるので
、ｎ−型半導体層１１の接合深さが浅く且つ結晶欠陥が
少なくあるいは回復し易くなり、素子の微細化に伴い顕
著になるパンチスルー耐圧の低下と再結合リーク電流の
増加を抑制できる。
電極形成前にｎ−型半導体層１１を形成すると、ｎ−型
半導体層１１をゲート電極にオーバーラツプさせる場合
にも低いエネルギーでイオン注入することができるので
、ｎ−型半導体層１１の接合深さが浅く且つ結晶欠陥が
少なくあるいは回復し易くなり、素子の微細化に伴い顕
著になるパンチスルー耐圧の低下と再結合リーク電流の
増加を抑制できる。
商 応用例として、ｎ−型半導体層１１を形成する際に
ドレイン側にのみ形成する力＼ あるいはソース側には
ｐ型半導体層を形成することによって、ホットキャリア
耐性は損うことなくパンチスルー耐性を一層向上させ短
チヤネル効果（実効チャネル長の減少に伴いしきい値電
圧が減少する現象）を制御性よく抑制することも可能で
ある。
ドレイン側にのみ形成する力＼ あるいはソース側には
ｐ型半導体層を形成することによって、ホットキャリア
耐性は損うことなくパンチスルー耐性を一層向上させ短
チヤネル効果（実効チャネル長の減少に伴いしきい値電
圧が減少する現象）を制御性よく抑制することも可能で
ある。
発明の効果
加−
以上の説明から明らかなように 本発明によれば 電界
効果トランジスタの実効チャネル長をフォトリソグラフ
ィー技術およびエツチング技術によるゲート電極の加工
制御限界以下に寸法精度よく縮小させて、電界効果トラ
ンジスタの微細化・高速化を実現することができる。更
に本発明によれば 電界効果トランジスタのホットキャ
リア耐性を著しく向上させるとともに パンチスルー耐
圧の低下と結晶欠陥による再結合リーク電流の増加を抑
制することができる。
効果トランジスタの実効チャネル長をフォトリソグラフ
ィー技術およびエツチング技術によるゲート電極の加工
制御限界以下に寸法精度よく縮小させて、電界効果トラ
ンジスタの微細化・高速化を実現することができる。更
に本発明によれば 電界効果トランジスタのホットキャ
リア耐性を著しく向上させるとともに パンチスルー耐
圧の低下と結晶欠陥による再結合リーク電流の増加を抑
制することができる。
第１図は本発明の実施例１における半導体装置の製造方
法の工程断面弧 第２図は本発明の実施例２における半
導体装置の製造方法の工程断面１第３図および第４図は
従来の技術における電界効果トランジスタの断面構造図
である。 １・・・ｐ型半導体基板 ４・・・素子分離領域 ６・
・・ｎ＋型ソース・ドレイン慝 ７・・・シリコン酸化
膜８・・・ゲート電極形成能 ９・・・ｐ゛型埋込み恩
１０・・・チャネルｉ １１・・・ｎ−型半導体［
１２・・・ゲト酸化Ｊ［１１３ａ・・・ｎ＋型多結晶シ
リコン焦 １３ｂ・・・ゲート電極 １６・・・ソース
・ドレイン電極１７・・・多結晶シリコン嵐 １９・・
・ｎ゛型半導体胤２０・・・側壁酸化膜 ２１・・・ザ
イドウオー／ｌｚ。 代理人の氏名 弁理士 粟野重孝 ほか１名−ρ− 城 ｄ
法の工程断面弧 第２図は本発明の実施例２における半
導体装置の製造方法の工程断面１第３図および第４図は
従来の技術における電界効果トランジスタの断面構造図
である。 １・・・ｐ型半導体基板 ４・・・素子分離領域 ６・
・・ｎ＋型ソース・ドレイン慝 ７・・・シリコン酸化
膜８・・・ゲート電極形成能 ９・・・ｐ゛型埋込み恩
１０・・・チャネルｉ １１・・・ｎ−型半導体［
１２・・・ゲト酸化Ｊ［１１３ａ・・・ｎ＋型多結晶シ
リコン焦 １３ｂ・・・ゲート電極 １６・・・ソース
・ドレイン電極１７・・・多結晶シリコン嵐 １９・・
・ｎ゛型半導体胤２０・・・側壁酸化膜 ２１・・・ザ
イドウオー／ｌｚ。 代理人の氏名 弁理士 粟野重孝 ほか１名−ρ− 城 ｄ
Claims (2)
- （１）半導体基板の素子形成領域表面上に所定の膜厚を
有する被膜を形成する工程と、前記被膜の一部を除去す
ることによってゲート電極形成部の少なくとも一部を含
む領域に於いて前記素子形成領域表面を露出させる工程
と、チャネル幅方向に対して垂直で且つ前記半導体基板
に対して所定の傾斜角をもって前記被膜をマスクとして
イオン注入を行うことによって、前記素子形成領域表面
上のソース・ドレインとなる低濃度の半導体層を所定の
部位に形成する工程と、前記素子形成領域表面にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ゲ
ート電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - （２）請求項１記載の被膜の少なくとも一部をソース・
ドレイン電極部として用いることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341990A JPH0428236A (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341990A JPH0428236A (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0428236A true JPH0428236A (ja) | 1992-01-30 |
Family
ID=15104333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13341990A Pending JPH0428236A (ja) | 1990-05-23 | 1990-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428236A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637305A (ja) * | 1992-07-15 | 1994-02-10 | Toshiba Corp | Ｌｄｄ構造を有する半導体装置及びその製造方法 |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
| EP0905761A2 (en) * | 1997-08-29 | 1999-03-31 | Texas Instruments Inc. | Method of manufacturing a field effect transistor |
| JP2008208970A (ja) * | 2007-02-28 | 2008-09-11 | Akebono Brake Ind Co Ltd | ディスクブレーキ装置用パッドスプリング |
-
1990
- 1990-05-23 JP JP13341990A patent/JPH0428236A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637305A (ja) * | 1992-07-15 | 1994-02-10 | Toshiba Corp | Ｌｄｄ構造を有する半導体装置及びその製造方法 |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
| EP0905761A2 (en) * | 1997-08-29 | 1999-03-31 | Texas Instruments Inc. | Method of manufacturing a field effect transistor |
| JP2008208970A (ja) * | 2007-02-28 | 2008-09-11 | Akebono Brake Ind Co Ltd | ディスクブレーキ装置用パッドスプリング |
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