JPH0824147B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に関し、特
にウェル領域内に形成される素子が、ラッチアップに対
して強い耐性を持ち、かつ高耐圧である能動素子を具備
する半導体装置およびその製造方法に関する。

（従来の技術） 現在、CMOS型の半導体装置において、寄生バイポーラ
の導通現象、いわゆるラチアップが問題となっている。
ラッチアップを防止するには、素子相互間の距離を充分
に設け、ベース長を長くすることにより、寄生バイポー
ラトランジスの性能を低下させ、導通しにくくさせるの
が望ましい。

しかし、近年では、素子の高集積化に伴い、素子相互
間の距離が縮小され、さらに、素子自体も微細構造を持
つに至っている。素子相互間の距離が縮小されると、寄
生バイポーラトランジスタのベース長が短くなり、寄生
バイポーラトランジスタが導通しやすい状態となってく
る。

そこで、現在、寄生バイポーラトランジスタのベース
の不純物濃度を高める、例えばウェル領域等の不純物濃
度を高める操作を行ない、寄生バイポーラトランジスタ
の性能を低下させる手段が講じられている。

ところが、ウェル領域等の不純物濃度が高まってくる
と、ここに形成される素子の耐圧が劣化するという問題
が、新たに生じてくる。

さらに、素子自体も微細構造となっているので、いわ
ゆるショートチャネル効果等の問題が顕著となってい
る。ショートチャネル効果の防止策としては、MOSFETで
は、例えばドレイン近傍の電界を緩和するLDD（Lightly
Doped Drain）構造、GDD（Graded Diffused Drain）構
造、およびＤ Ｄ （Double Diffused Drain）構造等
が知られている。

通常、能動素子は、電源5V程度で動作させられている
が、素子の種類によっては、電源10V以上の高い電圧に
て動作させられるものもある（以後、高い電圧にて動作
させられる素子を、必要に応じて高耐圧素子と呼ぶ）。
高耐圧素子も、通常の素子同様に、微細化が推進され、
これに伴う耐圧の向上が図られている。

しかしながら、高耐圧素子では、高電圧を取り扱うた
めに、微細化がいっそう進んだ場合には、上記のような
LDD構造、GDD構造、およびDDD構造等の手段では、充分
な耐圧を確保、維持しえないと思われる。

また、高耐圧素子の形成される領域の不純物濃度を低
くして、耐圧の向上を図ると、今度は上記のラッチアッ
プ問題が顕著となる。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
ラッチアップに対して強い耐性を持ち、しかも高耐圧で
ある素子を具備する半導体装置およびその製造方法を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体装
置では、第１導電型の半導体基板と、この基板に形成さ
れた第２導電型のウェル領域と、このウェル領域に形成
された、絶縁ゲート型FETのソースとなる第１導電型の
第１の半導体領域と、および前記第１の半導体領域と離
隔して形成された、前記絶縁ゲート型FETのドレインと
なる第１導電型の第２の半導体領域と、前記第１の半導
体領域と前記第２の半導体領域との間の前記ウェル領域
の表面上に、ゲート絶縁膜を介して形成されたゲート電
極と、前記第１の半導体領域内に形成された、前記第１
の半導体領域よりも不純物濃度が高い第１導電型の第３
の半導体領域と、前記第２の半導体領域内に形成され
た、前記第２の半導体領域よりも不純物濃度が高い第１
導電型の第４の半導体領域とを具備する。そして、前記
第１、第３の半導体領域の周囲および第２、第４の半導
体領域の周囲にそれぞれ、前記ウェル領域よりも不純物
濃度が低い第２導電型の低濃度半導体領域を設け、前記
第１、第２、第３および第４の半導体領域が持つPN接合
部分をそれぞれ低濃度化し、かつ前記第１の半導体領域
と前記第２の半導体領域との間の前記低濃度半導体領域
に、前記ウェル領域とほぼ同一の不純物濃度を有する領
域を、前記第１、第２、第３および第４の半導体領域が
持つPN接合部分をそれぞれ低濃度化したままの状態で設
けたことを特徴としている。

また、その製造方法では、前記ウェル領域のゲート電
極が形成される領域上に、第１導電型の不純物の導入を
素子する素子層を形成する工程をさらに具備し、前記素
子層をマスクに用いて、前記ウェル領域に、第１導電型
の不純物を導入し、前記ウェル領域よりも不純物濃度が
低い第２導電型の低濃度半導体領域を形成することを特
徴としている。

（作用） 上記構成を有する半導体装置であると、第１、第３の
半導体領域の周囲および第２、第４の半導体領域の周囲
にそれぞれ、ウェル領域よりも不純物濃度が低い第２導
電型の低濃度半導体領域が設けられているので、第１、
第２、第３および第４の半導体領域が持つPN接合部分が
低濃度化される。よって、これらPN接合部分の接合耐圧
が向上する。

また、低濃度半導体領域よりも不純物濃度が高いウェ
ル領域が設けられているので、このウェル領域をベース
とするような寄生バイポーラトランジスタの導通が抑制
される。よって、ウェル領域と基板との間のラッチアッ
プが防止され、装置のラッチアップ耐性が高まる。

さらに、第１の半導体領域と第２の半導体領域との間
の低濃度半導体領域に、ウェル領域とほぼ同一の不純物
濃度を有する領域が設けられているので、第１の半導体
領域および第２の半導体領域をそれぞれエミッタ、コレ
クタとするような寄生バイポーラトランジスタの導通も
抑制される。よって、上記ラッチアップ耐性は、さらに
高まる。

しかも、上記ウェル領域とほぼ同一の不純物濃度を有
する領域は、第１、第２、第３および第４の半導体領域
が持つPN接合部分がそれぞれ低濃度化されたままの状態
で設けられているので、上記PN接合部分の接合耐圧は劣
化しない。

また、上記構成を有する半導体装置の製造方法である
と、上記構成の半導体装置を、ウェル領域のゲート電極
が形成される領域上に、第１導電型の不純物の導入を阻
止する阻止層を形成するだけで製造することができる。

（実施例） 以下、図面を参照してこの発明の実施例について説明
する。

第１図は、この発明の第１の実施例に係わる半導体装
置、特に高耐圧素子の概念を示す断面図である。

第１図に示すように、例えばｎ型基板１の表面には、
フィールド酸化膜２が形成されている。さらに、ｎ型基
板１の内部には、第１のp⁺型ウェル領域３が、主表面か
ら深さ５μｍ程度に形成されている。この第１のp⁺型ウ
ェル領域３の内部には、第２のｐ型ウェル領域４が、主
面からの深さ１μｍ程度に形成されている。このよう
に、比較的深いウェルを持つ半導体装置は、例えば大型
液晶ドライバー用のLSIに用いられる。図中のＡ−Ａ′
線に沿う断面の不純物濃度のプロファイルを第２図に示
す。

第２図に示すように、第１のp⁺型ウェル領域３は、主
面から約５μｍ程度の深さまで形成され、主面近傍での
不純物濃度は、約1.5×10¹⁶cm^-3程度に設定されてい
る。また、第２のｐ型ウェル領域４は、主面から約１μ
ｍ程度の深さまで形成され、主面近傍での不純物濃度
は、約３×10¹⁵cm^-3程度に設定されている。第２図で
は、第２のｐ型ウェル領域４の不純物濃度が、深さが約
１μｍを過ぎた時点で、第１のp⁺型ウェル領域３の不純
物濃度と全く同じとなっている。これは、後述するが、
第２のｐ型ウェル領域４は、反対導電型の不純物を導入
することによって形成されるウェルであり、したがっ
て、第１のp⁺型ウェル領域３の主面近傍の不純物濃度が
希釈された状態を図示しているからである。

フィールド酸化膜２の直下に位置する第１のp⁺型ウェ
ル領域３内には、これより、高い不純物濃度を持つp⁺⁺
型ガードリング５が形成されている。第２のｐ型ウェル
領域４内には、不純物濃度の低いn^-型ソース／ドレイン
領域６が形成され、これの内部に、さらに、不純物濃度
の高いn⁺型ソース／ドレイン領域７が形成された、いわ
ゆるLDD構造を持つｎ型ソース／ドレイン領域８が形成
されている。これらのｎ型ソース／ドレイン領域８相互
間に存在するチャネル領域上には、ゲート絶縁膜９が形
成され、さらに、ゲート電極10が形成されている。

この発明の第１の実施例に係わる半導体装置、特に高
耐圧素子は以上のような構造となっている。

このような、第１の実施例に係わる半導体装置、特に
高耐圧素子によれば、ｎ型ソース／ドレイン領域８の近
傍、すなわち素子の電流通路近傍の不純物濃度が、例え
ば従来の素子の電流通路近傍の不純物濃度よりも低く設
定されている。言い換えれば、素子の電流通路が形成さ
れる部分が、不純物濃度が低く設定される第２のｐ型ウ
ェル領域４内に形成されている。

よって、第２のｐ型ウェル領域４に形成される素子
は、ここの不純物濃度が低ければ低い程、接合耐圧が高
いものとなる。

では、この耐圧向上、特にｎ型ソース／ドレイン領域
８と、ｐ型ウェル領域４との接合耐圧向上の効果を、従
来技術の装置と、本発明に係わる装置とで比較してみ
る。

第３図は、従来の装置におけるドレイン電流〜電圧特
性を示す図、第４図は、本発明に係わる装置におけるド
レイン電流〜電圧特性を示す図である。

従来では、第３図に示すように、ドレイン〜ソース間
電圧V_DSが30〜35V付近になると、ドレイン電流I_Dが急激
に立ち上がっていた。

しかし、本発明に係わる装置では、第４図に示すよう
に、ドレイン〜ソース間電圧V_DSが50V付近まで、ドレイ
ン電流I_Dが急激に立ち上がることはない。

また、第２のｐ型のウェル領域４の周囲には、これを
囲むように不純物濃度が高く設定されている第１のp⁺型
ウェル領域３が形成されている。つまり、素子の実質的
な能動領域の外周が、高不純物濃度を持つ第１のp⁺型ウ
ェル領域３で覆われている。

よって、素子相互間、あるいは上記ウェル領域と、基
板との間等でのラッチアップを防止することができる。

では、このラッチアップ防止効果、すなわち、寄生バ
イポーラトランジスタのオン制御の効果を、従来技術の
装置と、本発明に係わる装置とで比較してみる。

第５図は、従来の装置におけるドレイン電流〜電圧特
性を示す図、第６図は、本発明に係わる装置におけるド
レイン電流〜電圧特性を示す図である。

従来では、第５図に示すように、ゲートへのバイアス
のかけかた次第で、ドレイン〜ソース間電圧V_DS30V付近
から、ドレイン電流I_Dが急激に立ち上がるものがあっ
た。

この立ち上がりの原因は、ｎ型ソース／ドレイン領域
をコレクタとして、ｐ型ウェル領域をベース、ｎ型基板
をエミッタとする寄生バイポーラトランジスタがオンす
ることに起因する。

つまり、上記寄生バイポーラトランジスタがオンする
と、これにも電流が流れるから、大きなドレイン電流I_D
が流れ始めるわけである。

しかし、本発明に係わる装置では、上述したように、
能動領域の外周が高い不純物濃度を持ったp⁺型ウェル領
域３で囲まれているから、上記寄生バイポーラトランジ
スのベース濃度が上っていることになる。したがって、
上記寄生バイポーラトランジスタの性能が低下してお
り、オンしがたくなっている。

よって、第６図に示すように、ゲートのバイアスのか
けかたに係わらず、ドレイン電流I_Dの急激な増加が、ド
レイン〜ソース間電圧V_DS50V付近まで抑制されるように
なる。

以上の点から、第１の実施例に示す高耐圧素子は、ラ
ッチアップに対して強い耐性を持ち、かつソース／ドレ
インともに高耐圧を達成できるものである。

また、上記素子は、現在進行中である素子自体の微細
化にも、例えば10V以上の高電圧の動作電圧を維持して
対応でき、かつラッチアップの問題を低減させて対応で
きるものである。

次に、上記第１の実施例に係わる半導体装置の製造方
法について、第７図（ａ）ないし第７図（ｃ）を参照し
て説明する。

尚、この製造方法の説明では、5Vの動作電圧で駆動す
る素子（以後、低電圧素子と呼ぶ）と、上記第１の実施
例で示した高耐圧素子とを、同一チップ上に混載した形
で説明する。

第７図（ａ）ないし第７図（ｃ）は、第１の実施例に
係わる半導体装置を、製造工程順に示した断面図であ
る。第７図（ａ）ないし第７図（ｃ）において、同一部
分については、同一の参照符号を付す。

まず、第７図（ａ）に示すように、例えばｎ型基板１
表面に、酸化膜（図示せず）を形成する。次に、この酸
化膜上にホトレジスト（図示せず）を塗布する。次い
で、このホトレジストを、第１のp⁺型ウェル領域形成予
定パターンにパターニングし、このホトレジストをマス
クとしてｐ型の不純物、例えばボロンを、加速電圧100K
eV、ドーズ量５×10¹²cm^-2の条件にてイオン注入を行な
う。この後、例えば熱拡散させることによって、イオン
注入されたボロンを活性化させ、第１のp⁺型ウェル領域
３を形成する。

次に、第７図（ｂ）に示すように、全面に、ホトレジ
スト11を塗布する。そして、ホトレジスト11に対して、
写真蝕刻法により、第２のｐ型ウェル領域パターンに形
成された開孔部12を開孔する。次に、ホトレジスト11を
マスクとしてｎ型の不純物、例えばリンを加速電圧280K
eV、ドーズ量５×10¹¹cm^-2の条件にてイオン注入を行な
う。この後、例えば熱拡散させることによって、イオン
注入されたボロンを活性化させ、第２のｐ型ウェル領域
４を形成する。このとき、第１のp⁺型ウェル領域３に対
して、反対導電型の不純物、例えばリンがイオン注入さ
れることによって、ドナーと、アクセプタとの結合が起
こる。この結果、第１のp⁺型ウェル領域３のｐ型の不純
物濃度が局部的に低下される。この状態の不純物濃度の
プロファイルは、上記第２図に示されている。また、第
１のp⁺型ウェル領域３の主面からの深さは、例えば５μ
ｍ程度、第２のｐ型ウェル領域４の主面からの深さは、
例えば１μｍ程度に設定されている。

次に、第７図（ｃ）に示すように、ホトレジスト11を
剥離した後、例えばLOCOS法により、フィールド酸化膜
２を形成する。次に、ゲート絶縁膜となる酸化膜を、例
えば熱酸化法によって形成する。次に、ゲート電極とな
るポリシリコン層を、例えばCVD法によって、形成す
る。次に、ホトレジストを用いた写真蝕刻法により、上
記ポリシリコン層、および酸化膜を順次、所定のゲート
電極の形状にパターニングし、ゲート電極10、およびゲ
ート絶縁膜９を形成する。次に、高耐圧素子側の第２の
ｐ型ウェル領域４等に対して、ゲート電極10、およびフ
ィールド酸化膜２をマスクとした、いわゆるセルフアラ
インイオン注入法により、例えばｎ型不純物であるリン
をイオン注入し、まず、不純物濃度の低いn^-型ソース／
ドレイン領域６を形成する。このとき、必要に応じて、
低電圧素子側の第１のp⁺型ウェル領域３に対して、セル
フアラインイオン注入を行なっても良い。次に、例えば
高耐圧素子側のゲート電極10の側面に沿った領域付近等
をホトレジスト、あるいは酸化膜等でマスクし、LDD構
造を形成しえる状態とする。そして、高耐圧素子側で
は、ホトレジスト、あるいは酸化膜等をマスクに、低電
圧素子側では、ゲート電極10をマスクにして、再度、ｎ
型不純物、例えばヒ素をセルフアラインイオン注入を行
ない、n⁺型ソース／ドレイン領域７、およびn⁺型ソース
／ドレイン領域13を形成する。高耐圧素子側では、LDD
構造を形成しているので、n^-型ソース／ドレイン領域６
と、n⁺型ソース／ドレイン領域７とで、ｎ型ソース／ド
レイン領域８が構成されている。次に、ガードリング５
形成用の不純物を酸化膜またはホトレジストをマスクに
してイオン注入する。

この後、図示はしないが、例えば層間絶縁膜を形成
し、この層間絶縁膜に対して、装置の所定の場所に通じ
るコンタクト孔を開孔し、所定の配線を施し、さらに表
面保護膜を形成する。

以上のような工程を経て、この発明の第１の実施例に
示す高耐圧素子と、5V動作の低電圧素子とを同一チップ
上に混載した半導体装置が製造される。

このような第１の実施例にかかる半導体装置の製造方
法によれば、第１のp⁺型ウェル領域３に対して、ｎ型の
不純物をイオン注入することにより、ドナーと、アクセ
プタとを結合させるから、高不純物濃度の第１のウェル
領域３内に、選択的に低不純物濃度の第２のウェル領域
４を形成できる。よって、第２のウェル領域４内に素子
を形成すれば、第１の実施例に示す高耐圧素子が形成で
きる。

さらに、この製造方法では、5V動作の低電圧素子と、
上記高耐圧素子とを、僅か１回の写真蝕刻の工程を増す
だけで、同一チップ上に混載して製造できる。

次に、第８図を参照して、この発明の第２の実施例に
係わる半導体装置について説明する。

第８図は、この発明の第２の実施例に係わる半導体装
置、特に高耐圧素子の概念を示す断面図である。

この第８図において、第１図と同一部分については同
一符号を付し、重複する説明は避ける。

この第２の実施例の特徴は、不純物濃度の低い第２の
ｐ型ウェル領域を、ソース／ドレイン領域８の周囲に限
定したことである。つまり、少なくとも２つ存在するソ
ース／ドレイン領域８の周囲に対して、それぞれ第２の
ｐ型ウェル領域４−１、および４−２が形成されてい
る。

これは、素子耐圧が、特にソース／ドレイン領域８周
囲に伸びる空芝層の大きさに関係があることを考慮し、
ソース／ドレイン領域８の周囲のみ、不純物濃度を下げ
ることで、充分な耐圧を得られることに鑑みたものであ
る。

この結果、不純物濃度の高い領域、すなわち、第１の
p⁺ウェル領域３を、素子耐圧に影響しない範囲で拡げる
ことでき、第１の実施例に示した高耐圧素子に比較し
て、ラッチアップに対する耐性がいっそう強化される。

次に、第２の実施例に示す高耐圧素子の製造方法につ
いて、第９図（ａ）ないし第９図（ｃ）を参照して説明
する。

尚、本製造方法の説明では、第１の実施例にかかる高
耐圧素子の製造方法同様、低電圧素子と、第２の実施例
で示す高耐圧素子とを、同一チップ上に混載した形で説
明する。

第９図（ａ）ないし第９図（ｃ）は、第２の実施例に
係わる半導体装置を、製造工程順に示した断面図であ
る。第９図（ａ）ないし第９図（ｃ）において、第８図
と同一部分については、同一の参照符号を示す。

まず、第９図（ａ）に示すように、例えばｎ型基板１
表面に、酸化膜（図示せず）を形成する。次に、この酸
化膜上にホトレジスト（図示せず）を塗布する。次い
で、このホトレジストを第１のp⁺型ウェル領域形成予定
パターンにパターニングし、このホトレジストをマスク
としてｐ型の不純物、例えばボロンを、加速電圧100Ke
V、ドーズ量５×10¹²cm^-2の条件にて注入を行なう。こ
の後、例えば熱拡散させることによって、イオン注入さ
れたボロンを活性化させ、第１のp⁺型ウェル領域３を形
成する。

次に、第９図（ｂ）に示すように、全面に、ホトレジ
スト11を塗布する。そして、ホトレジスト11に対して、
写真蝕刻法により、１つの素子領域に対して複数個設け
られる第２のｐ型ウェル領域パターンに形成された開孔
部12−１、および12−２を形成する。次に、ホトレジス
ト11をマスクとしてｎ型の不純物、例えばリンを、加速
電圧280KeV、ドーズ量５×10¹¹cm^-2の条件にてイオン注
入を行なう。この後、例えば熱拡散させることによっ
て、イオン注入されたボロンを活性化させ、第２のｐ型
ウェル領域４−１、および４−２を形成する。このと
き、第１のp⁺型ウェル領域３に対して、反対導電型の不
純物、例えばリンがイオン注入されることによって、ド
ナーと、アクセプタとの結合が起こる。この結果、第１
のp⁺型ウェル領域３の不純物濃度が局部的に低下され
る。また、開孔部12−１と、12−２との間に存在してい
るホトレジスト11の幅Ｗの一例としては、例えば第１の
p⁺型ウェル領域３の主面からの深さが、例えば５μｍ程
度、第２のｐ型ウェル領域４−１、および４−２の主面
からの深さが、例えば１μｍ程度の場合、幅Ｗは、概ね
１μｍ程度に設定される。

次に、第９図（ｃ）に示すように、ホトレジスト11を
剥離した後、例えばLOCOS法により、フィールド酸化膜
２を形成する。次に、ゲート絶縁膜となる酸化膜を、例
えば熱酸化法によって形成する。次に、ゲート電極とな
るポリシリコン層を、例えばCVD法によって、形成す
る。次に、ホトレジストを用いた写真蝕刻法により、上
記ポリシリコン層、および酸化膜を順次、所定のゲート
電極の形状にパターニングし、ゲート電極10、およびゲ
ート絶縁膜９を形成する。次に、高耐圧素子側の第２の
ｐ型ウェル領域４−１、および４−２等に対して、ゲー
ト電極10、およびフィールド酸化膜２をマスクとした、
いわゆるセルフアラインイオン注入法により、例えばｎ
型不純物であるリンをイオン注入し、まず、不純物濃度
の低いn^-型ソース／ドレイン領域６を形成する。このと
き、必要に応じて、低電圧素子側の第１のp⁺型ウェル領
域３に対して、セルフアラインイオン注入を行なっても
良い。次に、例えば高耐圧素子側のゲート電極10の側面
に沿った領域付近等をホトレジスト、あるいは酸化膜等
でマスクし、LDD構造を形成しえる状態とする。そし
て、高耐圧素子側ではホトレジスト、あるいは酸化膜等
をマスクに、低電圧素子側では、ゲート電極10をマスク
にして、再度、ｎ型不純物、例えばヒ素をセルフアライ
ンイオン注入を行ない、n⁺型ソース／ドレイン領域７、
およびn⁺型ソース／ドレイン領域13を形成する。高耐圧
素子側では、LDD構造をなしているので、n^-型ソース／
ドレイン領域６と、n⁺型ソース／ドレイン領域７とで、
ｎ型ソース／ドレイン領域８が形成されている。ここ
で、ｎ型ソース／ドレイン領域８は、おのおのが第２の
ｐ型ウェル領域４−１、および４−２内に、それぞれ形
成されている。次に、ガードリング５形成用の不純物
を、酸化膜またはホトジストをマスクにしてイオン注入
する。

この後、図示はしないが、例えば層間絶縁膜を形成
し、この層間絶縁膜に対して、装置の所定の場所に通じ
るコンタクト孔を開孔し、所定の配線を施し、さらに表
面保護膜を形成する。

以上のような工程を経ることにより、第２の実施例に
示す高耐圧素子と、5V動作の低電圧素子とを同一チップ
上に混載した半導体装置が製造される。

このような製造方法によれば、第９図（ｂ）に示すよ
うに、ホトレジスト11を、第１のp⁺型ウェル領域３の上
部に、一部残すことにより、複数個の第２のｐ型ウェル
領域４−１、および４−２が形成できる。そして、これ
らの第２のｐ型ウェル領域４−１、および４−２内に、
それぞれｎ型ソース／ドレイン領域８を形成すれば、上
記第２の実施例に示す高耐圧素子を形成できる。

さらに、第１の実施例に示す高耐圧素子の製造方法同
様、第２の実施例に示す高耐圧素子の製造方法でも、低
電圧素子と、上記高耐圧素子とを、僅か１回の写真蝕刻
の工程を増すだけで、同一チップ上に混載して製造でき
る。

尚、上記第１、第２の実施例では、基板１をｎ型、第
１、第２のウェル領域３、４をｐ型としたが、それぞれ
の導電型を反対にしても良いことは勿論である。

また、ｎ型基板１は、ｐ型領域内に形成されたウェル
領域であっても良い。

また、第１、第２のウェル領域３、４の不純物濃度値
は、実施例中で述べた値に限定されることはなく、種々
変更が可能であるし、第１、第２のウェル領域３、４の
主面からの深さも種々変更が可能である。

さらに、上記実施例は、例えば10V以上の動作電圧を
必要とする素子を内蔵する大型液晶ドライバー用のLSI
を例にとって説明したが、本発明は、これに限られるも
のではない。例えば5V動作の素子だけで構成された半導
体装置において、集積されるMOSトランジスタの耐圧向
上手段として利用しても何等差し支えない。また、この
MOSトランジスタが、CMOS型構成である場合には、耐圧
向上の効果に加え、ラッチアップ対策手段としても有益
な効果を得ることができる。

［発明の効果］ 以上説明したようにこの発明によれば、ラッチアップ
に対して強い耐性を持ち、しかも高耐圧である素子を具
備する半導体装置およびその製造方法が提供される。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体装置、
特に高耐圧素子の概念を示す断面図、第２図は第１図中
のＡ−Ａ′線に沿う不純物濃度プロファイルを示す図、
第３図は従来の装置のドレイン電流〜電圧特性を示す
図、第４図は本発明に係わる装置のドレイン電流〜電圧
特性を示す図、第５図は従来の装置のドレイン電流〜電
圧特性を示す図、第６図は本発明に係わる装置のドレイ
ン電流〜電圧特性を示す図、第７図（ａ）ないし第７図
（ｃ）は第１の実施例に係わる半導体装置を製造工程順
に示した断面図、第８図はこの発明の第２の実施例に係
わる半導体装置、特に高耐圧素子の概念を示す断面図、
第９図（ａ）ないし第９図（ｃ）は第２の実施例に係わ
る半導体装置を製造工程順に示した断面図である。 １……ｎ型基板、２……フィールド酸化膜、３……第１
のp⁺型ウェル領域、4,4−1,4−２……第２のｐ型ウェル
領域、５……p⁺⁺型ガードリング、６……n^-型ソース／
ドレイン領域、７……n⁺型ソース／ドレイン領域、８…
…ｎ型ソース／ドレイン領域、９……ゲート絶縁膜、10
……ゲート電極、11……ホトレジスト、12,12−1,12−
２……開孔部、13……n⁺型ソース／ドレイン領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｃ ３０１ Ｈ

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記基板に形成された第２導電型のウェル領域と、 前記ウェル領域に形成された、絶縁ゲート型FETのソー
   スとなる第１導電型の第１の半導体領域と、 前記ウェル領域内に前記第１の半導体領域と離隔して形
   成された、前記絶縁ゲート型FETのドレインとなる第１
   導電型の第２の半導体領域と、 前記第１の半導体領域と前記第２の半導体領域との間の
   前記ウェル領域の表面上に、ゲート絶縁膜を介して形成
   されたゲート電極と、 前記第１の半導体領域内に形成された、前記第１の半導
   体領域よりも不純物濃度が高い第１導電型の第３の半導
   体領域と、 前記第２の半導体領域内に形成された、前記第２の半導
   体領域よりも不純物濃度が高い第１導電型の第４の半導
   体領域とを具備し、 前記第１、第３の半導体領域の周囲および第２、第４の
   半導体領域の周囲にそれぞれ、前記ウェル領域よりも不
   純物濃度が低い第２導電型の低濃度半導体領域が設けら
   れ、前記第１、第２、第３および第４の半導体領域が持
   つPN接合がそれぞれ低濃度化され、かつ前記第１の半導
   体領域と前記第２の半導体領域との間の前記低濃度半導
   体領域に、前記ウェル領域とほぼ同一の不純物濃度を有
   する領域が、前記第１、第２、第３および第４の半導体
   領域が持つPN接合がそれぞれ低濃度化されたままの状態
   で設けられていることを特徴とする半導体装置。
2. 【請求項２】第１導電型の半導体基板に第２導電型のウ
   ェル領域を形成する工程と、 前記ウェル領域のゲート電極が形成される領域上に、第
   １導電型の不純物の導入を阻止する阻止層を形成する工
   程と、 前記阻止層をマスクに用いて、前記ウェル領域に、第１
   導電型の不純物を導入し、前記ウェル領域よりも不純物
   濃度が低い第２導電型の低濃度半導体領域を形成する工
   程と、 前記阻止層が形成されていた領域上に、ゲート絶縁膜を
   介してゲート電極を形成する工程と、 前記低濃度半導体領域に、前記ゲート電極をマスクに用
   いて、絶縁ゲート型FETのソースとなる第１導電型の第
   １の半導体領域、およびドレインとなる第１導電型の第
   ２の半導体領域を形成する工程と、 前記第１の半導体領域内に、前記第１の半導体領域より
   も不純物濃度が高く、かつPN接合部分が前記低濃度半導
   体領域にとどまる第１導電型の第３の半導体領域、およ
   び前記第２の半導体領域内に、前記第２の半導体領域よ
   りも不純物濃度が高く、かつPN接合部分が前記低濃度半
   導体領域にとどまる第１導電型の第４の半導体領域を形
   成する工程と を具備することを特徴とする半導体装置の製造方法。