JP3348782B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ラッチアップ耐性
が付与された内部回路部と、静電サージ電流に対する耐
性（ＥＳＤ耐性）が付与された入出力保護回路部とを兼
ね備える半導体装置に関するものである。
が付与された内部回路部と、静電サージ電流に対する耐
性（ＥＳＤ耐性）が付与された入出力保護回路部とを兼
ね備える半導体装置に関するものである。
【０００２】
【従来の技術】相補型ＭＯＳトランジスタ（ＣＭＯＳ）
はＰ型とＮ型のＭＯＳを組み合わせることによって構成
されており、消費電力が低いことや低電圧でも作動する
などの特徴から、これまで半導体の中で最も汎用的に使
用されてきた。そして、近年では、ＣＭＯＳを搭載した
半導体装置は、宇宙空間などの放射線に暴露されるとい
った過酷な環境でも使用されるに至っている。しかしな
がら、従来のＣＭＯＳ型半導体装置を放射線環境下で使
用すると、荷電粒子の入射によって誤動作が発生すると
いう問題があった。この誤動作は、荷電粒子の飛跡に沿
って発生した電荷がファネリング現象などのメカニズム
で拡散層に収集されるために発生するもので、シングル
イベント現象と呼ばれる。シングルイベント現象には、
収集された電荷がドレインに接続されているノードの電
位を変化させてビット反転を引き起こすシングルイベン
トアップセット現象や、収集された電荷がトリガ電流と
なることで引き起こされるシングルイベントラッチアッ
プ現象などがある。
はＰ型とＮ型のＭＯＳを組み合わせることによって構成
されており、消費電力が低いことや低電圧でも作動する
などの特徴から、これまで半導体の中で最も汎用的に使
用されてきた。そして、近年では、ＣＭＯＳを搭載した
半導体装置は、宇宙空間などの放射線に暴露されるとい
った過酷な環境でも使用されるに至っている。しかしな
がら、従来のＣＭＯＳ型半導体装置を放射線環境下で使
用すると、荷電粒子の入射によって誤動作が発生すると
いう問題があった。この誤動作は、荷電粒子の飛跡に沿
って発生した電荷がファネリング現象などのメカニズム
で拡散層に収集されるために発生するもので、シングル
イベント現象と呼ばれる。シングルイベント現象には、
収集された電荷がドレインに接続されているノードの電
位を変化させてビット反転を引き起こすシングルイベン
トアップセット現象や、収集された電荷がトリガ電流と
なることで引き起こされるシングルイベントラッチアッ
プ現象などがある。
【０００３】従来のＣＭＯＳ型半導体装置では、Ｎ型ウ
ェル領域に正電圧を加え、Ｎ型ウェル−Ｐ型ウェル間の
ＰＮ接合が逆バイアス状態になるようにして使用する。
このＣＭＯＳトランジスタのＮ型ウェル領域を荷電粒子
が貫通すると、その飛跡に沿って電子・正孔対が発生す
る。このとき、空乏層内の電子はドリフトで、また基板
領域の電子は拡散で、Ｎ型ウェル領域に収集される。さ
らに、逆バイアス状態のＮ型ウェル領域の底部では、発
生した電荷によって空乏層内が導電状態となり、空乏層
にかかっていた電界が低不純物濃度のＰ型基板方向へ円
柱状に伸長して印加される。この伸長した電界領域（フ
ァネリング領域）内の電子も、ドリフトによってＮ型ウ
ェル領域に収集される。このようにして収集された電子
流は、電流パルスとなってＮ型ウェル領域内を流れ、ラ
ッチアップ発生のトリガとなる。この様にして発生する
のがシングルイベントラッチアップである。
ェル領域に正電圧を加え、Ｎ型ウェル−Ｐ型ウェル間の
ＰＮ接合が逆バイアス状態になるようにして使用する。
このＣＭＯＳトランジスタのＮ型ウェル領域を荷電粒子
が貫通すると、その飛跡に沿って電子・正孔対が発生す
る。このとき、空乏層内の電子はドリフトで、また基板
領域の電子は拡散で、Ｎ型ウェル領域に収集される。さ
らに、逆バイアス状態のＮ型ウェル領域の底部では、発
生した電荷によって空乏層内が導電状態となり、空乏層
にかかっていた電界が低不純物濃度のＰ型基板方向へ円
柱状に伸長して印加される。この伸長した電界領域（フ
ァネリング領域）内の電子も、ドリフトによってＮ型ウ
ェル領域に収集される。このようにして収集された電子
流は、電流パルスとなってＮ型ウェル領域内を流れ、ラ
ッチアップ発生のトリガとなる。この様にして発生する
のがシングルイベントラッチアップである。
【０００４】ラッチアップの発生を抑制する公知の技術
としては、たとえば特開昭５８−２０１３５３号公報に
あるように、半導体基板の主面に形成されたウェル領域
の下層部に、ウェル領域と同じ導電型の不純物高濃度領
域を設ける例がある。該不純物高濃度領域を設けること
により、ウェル領域内に形成される寄生トランジスタを
実質的にラテラル構造とし、電流増幅率を小さくして、
ラッチアップ現象の発生を抑制する。またウェル領域の
下層に不純物の高濃度領域をイオン注入法で形成する、
いわゆるレトログレードウェルの製造に関する開示例と
しては、例えば特開平１−１３０５６１号公報、特開平
４−３９２０号公報などがある。
としては、たとえば特開昭５８−２０１３５３号公報に
あるように、半導体基板の主面に形成されたウェル領域
の下層部に、ウェル領域と同じ導電型の不純物高濃度領
域を設ける例がある。該不純物高濃度領域を設けること
により、ウェル領域内に形成される寄生トランジスタを
実質的にラテラル構造とし、電流増幅率を小さくして、
ラッチアップ現象の発生を抑制する。またウェル領域の
下層に不純物の高濃度領域をイオン注入法で形成する、
いわゆるレトログレードウェルの製造に関する開示例と
しては、例えば特開平１−１３０５６１号公報、特開平
４−３９２０号公報などがある。
【０００５】特に、ツインウェルのＣＭＯＳ構造を有す
る半導体装置では、図４に先行技術として示すように、
Ｎ型およびＰ型ウェル領域の両方がレトログレードウェ
ルであるような構造が一般的となっている。図４の左側
は入出力保護回路部であり、右側は内部回路部である。
両者は分離して描かれているが、同一の半導体チップの
一部を示したものである。まず、内部回路部について説
明する。Ｐ型シリコン基板１０１上に、Ｎ型ウェル領域
１０２、Ｐ型ウェル領域１０３が形成されている。また
内部回路部では、Ｎ型ウェル領域１０２の下層部に不純
物高濃度領域のＮ+型ウェル領域１０４が、またＰ型ウ
ェル領域１０３の下層部に不純物高濃度領域のＰ+型ウ
ェル領域１０５が、それぞれ設けられている。基板表面
には素子分離絶縁膜１０６が形成されている。Ｎ型ウェ
ル領域１０２の上には、ゲート電極１０７およびＰ++型
領域１０８からなるＰチャネル型ＭＯＳトランジスタ
が、Ｐ型ウェル領域１０３の上には、ゲート電極１０９
およびＮ++型領域１１０からなるＮチャネル型ＭＯＳト
ランジスタが形成されている。各ゲート電極の底面には
ゲート酸化膜が存在するが、図示は省略した。
る半導体装置では、図４に先行技術として示すように、
Ｎ型およびＰ型ウェル領域の両方がレトログレードウェ
ルであるような構造が一般的となっている。図４の左側
は入出力保護回路部であり、右側は内部回路部である。
両者は分離して描かれているが、同一の半導体チップの
一部を示したものである。まず、内部回路部について説
明する。Ｐ型シリコン基板１０１上に、Ｎ型ウェル領域
１０２、Ｐ型ウェル領域１０３が形成されている。また
内部回路部では、Ｎ型ウェル領域１０２の下層部に不純
物高濃度領域のＮ+型ウェル領域１０４が、またＰ型ウ
ェル領域１０３の下層部に不純物高濃度領域のＰ+型ウ
ェル領域１０５が、それぞれ設けられている。基板表面
には素子分離絶縁膜１０６が形成されている。Ｎ型ウェ
ル領域１０２の上には、ゲート電極１０７およびＰ++型
領域１０８からなるＰチャネル型ＭＯＳトランジスタ
が、Ｐ型ウェル領域１０３の上には、ゲート電極１０９
およびＮ++型領域１１０からなるＮチャネル型ＭＯＳト
ランジスタが形成されている。各ゲート電極の底面には
ゲート酸化膜が存在するが、図示は省略した。
【０００６】次に、入出力保護回路部について説明す
る。半導体基板１０１上に、Ｎ型ウェル領域１１１、Ｐ
型ウェル領域１１２が形成されている。また内部回路部
と同様に、Ｎ型ウェル領域１１１の下層部に不純物高濃
度領域のＮ+型ウェル領域１１３が、またＰ型ウェル領
域１１２の下層部に不純物高濃度領域のＰ+型ウェル領
域１１４が、それぞれ設けられている。基板表面には素
子分離絶縁膜１０６が形成されており、Ｎ型ウェル領域
１１１の上にはゲート電極１１５およびＰ++型領域１１
６からなるＰチャネル型ＭＯＳトランジスタが、Ｐ型ウ
ェル領域１１２の上にはゲート電極１１７およびＮ++型
領域１１８からなるＮチャネル型ＭＯＳトランジスタ
が、それぞれ形成されている（ゲート酸化膜の図示は省
略）。
る。半導体基板１０１上に、Ｎ型ウェル領域１１１、Ｐ
型ウェル領域１１２が形成されている。また内部回路部
と同様に、Ｎ型ウェル領域１１１の下層部に不純物高濃
度領域のＮ+型ウェル領域１１３が、またＰ型ウェル領
域１１２の下層部に不純物高濃度領域のＰ+型ウェル領
域１１４が、それぞれ設けられている。基板表面には素
子分離絶縁膜１０６が形成されており、Ｎ型ウェル領域
１１１の上にはゲート電極１１５およびＰ++型領域１１
６からなるＰチャネル型ＭＯＳトランジスタが、Ｐ型ウ
ェル領域１１２の上にはゲート電極１１７およびＮ++型
領域１１８からなるＮチャネル型ＭＯＳトランジスタ
が、それぞれ形成されている（ゲート酸化膜の図示は省
略）。
【０００７】このようなレトログレードウェルを採用す
ることにより、該半導体装置のラッチアップ耐性向上が
実現されてきた。
ることにより、該半導体装置のラッチアップ耐性向上が
実現されてきた。
【０００８】
【発明が解決しようとする課題】従来の半導体装置で
は、入出力端子へのサージ電流（電圧）から内部回路を
保護することを目的とした入出力保護回路部が設けられ
てきた。すなわち、入出力保護回路部を設けることで、
ＥＳＤ破壊や、入出力端子からの電流ノイズに起因する
ラッチアップから、内部回路部の保護が試みられてき
た。しかしながら、入出力保護回路部が形成されている
ウェル領域の下層部に、不純物高濃度領域が設けられる
と、ラッチアップ耐性が向上する反面、ＥＳＤ耐性が低
下するという課題がある。これは、以下の理由による。
第一には、入出力保護回路部が形成されているウェル領
域の下層部に不純物高濃度領域があると、寄生バイポー
ラトランジスタの電流増幅率が低下するため、入出力端
子から印加されるＥＳＤ電流のバイパス能力が低下す
る。このため、ＥＳＤ耐性が低下する。第二には、寄生
バイポーラトランジスタのエミッタ−ベース間をシャン
トする抵抗（シャント抵抗）が低下するため、ラテラル
バイポーラトランジスタが動作するための注入電流が増
加し、応答速度が遅くなる。このため、静電パルスが印
加された場合、入出力保護回路部は瞬時に応答できな
い。第三に、スナップバック電圧が高くなるため、ジュ
ール発熱量が増加し、熱破壊を発生しやすくなるためで
ある。
は、入出力端子へのサージ電流（電圧）から内部回路を
保護することを目的とした入出力保護回路部が設けられ
てきた。すなわち、入出力保護回路部を設けることで、
ＥＳＤ破壊や、入出力端子からの電流ノイズに起因する
ラッチアップから、内部回路部の保護が試みられてき
た。しかしながら、入出力保護回路部が形成されている
ウェル領域の下層部に、不純物高濃度領域が設けられる
と、ラッチアップ耐性が向上する反面、ＥＳＤ耐性が低
下するという課題がある。これは、以下の理由による。
第一には、入出力保護回路部が形成されているウェル領
域の下層部に不純物高濃度領域があると、寄生バイポー
ラトランジスタの電流増幅率が低下するため、入出力端
子から印加されるＥＳＤ電流のバイパス能力が低下す
る。このため、ＥＳＤ耐性が低下する。第二には、寄生
バイポーラトランジスタのエミッタ−ベース間をシャン
トする抵抗（シャント抵抗）が低下するため、ラテラル
バイポーラトランジスタが動作するための注入電流が増
加し、応答速度が遅くなる。このため、静電パルスが印
加された場合、入出力保護回路部は瞬時に応答できな
い。第三に、スナップバック電圧が高くなるため、ジュ
ール発熱量が増加し、熱破壊を発生しやすくなるためで
ある。
【０００９】従来の半導体装置では、ＮおよびＮ+型ウ
ェル領域、ＰおよびＰ+型ウェル領域がそれぞれ１回ず
つのフォトリソグラフィーで形成されるため、図４で示
したとおり、同一半導体チップ内にある内部回路部およ
び入出力保護回路部を構成するウェル領域のいずれに
も、不純物高濃度領域が存在していた。このため、入出
力保護回路部のＥＳＤ耐性は不十分で、入出力保護回路
としての機能を十分に果たしていなかった。
ェル領域、ＰおよびＰ+型ウェル領域がそれぞれ１回ず
つのフォトリソグラフィーで形成されるため、図４で示
したとおり、同一半導体チップ内にある内部回路部およ
び入出力保護回路部を構成するウェル領域のいずれに
も、不純物高濃度領域が存在していた。このため、入出
力保護回路部のＥＳＤ耐性は不十分で、入出力保護回路
としての機能を十分に果たしていなかった。
【００１０】特に、ＣＭＯＳが搭載された半導体装置を
宇宙空間などの放射線環境下で使用する場合、内部回路
部にはシングルイベントラッチアップ耐性が要求される
ため、内部回路部に含まれるウェル領域には不純物高濃
度領域が存在することが必須である。一方、使用環境の
如何に係わらず、内部回路部をＥＳＤや入出力端子から
の電流ノイズに起因するラッチアップから保護するに
は、入出力保護回路部を設ける必要があり、この入出力
保護回路部にはＥＳＤ耐性が要求される。すなわち、Ｃ
ＭＯＳより構成される内部回路部と入出力保護回路部が
搭載された半導体装置を宇宙空間などの放射線環境下で
使用する場合、内部回路部のラッチアップ耐性と入出力
保護回路部のＥＳＤ耐性の両立が強く望まれていた。
宇宙空間などの放射線環境下で使用する場合、内部回路
部にはシングルイベントラッチアップ耐性が要求される
ため、内部回路部に含まれるウェル領域には不純物高濃
度領域が存在することが必須である。一方、使用環境の
如何に係わらず、内部回路部をＥＳＤや入出力端子から
の電流ノイズに起因するラッチアップから保護するに
は、入出力保護回路部を設ける必要があり、この入出力
保護回路部にはＥＳＤ耐性が要求される。すなわち、Ｃ
ＭＯＳより構成される内部回路部と入出力保護回路部が
搭載された半導体装置を宇宙空間などの放射線環境下で
使用する場合、内部回路部のラッチアップ耐性と入出力
保護回路部のＥＳＤ耐性の両立が強く望まれていた。
【００１１】
【課題を解決するための手段】本発明は上記の事情に鑑
みてなされたものであり、上記課題を解決する本発明に
よれば、半導体基板上に形成された互いに異なる導電型
の第一ウェル領域および第二ウェル領域と、該第一ウェ
ル領域および第二ウェル領域にそれぞれ形成されたトラ
ンジスタとを含んでなるＣＭＯＳを備えた内部回路部
と、前記半導体基板上に形成された互いに異なる導電型
の第三ウェル領域および第四ウェル領域と、該第三ウェ
ル領域および第四ウェル領域にそれぞれ形成されたトラ
ンジスタとを含んでなるＣＭＯＳを備えた入出力保護回
路部とを有する半導体装置であって、前記第一ウェル領
域および第二ウェル領域は、不純物低濃度領域と、その
下方に設けられた該不純物低濃度領域と同じ導電型の不
純物高濃度領域とを含んでなり、前記第三ウェル領域お
よび第四ウェル領域は、不純物低濃度領域からなり、前
記内部回路部の不純物低濃度領域の不純物濃度と、前記
入出力保護回路部の不純物低濃度領域の不純物濃度とは
等しいことを特徴とする半導体装置が提供される。ま
た、前記第一、第二、第三および第四ウェル領域に含ま
れる不純物低濃度領域の不純物濃度は全て等しいことを
特徴とする上記の半導体装置が提供される。本願発明に
おいては、内部回路部に含まれるウェル領域の下層部に
不純物高濃度領域を形成するのに対し、入出力保護回路
部に含まれるウェル領域には不純物高濃度領域を形成す
ることなく、入出力保護回路部に含まれるウェル領域の
不純物濃度を、内部回路部に含まれる不純物高濃度領域
の不純物濃度より低くすることによって、良好なラッチ
アップ耐性と良好なＥＳＤ耐性が両立された半導体装置
を提供する。ただし、基板表面に近い領域を上層部と呼
び、基板表面から離れている領域を下層部と呼ぶ。
みてなされたものであり、上記課題を解決する本発明に
よれば、半導体基板上に形成された互いに異なる導電型
の第一ウェル領域および第二ウェル領域と、該第一ウェ
ル領域および第二ウェル領域にそれぞれ形成されたトラ
ンジスタとを含んでなるＣＭＯＳを備えた内部回路部
と、前記半導体基板上に形成された互いに異なる導電型
の第三ウェル領域および第四ウェル領域と、該第三ウェ
ル領域および第四ウェル領域にそれぞれ形成されたトラ
ンジスタとを含んでなるＣＭＯＳを備えた入出力保護回
路部とを有する半導体装置であって、前記第一ウェル領
域および第二ウェル領域は、不純物低濃度領域と、その
下方に設けられた該不純物低濃度領域と同じ導電型の不
純物高濃度領域とを含んでなり、前記第三ウェル領域お
よび第四ウェル領域は、不純物低濃度領域からなり、前
記内部回路部の不純物低濃度領域の不純物濃度と、前記
入出力保護回路部の不純物低濃度領域の不純物濃度とは
等しいことを特徴とする半導体装置が提供される。ま
た、前記第一、第二、第三および第四ウェル領域に含ま
れる不純物低濃度領域の不純物濃度は全て等しいことを
特徴とする上記の半導体装置が提供される。本願発明に
おいては、内部回路部に含まれるウェル領域の下層部に
不純物高濃度領域を形成するのに対し、入出力保護回路
部に含まれるウェル領域には不純物高濃度領域を形成す
ることなく、入出力保護回路部に含まれるウェル領域の
不純物濃度を、内部回路部に含まれる不純物高濃度領域
の不純物濃度より低くすることによって、良好なラッチ
アップ耐性と良好なＥＳＤ耐性が両立された半導体装置
を提供する。ただし、基板表面に近い領域を上層部と呼
び、基板表面から離れている領域を下層部と呼ぶ。
【００１２】また本発明によれば、（ａ）半導体基板上
に所定箇所が開口された第一のホトレジストを形成する
工程と、（ｂ）前記第一のホトレジストをマスクとして
イオン注入法を行うことにより、内部回路部に第一の不
純物低濃度領域、入出力保護回路部に第二の不純物低濃
度領域をそれぞれ形成する工程と、（ｃ）第一の不純物
低濃度領域上にのみ開口部が設けられた第二のホトレジ
ストを形成する工程と、（ｄ）前記第二のホトレジスト
をマスクとしてイオン注入法を行うことにより、前記第
一の不純物低濃度領域内の下層部に、前記第一の不純物
低濃度領域と同じ導電型の不純物高濃度領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法が
提供される。
に所定箇所が開口された第一のホトレジストを形成する
工程と、（ｂ）前記第一のホトレジストをマスクとして
イオン注入法を行うことにより、内部回路部に第一の不
純物低濃度領域、入出力保護回路部に第二の不純物低濃
度領域をそれぞれ形成する工程と、（ｃ）第一の不純物
低濃度領域上にのみ開口部が設けられた第二のホトレジ
ストを形成する工程と、（ｄ）前記第二のホトレジスト
をマスクとしてイオン注入法を行うことにより、前記第
一の不純物低濃度領域内の下層部に、前記第一の不純物
低濃度領域と同じ導電型の不純物高濃度領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法が
提供される。
【００１３】従来の製造方法では、一回のフォトリソグ
ラフィーにより、内部回路部および入出力保護回路部に
含まれるウェル領域を同時に形成するため、各回路部毎
に不純物の濃度分布が異なるウェル領域を形成すること
は困難であった。一方、本発明で開示される製造方法で
は、フォトリソグラフィーを二回行う。一回目のフォト
リソグラフィーでは、内部回路部および入出力保護回路
部に含まれるウェル領域を形成するいずれの位置でもホ
トレジストを開口するのに対し、二回目のフォトリソグ
ラフィーでは、内部回路部に含まれるウェル領域を形成
する位置においてのみホトレジストを開口する。このよ
うな製造方法を採用することにより、内部回路部に含ま
れるウェル領域の下層部にのみ、選択的に不純物高濃度
領域を形成することが可能となった。本発明で開示する
製造方法は簡便で量産性に優れているため、良好なラッ
チアップ耐性とＥＳＤ耐性を兼ね備える半導体装置を、
歩留まり良く、製造できるようになった。
ラフィーにより、内部回路部および入出力保護回路部に
含まれるウェル領域を同時に形成するため、各回路部毎
に不純物の濃度分布が異なるウェル領域を形成すること
は困難であった。一方、本発明で開示される製造方法で
は、フォトリソグラフィーを二回行う。一回目のフォト
リソグラフィーでは、内部回路部および入出力保護回路
部に含まれるウェル領域を形成するいずれの位置でもホ
トレジストを開口するのに対し、二回目のフォトリソグ
ラフィーでは、内部回路部に含まれるウェル領域を形成
する位置においてのみホトレジストを開口する。このよ
うな製造方法を採用することにより、内部回路部に含ま
れるウェル領域の下層部にのみ、選択的に不純物高濃度
領域を形成することが可能となった。本発明で開示する
製造方法は簡便で量産性に優れているため、良好なラッ
チアップ耐性とＥＳＤ耐性を兼ね備える半導体装置を、
歩留まり良く、製造できるようになった。
【００１４】不純物濃度の正確な制御が可能で、フォト
レジストをマスクにして位置選択的に不純物を添加でき
ることから、本発明においては、ウェル領域はイオン注
入法により形成される。イオン注入法にはイオンビーム
のエネルギーが数十ｋｅＶの低速法と、イオンビームの
エネルギーが数百ｋｅＶの高速法があるが、本発明に示
す比較的深いウェル領域を形成するには高速法が用いら
れる。好ましいエネルギーの範囲は１００ｋｅＶ以上５
００ｋｅＶ以下である。エネルギーが１００ｋｅＶを下
回ると形成されるウェル領域が浅くなり過ぎ、５００ｋ
ｅＶを上回ると深くなり過ぎる。好適なドーズ量の範囲
は，工程（ｂ）の場合で０．５×１０13ａｔｏｍｓ／ｃ
ｍ2以上５×１０13ａｔｏｍｓ／ｃｍ2以下、工程（ｄ）
の場合で１×１０13ａｔｏｍｓ／ｃｍ2以上１×１０14
ａｔｏｍｓ／ｃｍ2以下である。ドーズ量が好適な値を
下回ると、形成されるウェル領域の不純物濃度が低くな
り過ぎ、上回る場合は高くなり過ぎる。
レジストをマスクにして位置選択的に不純物を添加でき
ることから、本発明においては、ウェル領域はイオン注
入法により形成される。イオン注入法にはイオンビーム
のエネルギーが数十ｋｅＶの低速法と、イオンビームの
エネルギーが数百ｋｅＶの高速法があるが、本発明に示
す比較的深いウェル領域を形成するには高速法が用いら
れる。好ましいエネルギーの範囲は１００ｋｅＶ以上５
００ｋｅＶ以下である。エネルギーが１００ｋｅＶを下
回ると形成されるウェル領域が浅くなり過ぎ、５００ｋ
ｅＶを上回ると深くなり過ぎる。好適なドーズ量の範囲
は，工程（ｂ）の場合で０．５×１０13ａｔｏｍｓ／ｃ
ｍ2以上５×１０13ａｔｏｍｓ／ｃｍ2以下、工程（ｄ）
の場合で１×１０13ａｔｏｍｓ／ｃｍ2以上１×１０14
ａｔｏｍｓ／ｃｍ2以下である。ドーズ量が好適な値を
下回ると、形成されるウェル領域の不純物濃度が低くな
り過ぎ、上回る場合は高くなり過ぎる。
【００１５】ドーズ量一定でエネルギーを変化させなが
らイオン注入法を数回行い、不純物濃度が深さ方向に対
して、ならされていている構造となっている不純物領域
を形成することもできる。一回のイオン注入で形成され
る不純物領域の不純物濃度の深さ方向に対する依存性
は、一般的にガウス分布であり、所定の深さ位置でピー
クを有することが多い。しかし、イオン注入を数回行
い、異なる深さ位置でピークを有する複数の不純物領域
を重ね合わせることにより、図１（ｃ）に例示するよう
な不純物濃度が深さ方向に対して、ならされていている
不純物領域を形成することも可能である。さらに、ドー
ズ量およびエネルギーを変化させながらイオン注入法を
数回行うことにより、たとえば深くなるにしたがって不
純物濃度が徐々に上昇しているといった、複雑な濃度分
布を実現することもできる。また、イオン注入後、必要
に応じて、アニールなどの熱処理を行う場合もある。
らイオン注入法を数回行い、不純物濃度が深さ方向に対
して、ならされていている構造となっている不純物領域
を形成することもできる。一回のイオン注入で形成され
る不純物領域の不純物濃度の深さ方向に対する依存性
は、一般的にガウス分布であり、所定の深さ位置でピー
クを有することが多い。しかし、イオン注入を数回行
い、異なる深さ位置でピークを有する複数の不純物領域
を重ね合わせることにより、図１（ｃ）に例示するよう
な不純物濃度が深さ方向に対して、ならされていている
不純物領域を形成することも可能である。さらに、ドー
ズ量およびエネルギーを変化させながらイオン注入法を
数回行うことにより、たとえば深くなるにしたがって不
純物濃度が徐々に上昇しているといった、複雑な濃度分
布を実現することもできる。また、イオン注入後、必要
に応じて、アニールなどの熱処理を行う場合もある。
【００１６】本発明によれば、既に述べた課題が以下の
ように解決される。すなわち、内部回路部に含まれるウ
ェル領域の下層部に不純物高濃度領域が設けられている
ため、寄生バイポーラトランジスタのベース輸送効率が
小さくなり、電流増幅率が低下する。さらに、寄生バイ
ポーラトランジスタのシャント抵抗が小さくなる。この
ため、ラッチアップ発生の原因となるしきい値電流、お
よびラッチアップ状態を保持するために必要な保持電流
が大きくなり、ラッチアップに対する耐性が向上する。
ように解決される。すなわち、内部回路部に含まれるウ
ェル領域の下層部に不純物高濃度領域が設けられている
ため、寄生バイポーラトランジスタのベース輸送効率が
小さくなり、電流増幅率が低下する。さらに、寄生バイ
ポーラトランジスタのシャント抵抗が小さくなる。この
ため、ラッチアップ発生の原因となるしきい値電流、お
よびラッチアップ状態を保持するために必要な保持電流
が大きくなり、ラッチアップに対する耐性が向上する。
【００１７】また、入出力保護回路部に含まれるウェル
領域には不純物高濃度領域が存在していないため、寄生
バイポーラトランジスタの電流増幅率の低下が無く、入
出力端子からのＥＳＤ電流のバイパス能力が低下しな
い。また、シャント抵抗の低下が無いので、寄生バイポ
ーラトランジスタの応答速度が速い。さらに、スナップ
バック電圧が低く抑えられているので、ジュール発熱量
が小さい。以上の作用により、入出力保護回路部分のＥ
ＳＤ耐量の低下は防がれる。したがって、第一、第二、
第三および第四ウェル領域に含まれる不純物低濃度領域
の不純物濃度は、第一および第二ウェル領域に含まれる
不純物高濃度領域のいずれの不純物濃度よりも低い。
領域には不純物高濃度領域が存在していないため、寄生
バイポーラトランジスタの電流増幅率の低下が無く、入
出力端子からのＥＳＤ電流のバイパス能力が低下しな
い。また、シャント抵抗の低下が無いので、寄生バイポ
ーラトランジスタの応答速度が速い。さらに、スナップ
バック電圧が低く抑えられているので、ジュール発熱量
が小さい。以上の作用により、入出力保護回路部分のＥ
ＳＤ耐量の低下は防がれる。したがって、第一、第二、
第三および第四ウェル領域に含まれる不純物低濃度領域
の不純物濃度は、第一および第二ウェル領域に含まれる
不純物高濃度領域のいずれの不純物濃度よりも低い。
【００１８】
【発明の実施の形態】本発明においては、不純物低濃度
領域は、内部回路部の場合で、基板表面から深さが１．
２μｍ程度までの部分に形成されることが望ましく、入
出力保護回路部の場合で、基板表面から深さが２．４μ
ｍ程度までの部分に形成されることが望ましい。本発明
における不純物高濃度領域は、深さが基板表面から０．
５〜２．４μｍ程度までの部分に形成されることが望ま
しい。不純物濃度は深さ方向に対してピークを有してい
てもよく、ならされていてもよい。また、深くなるにし
たがって、不純物濃度が徐々に上昇してもよい。これら
の濃度分布に本発明は限定されるものではなく、さらに
複雑な濃度分布も可能である。一回のイオン注入で形成
される不純物領域は、一般にピークを有している。不純
物濃度が、ならされている領域は、ドーズ量一定でイオ
ンビームの加速エネルギーを変化させながらイオン注入
法を数回行い、さらに必要に応じて熱処理を行うことに
より形成することができる。さらに、ドーズ量およびエ
ネルギーを変化させながらイオン注入法を数回行うこと
により、複雑な濃度分布を有する不純物領域を形成する
ことも可能である。
領域は、内部回路部の場合で、基板表面から深さが１．
２μｍ程度までの部分に形成されることが望ましく、入
出力保護回路部の場合で、基板表面から深さが２．４μ
ｍ程度までの部分に形成されることが望ましい。本発明
における不純物高濃度領域は、深さが基板表面から０．
５〜２．４μｍ程度までの部分に形成されることが望ま
しい。不純物濃度は深さ方向に対してピークを有してい
てもよく、ならされていてもよい。また、深くなるにし
たがって、不純物濃度が徐々に上昇してもよい。これら
の濃度分布に本発明は限定されるものではなく、さらに
複雑な濃度分布も可能である。一回のイオン注入で形成
される不純物領域は、一般にピークを有している。不純
物濃度が、ならされている領域は、ドーズ量一定でイオ
ンビームの加速エネルギーを変化させながらイオン注入
法を数回行い、さらに必要に応じて熱処理を行うことに
より形成することができる。さらに、ドーズ量およびエ
ネルギーを変化させながらイオン注入法を数回行うこと
により、複雑な濃度分布を有する不純物領域を形成する
ことも可能である。
【００１９】不純物低濃度領域の不純物濃度は、平均さ
れた不純物の濃度を不純物濃度とする。ただし、平均す
る際に、拡散層の不純物濃度は計算から除外する。不純
物高濃度領域の不純物濃度は、最高値をもって不純物濃
度とする。さらに、本発明で開示されるウェル領域につ
いて、図１（ｂ）および（ｃ）を一例として説明する。
これらの図は、不純物濃度の深さ方向に対する依存性を
示しており、この例では、不純物低濃度領域の不純物濃
度は、ならされており、不純物濃度はｃLである。また
ｌ1〜ｌ2に含まれる下層部に形成されている、不純物高
濃度領域の不純物濃度はｃHである。不純物高濃度領域
の不純物濃度は、ならされていない。
れた不純物の濃度を不純物濃度とする。ただし、平均す
る際に、拡散層の不純物濃度は計算から除外する。不純
物高濃度領域の不純物濃度は、最高値をもって不純物濃
度とする。さらに、本発明で開示されるウェル領域につ
いて、図１（ｂ）および（ｃ）を一例として説明する。
これらの図は、不純物濃度の深さ方向に対する依存性を
示しており、この例では、不純物低濃度領域の不純物濃
度は、ならされており、不純物濃度はｃLである。また
ｌ1〜ｌ2に含まれる下層部に形成されている、不純物高
濃度領域の不純物濃度はｃHである。不純物高濃度領域
の不純物濃度は、ならされていない。
【００２０】本発明においては、前記第一ウェル領域お
よび第二ウェル領域に含まれる不純物高濃度領域の不純
物濃度は２．０×１０17ａｔｏｍｓ／ｃｍ3以上２．０
×１０18ａｔｏｍｓ／ｃｍ3以下であり、前記第一ウェ
ル領域、第二ウェル領域、第三ウェル領域および第四ウ
ェル領域に含まれる不純物低濃度領域の不純物濃度は
１．０×１０17ａｔｏｍｓ／ｃｍ3以上１．０×１０18
ａｔｏｍｓ／ｃｍ3以下であり、前記第一ウェル領域お
よび第二ウェル領域に含まれる不純物高濃度領域の不純
物濃度の、前記第三ウェル領域および第四ウェル領域に
含まれる不純物低濃度領域の不純物濃度に対する比は
１．２以上１０．０以下であることが好ましい。さらに
は、前記第一ウェル領域および第二ウェル領域に含まれ
る不純物高濃度領域の不純物濃度の、前記第三ウェル領
域および第四ウェル領域に含まれる不純物低濃度領域の
不純物濃度に対する比が１．５以上８．０以下であるこ
とが好ましい。
よび第二ウェル領域に含まれる不純物高濃度領域の不純
物濃度は２．０×１０17ａｔｏｍｓ／ｃｍ3以上２．０
×１０18ａｔｏｍｓ／ｃｍ3以下であり、前記第一ウェ
ル領域、第二ウェル領域、第三ウェル領域および第四ウ
ェル領域に含まれる不純物低濃度領域の不純物濃度は
１．０×１０17ａｔｏｍｓ／ｃｍ3以上１．０×１０18
ａｔｏｍｓ／ｃｍ3以下であり、前記第一ウェル領域お
よび第二ウェル領域に含まれる不純物高濃度領域の不純
物濃度の、前記第三ウェル領域および第四ウェル領域に
含まれる不純物低濃度領域の不純物濃度に対する比は
１．２以上１０．０以下であることが好ましい。さらに
は、前記第一ウェル領域および第二ウェル領域に含まれ
る不純物高濃度領域の不純物濃度の、前記第三ウェル領
域および第四ウェル領域に含まれる不純物低濃度領域の
不純物濃度に対する比が１．５以上８．０以下であるこ
とが好ましい。
【００２１】不純物高濃度領域の不純物濃度が低過ぎる
場合は、シングルイベントラッチアップ耐性が不十分と
なり、該濃度が高過ぎる場合は製造が困難となる。不純
物低濃度領域の不純物濃度が低過ぎる場合は、素子の作
動が不十分となり、該濃度が高過ぎる場合は、ＭＯＳト
ランジスタのソースおよびドレイン領域底部の接合容量
が増大して素子の動作速度が劣化する。また不純物低濃
度領域の不純物濃度が高過ぎる場合は、入出力保護回路
部のＥＳＤ耐性が不十分となる。さらに、前記不純物高
濃度領域の不純物濃度の、前記不純物低濃度領域の不純
物濃度に対する比が小さ過ぎる場合は、十分なラッチア
ップ耐性やＥＳＤ耐性が実現せず、高過ぎる場合は製造
が困難となる。さらに、前記第一、第二、第三および第
四ウェル領域に含まれる不純物低濃度領域の不純物濃度
は、すべて等しくても構わない。この場合、同じ導電型
のウェル領域を同一の工程で形成できるため、製造方法
は著しく簡略化される。ここに述べた不純物濃度の範囲
を上記の範囲内とすることにより、良好なラッチアップ
耐性、ＥＳＤ耐性、素子特性および生産性を実現するこ
とが可能となる。
場合は、シングルイベントラッチアップ耐性が不十分と
なり、該濃度が高過ぎる場合は製造が困難となる。不純
物低濃度領域の不純物濃度が低過ぎる場合は、素子の作
動が不十分となり、該濃度が高過ぎる場合は、ＭＯＳト
ランジスタのソースおよびドレイン領域底部の接合容量
が増大して素子の動作速度が劣化する。また不純物低濃
度領域の不純物濃度が高過ぎる場合は、入出力保護回路
部のＥＳＤ耐性が不十分となる。さらに、前記不純物高
濃度領域の不純物濃度の、前記不純物低濃度領域の不純
物濃度に対する比が小さ過ぎる場合は、十分なラッチア
ップ耐性やＥＳＤ耐性が実現せず、高過ぎる場合は製造
が困難となる。さらに、前記第一、第二、第三および第
四ウェル領域に含まれる不純物低濃度領域の不純物濃度
は、すべて等しくても構わない。この場合、同じ導電型
のウェル領域を同一の工程で形成できるため、製造方法
は著しく簡略化される。ここに述べた不純物濃度の範囲
を上記の範囲内とすることにより、良好なラッチアップ
耐性、ＥＳＤ耐性、素子特性および生産性を実現するこ
とが可能となる。
【００２２】不純物低濃度領域の厚みは０．３μｍ以上
１．２μｍ以下であることが好ましく、不純物高濃度領
域の厚みは０．３μｍ以上１．２μｍ以下であることが
好ましい。各ウェル領域の厚さが、これらの好ましい値
以外の場合、十分な素子特性やラッチアップ耐性が実現
できないばかりでなく、製造が困難となる。不純物領域
の厚みや不純物濃度は、たとえば二次イオン質量分析計
（ＳＩＭＳ）などを用いて測定される。
１．２μｍ以下であることが好ましく、不純物高濃度領
域の厚みは０．３μｍ以上１．２μｍ以下であることが
好ましい。各ウェル領域の厚さが、これらの好ましい値
以外の場合、十分な素子特性やラッチアップ耐性が実現
できないばかりでなく、製造が困難となる。不純物領域
の厚みや不純物濃度は、たとえば二次イオン質量分析計
（ＳＩＭＳ）などを用いて測定される。
【００２３】ラッチアップを抑制するには、基本的には
ウェル領域の抵抗を低下させればよい。内部回路部と比
較して、入出力保護回路部に対する高集積化の要求は低
く、入出力保護回路の構成面積に余裕がある。したがっ
て、入出力端子からの電流ノイズによるラッチアップの
発生を抑制することを目的に、入出力保護回路部のウェ
ル領域上に、同じ導電型の拡散層を設けることが好まし
い。この拡散層は、通常、入出力回路部のトランジスタ
を取り囲むように配置され、かつウェル領域と同電位に
固定される。この拡散層を設けることにより、入出力端
子からウェルに注入されたサージ電流の電荷がこの拡散
層に引き抜かれ、ＣＭＯＳのサイリスタ構造に起因する
ラッチアップが抑制される。このような効果を有し、ラ
ッチアップを抑制する拡散層であれば、該拡散層の不純
物濃度などは特に限定されない。すなわち、本発明にお
いては、前記第三ウェル領域上に、該ウェル領域と同じ
導電型の拡散層が形成されており、前記第四ウェル領域
上に、該ウェル領域と同じ導電型の拡散層が形成されて
いることが好ましい。このようにして、入出力保護回路
部の十分なラッチアップ耐量を確保することにより、放
射線由来の荷電粒子による電荷量程度では、入出力保護
回路部にラッチアップは発生しない。
ウェル領域の抵抗を低下させればよい。内部回路部と比
較して、入出力保護回路部に対する高集積化の要求は低
く、入出力保護回路の構成面積に余裕がある。したがっ
て、入出力端子からの電流ノイズによるラッチアップの
発生を抑制することを目的に、入出力保護回路部のウェ
ル領域上に、同じ導電型の拡散層を設けることが好まし
い。この拡散層は、通常、入出力回路部のトランジスタ
を取り囲むように配置され、かつウェル領域と同電位に
固定される。この拡散層を設けることにより、入出力端
子からウェルに注入されたサージ電流の電荷がこの拡散
層に引き抜かれ、ＣＭＯＳのサイリスタ構造に起因する
ラッチアップが抑制される。このような効果を有し、ラ
ッチアップを抑制する拡散層であれば、該拡散層の不純
物濃度などは特に限定されない。すなわち、本発明にお
いては、前記第三ウェル領域上に、該ウェル領域と同じ
導電型の拡散層が形成されており、前記第四ウェル領域
上に、該ウェル領域と同じ導電型の拡散層が形成されて
いることが好ましい。このようにして、入出力保護回路
部の十分なラッチアップ耐量を確保することにより、放
射線由来の荷電粒子による電荷量程度では、入出力保護
回路部にラッチアップは発生しない。
【００２４】本発明の半導体装置は、宇宙空間などの放
射線環境下で使用される電子部品に好適に搭載される。
なぜなら、内部回路部に含まれるウェル領域には不純物
高濃度領域が形成されているため、特に、荷電粒子の入
射によって引き起こされるシングルイベントラッチアッ
プが効果的に抑制されるからである。宇宙空間では高エ
ネルギーの荷電粒子が飛行しており、荷電粒子が半導体
装置に飛来した場合は、半導体基板の深層部まで到達し
てノイズ電流を発生させ、シングルイベントラッチアッ
プの原因となる。本発明においては、内部回路部に含ま
れるウェル領域の下層部に不純物高濃度領域が設けられ
ているため、荷電粒子が深層部まで到達する場合でも、
シングルイベントラッチアップの発生が防がれる。さら
に、荷電粒子の入射によって引き起こされる他のシング
ルイベントとして、シングルイベントアップセットがあ
るが、前記不純物高濃度領域はこれも効果的に抑制す
る。以上のことより、本発明で開示される半導体装置で
は、良好なシングルイベントラッチアップ耐性とＥＳＤ
耐性が両立されていることから、特に、宇宙空間などの
放射線環境でも良好に作動する。すなわち、本発明で
は、放射線環境下で用いられることを特徴とする半導体
装置が提供される。なお、放射線環境の例として、宇宙
空間、成層圏、オゾンホール、原子力設備の管理区域内
などを挙げることができる。
射線環境下で使用される電子部品に好適に搭載される。
なぜなら、内部回路部に含まれるウェル領域には不純物
高濃度領域が形成されているため、特に、荷電粒子の入
射によって引き起こされるシングルイベントラッチアッ
プが効果的に抑制されるからである。宇宙空間では高エ
ネルギーの荷電粒子が飛行しており、荷電粒子が半導体
装置に飛来した場合は、半導体基板の深層部まで到達し
てノイズ電流を発生させ、シングルイベントラッチアッ
プの原因となる。本発明においては、内部回路部に含ま
れるウェル領域の下層部に不純物高濃度領域が設けられ
ているため、荷電粒子が深層部まで到達する場合でも、
シングルイベントラッチアップの発生が防がれる。さら
に、荷電粒子の入射によって引き起こされる他のシング
ルイベントとして、シングルイベントアップセットがあ
るが、前記不純物高濃度領域はこれも効果的に抑制す
る。以上のことより、本発明で開示される半導体装置で
は、良好なシングルイベントラッチアップ耐性とＥＳＤ
耐性が両立されていることから、特に、宇宙空間などの
放射線環境でも良好に作動する。すなわち、本発明で
は、放射線環境下で用いられることを特徴とする半導体
装置が提供される。なお、放射線環境の例として、宇宙
空間、成層圏、オゾンホール、原子力設備の管理区域内
などを挙げることができる。
【００２５】本発明で開示される製造法においては、前
記第一のホトレジストを除去することなく、前記第一の
ホトレジストに前記第二のホトレジストを積層しても構
わない。このような工程を採用することにより、製造法
はさらに簡便なものとなり、製造コストは低減し、歩留
まりは向上する。具体的な効果については、実施例３で
述べる。
記第一のホトレジストを除去することなく、前記第一の
ホトレジストに前記第二のホトレジストを積層しても構
わない。このような工程を採用することにより、製造法
はさらに簡便なものとなり、製造コストは低減し、歩留
まりは向上する。具体的な効果については、実施例３で
述べる。
【００２６】
【実施例】（実施例１）本発明の半導体装置の実施を、
図１（ａ）に例示する。図１（ａ）の左側は入出力保護
回路部であり、右側は内部回路部である。両者は分離し
て描かれているが、同一の半導体チップの一部を示した
ものである。まず、内部回路部について説明する。Ｐ型
シリコン基板１上に、Ｎ型ウェル領域２、Ｐ型ウェル領
域３が形成されている。また内部回路部では、Ｎ型ウェ
ル領域２の下層部に不純物高濃度領域のＮ+型ウェル領
域４が、またＰ型ウェル領域３の下層部に不純物高濃度
領域のＰ+型ウェル領域５が、それぞれ設けられてい
る。基板表面には素子分離絶縁膜６が形成されている。
Ｎ型ウェル領域２の上には、ゲート電極７およびＰ++型
領域８からなるＰチャネル型ＭＯＳトランジスタが、Ｐ
型ウェル領域３の上には、ゲート電極９およびＮ++型領
域１０からなるＮチャネル型ＭＯＳトランジスタが形成
されている。各ゲート電極の底面にはゲート酸化膜が存
在するが、図示は省略した。
図１（ａ）に例示する。図１（ａ）の左側は入出力保護
回路部であり、右側は内部回路部である。両者は分離し
て描かれているが、同一の半導体チップの一部を示した
ものである。まず、内部回路部について説明する。Ｐ型
シリコン基板１上に、Ｎ型ウェル領域２、Ｐ型ウェル領
域３が形成されている。また内部回路部では、Ｎ型ウェ
ル領域２の下層部に不純物高濃度領域のＮ+型ウェル領
域４が、またＰ型ウェル領域３の下層部に不純物高濃度
領域のＰ+型ウェル領域５が、それぞれ設けられてい
る。基板表面には素子分離絶縁膜６が形成されている。
Ｎ型ウェル領域２の上には、ゲート電極７およびＰ++型
領域８からなるＰチャネル型ＭＯＳトランジスタが、Ｐ
型ウェル領域３の上には、ゲート電極９およびＮ++型領
域１０からなるＮチャネル型ＭＯＳトランジスタが形成
されている。各ゲート電極の底面にはゲート酸化膜が存
在するが、図示は省略した。
【００２７】次に、入出力保護回路部について説明す
る。半導体基板１上に、Ｎ型ウェル領域１１、Ｐ型ウェ
ル領域１２が形成されている。基板表面には素子分離絶
縁膜６が形成されており、Ｎ型ウェル領域１１の上には
ゲート電極１３およびＰ++型領域１４からなるＰチャネ
ル型ＭＯＳトランジスタが、Ｐ型ウェル領域１２の上に
はゲート電極１５およびＮ++型領域１６からなるＮチャ
ネル型ＭＯＳトランジスタが、それぞれ形成されている
（ゲート酸化膜の図示は省略）。入出力保護回路部に
は、ラッチアップ防止のための拡散層として、Ｎ++型領
域１７およびＰ++型領域１８が設けられている。
る。半導体基板１上に、Ｎ型ウェル領域１１、Ｐ型ウェ
ル領域１２が形成されている。基板表面には素子分離絶
縁膜６が形成されており、Ｎ型ウェル領域１１の上には
ゲート電極１３およびＰ++型領域１４からなるＰチャネ
ル型ＭＯＳトランジスタが、Ｐ型ウェル領域１２の上に
はゲート電極１５およびＮ++型領域１６からなるＮチャ
ネル型ＭＯＳトランジスタが、それぞれ形成されている
（ゲート酸化膜の図示は省略）。入出力保護回路部に
は、ラッチアップ防止のための拡散層として、Ｎ++型領
域１７およびＰ++型領域１８が設けられている。
【００２８】不純物高濃度領域は、基板表面から０．５
〜１．２μｍの範囲に形成されており、不純物濃度は、
Ｎ+型ウェル領域４でリン濃度が６．０×１０17（ａｔ
ｏｍｓ／ｃｍ3）、Ｐ+型ウェル領域５でボロン濃度が
１．０×１０18（ａｔｏｍｓ／ｃｍ3）である。入出力
保護回路部では、Ｎ型ウェル領域１１のリン濃度は３．
０×１０17（ａｔｏｍｓ／ｃｍ3）、Ｐ型ウェル領域１
２のボロン濃度は５．０×１０17（ａｔｏｍｓ／ｃ
ｍ3）である。内部および入出力保護回路部に含まれる
ウェル領域の不純物濃度の深さ方向に対する依存性を図
１（ｂ）および（ｃ）にそれぞれ示した。ウェル領域は
ｌ2の深さまで形成されており、拡散層の不純物濃度は
記載されていない。この場合、不純物低濃度領域の不純
物濃度は深さ方向に対して、ならされているが、本発明
はこれに限定されない。
〜１．２μｍの範囲に形成されており、不純物濃度は、
Ｎ+型ウェル領域４でリン濃度が６．０×１０17（ａｔ
ｏｍｓ／ｃｍ3）、Ｐ+型ウェル領域５でボロン濃度が
１．０×１０18（ａｔｏｍｓ／ｃｍ3）である。入出力
保護回路部では、Ｎ型ウェル領域１１のリン濃度は３．
０×１０17（ａｔｏｍｓ／ｃｍ3）、Ｐ型ウェル領域１
２のボロン濃度は５．０×１０17（ａｔｏｍｓ／ｃ
ｍ3）である。内部および入出力保護回路部に含まれる
ウェル領域の不純物濃度の深さ方向に対する依存性を図
１（ｂ）および（ｃ）にそれぞれ示した。ウェル領域は
ｌ2の深さまで形成されており、拡散層の不純物濃度は
記載されていない。この場合、不純物低濃度領域の不純
物濃度は深さ方向に対して、ならされているが、本発明
はこれに限定されない。
【００２９】この半導体装置の内部回路部は、放射線環
境下においても十分なシングルイベントラッチアップ耐
性を有しており、宇宙空間などの過酷な条件下で使用さ
れる素子として、好適に使用される。また入出力保護回
路部は十分なＥＳＤ耐性を示し、内部回路部を効果的に
ＥＳＤ電流から保護する。
境下においても十分なシングルイベントラッチアップ耐
性を有しており、宇宙空間などの過酷な条件下で使用さ
れる素子として、好適に使用される。また入出力保護回
路部は十分なＥＳＤ耐性を示し、内部回路部を効果的に
ＥＳＤ電流から保護する。
【００３０】（実施例２）次に、実施例１に開示した半
導体装置の製造方法について、図２を参照して説明す
る。まずＰ型シリコン基板１上に素子分離絶縁膜６を形
成する。続いて図２（ａ）に示す様に、Ｎ型ウェル３、
１２を形成する部分を開口してフォトレジスト１９を加
工する。この状態でボロンのイオン注入を行い、Ｐ型ウ
ェル３、１２を形成する。このとき、イオン注入のエネ
ルギー、ドーズ量の異なる複数回の注入を行うことによ
り、たとえば不純物濃度が、ならされたウェル領域の形
成、深くなるにしたがって不純物濃度が上昇しているウ
ェル領域の形成、チャネルストッパ・パンチスルースト
ッパの形成、しきい値電圧調整などを１回のフォトリソ
グラフィー工程で実現することができる。
導体装置の製造方法について、図２を参照して説明す
る。まずＰ型シリコン基板１上に素子分離絶縁膜６を形
成する。続いて図２（ａ）に示す様に、Ｎ型ウェル３、
１２を形成する部分を開口してフォトレジスト１９を加
工する。この状態でボロンのイオン注入を行い、Ｐ型ウ
ェル３、１２を形成する。このとき、イオン注入のエネ
ルギー、ドーズ量の異なる複数回の注入を行うことによ
り、たとえば不純物濃度が、ならされたウェル領域の形
成、深くなるにしたがって不純物濃度が上昇しているウ
ェル領域の形成、チャネルストッパ・パンチスルースト
ッパの形成、しきい値電圧調整などを１回のフォトリソ
グラフィー工程で実現することができる。
【００３１】次に、フォトレジスト１９を除去した後、
図２（ｂ）に示すように再びフォトレジスト加工を行
い、内部回路部のＰ型ウェル領域３の上方のみを開口し
たフォトレジスト２０を形成する。この状態でボロンの
イオン注入を行い、Ｐ型ウェル領域３の底部に、不純物
高濃度領域であるＰ+型ウェル領域５を形成する。
図２（ｂ）に示すように再びフォトレジスト加工を行
い、内部回路部のＰ型ウェル領域３の上方のみを開口し
たフォトレジスト２０を形成する。この状態でボロンの
イオン注入を行い、Ｐ型ウェル領域３の底部に、不純物
高濃度領域であるＰ+型ウェル領域５を形成する。
【００３２】図２（ａ）の状態でエネルギー１００〜３
００ｋｅＶ、ドーズ量２．０×１０ 13（ａｔｏｍｓ／ｃ
ｍ2）のボロン注入を数回行い、さらに図２（ｂ）の状
態でエネルギー３００ｋｅＶ、ドーズ量３．０×１０13
（ａｔｏｍｓ／ｃｍ2）のボロン注入を行うと、前記図
１の説明の箇所で述べたＰ+型ウェル領域５、Ｐ型ウェ
ル領域１２の不純物濃度が得られる。
００ｋｅＶ、ドーズ量２．０×１０ 13（ａｔｏｍｓ／ｃ
ｍ2）のボロン注入を数回行い、さらに図２（ｂ）の状
態でエネルギー３００ｋｅＶ、ドーズ量３．０×１０13
（ａｔｏｍｓ／ｃｍ2）のボロン注入を行うと、前記図
１の説明の箇所で述べたＰ+型ウェル領域５、Ｐ型ウェ
ル領域１２の不純物濃度が得られる。
【００３３】同様にして、さらに２回のフォトリソグラ
フィー工程とイオン注入工程を経ることにより、図１の
Ｎ型ウェル領域２、１１、Ｎ+型ウェル領域４を形成す
る。この後、通常の方法により、ゲート酸化膜、ゲート
電極、Ｐ++型領域、Ｎ++型領域などを形成し、図１の半
導体装置を得る。
フィー工程とイオン注入工程を経ることにより、図１の
Ｎ型ウェル領域２、１１、Ｎ+型ウェル領域４を形成す
る。この後、通常の方法により、ゲート酸化膜、ゲート
電極、Ｐ++型領域、Ｎ++型領域などを形成し、図１の半
導体装置を得る。
【００３４】この製造方法によって製造された半導体装
置におけるラッチアップ耐性とＥＳＤ耐性はいずれも良
好で、製造方法は簡便であるため、製造コストは低く、
歩留まりは高い。
置におけるラッチアップ耐性とＥＳＤ耐性はいずれも良
好で、製造方法は簡便であるため、製造コストは低く、
歩留まりは高い。
【００３５】（実施例３）図３は、図１に示した半導体
装置の他の製造方法を示すものである。まずＰ型シリコ
ン基板１上に素子分離絶縁膜６を形成する。続いて図３
（ａ）に示す様に、Ｐ型ウェル領域３、１２を形成する
部分を開口してフォトレジスト１９を加工する。この状
態でボロンのイオン注入を行い、Ｐ型ウェル３、１２を
形成する。ここまでの工程は実施例２と同様である。
装置の他の製造方法を示すものである。まずＰ型シリコ
ン基板１上に素子分離絶縁膜６を形成する。続いて図３
（ａ）に示す様に、Ｐ型ウェル領域３、１２を形成する
部分を開口してフォトレジスト１９を加工する。この状
態でボロンのイオン注入を行い、Ｐ型ウェル３、１２を
形成する。ここまでの工程は実施例２と同様である。
【００３６】次に、フォトレジスト１９を除去すること
なく、全面にフォトレジストを塗布する。続いてフォト
リソグラフィー加工を行うことにより、図３（ｂ）に示
す様に、入出力保護回路のみを覆うようなフォトレジス
ト２１を形成する。この状態でボロンのイオン注入を行
い、Ｐ型ウェル領域３の底部に、不純物高濃度領域であ
るＰ+型ウェル領域５を形成する。同様にして、さらに
２回のフォトリソグラフィー工程とイオン注入工程を経
ることにより、図１のＮ型ウェル領域２、１１、Ｎ+型
ウェル領域４を形成する。この後、通常の方法により、
ゲート酸化膜、ゲート電極、Ｐ++型領域、Ｎ++型領域な
どを形成し、図１の半導体装置を得る。この製造方法を
用いた場合、実施例２の場合に加え、さらに次のような
利点がある。
なく、全面にフォトレジストを塗布する。続いてフォト
リソグラフィー加工を行うことにより、図３（ｂ）に示
す様に、入出力保護回路のみを覆うようなフォトレジス
ト２１を形成する。この状態でボロンのイオン注入を行
い、Ｐ型ウェル領域３の底部に、不純物高濃度領域であ
るＰ+型ウェル領域５を形成する。同様にして、さらに
２回のフォトリソグラフィー工程とイオン注入工程を経
ることにより、図１のＮ型ウェル領域２、１１、Ｎ+型
ウェル領域４を形成する。この後、通常の方法により、
ゲート酸化膜、ゲート電極、Ｐ++型領域、Ｎ++型領域な
どを形成し、図１の半導体装置を得る。この製造方法を
用いた場合、実施例２の場合に加え、さらに次のような
利点がある。
【００３７】第一に、図３において、Ｐ型ウェル領域３
を形成するためのイオン注入と、Ｐ +型ウェル領域５を
形成するためのイオン注入を、同一のフォトレジスト１
９をマスクとして行うことができる。これにより、フォ
トリソグラフィー工程での目合わせズレによる横方向の
不純物プロファイルのばらつきを小さくすることができ
る。横方向の不純物プロファイルの変動は、横形寄生バ
イポーラトランジスタの電流増幅率の変動につながるの
で、横方向プロファイルの変動を小さくすることでラッ
チアップ耐性の変動も小さく抑えることができる。
を形成するためのイオン注入と、Ｐ +型ウェル領域５を
形成するためのイオン注入を、同一のフォトレジスト１
９をマスクとして行うことができる。これにより、フォ
トリソグラフィー工程での目合わせズレによる横方向の
不純物プロファイルのばらつきを小さくすることができ
る。横方向の不純物プロファイルの変動は、横形寄生バ
イポーラトランジスタの電流増幅率の変動につながるの
で、横方向プロファイルの変動を小さくすることでラッ
チアップ耐性の変動も小さく抑えることができる。
【００３８】第二に、図３（ｂ）のフォトレジスト２１
を形成するためのマスク（レティクル）は、入出力保護
回路部のみを覆うような単純な構成とすることができ
る。これにより、Ｎウェル領域の形成とＰウェル領域の
形成で、同じマスクを用いることができる。またゲート
アレイやエンベッデッドアレイの様に製品系列が固定さ
れているような場合は、入出力保護回路と内部回路の位
置関係が固定されているので、フォトレジスト２１を形
成するためのマスクを品種毎に作製する必要が無い。
を形成するためのマスク（レティクル）は、入出力保護
回路部のみを覆うような単純な構成とすることができ
る。これにより、Ｎウェル領域の形成とＰウェル領域の
形成で、同じマスクを用いることができる。またゲート
アレイやエンベッデッドアレイの様に製品系列が固定さ
れているような場合は、入出力保護回路と内部回路の位
置関係が固定されているので、フォトレジスト２１を形
成するためのマスクを品種毎に作製する必要が無い。
【００３９】
【発明の効果】本発明に示す半導体装置においては、内
部回路部に含まれるウェル領域の下層部に不純物高濃度
領域を形成するのに対し、入出力保護回路部に含まれる
ウェル領域には不純物高濃度領域を形成しないため、良
好なラッチアップ耐性と良好なＥＳＤ耐性が両立され
る。また、本発明に示す半導体装置は、内部回路部にシ
ングルイベントラッチアップ耐性が付与されているた
め、放射線環境下で好適に使用される。さらに、本発明
に示す半導体装置の製造方法においては、フォトリソグ
ラフィーが二回行われるため、特定のウェル領域の下層
部に選択的に不純物高濃度領域を形成することが可能と
なり、本発明で開示される半導体装置を、安価に、歩留
まり良く製造できる。
部回路部に含まれるウェル領域の下層部に不純物高濃度
領域を形成するのに対し、入出力保護回路部に含まれる
ウェル領域には不純物高濃度領域を形成しないため、良
好なラッチアップ耐性と良好なＥＳＤ耐性が両立され
る。また、本発明に示す半導体装置は、内部回路部にシ
ングルイベントラッチアップ耐性が付与されているた
め、放射線環境下で好適に使用される。さらに、本発明
に示す半導体装置の製造方法においては、フォトリソグ
ラフィーが二回行われるため、特定のウェル領域の下層
部に選択的に不純物高濃度領域を形成することが可能と
なり、本発明で開示される半導体装置を、安価に、歩留
まり良く製造できる。
【図１】 本発明の実施例１を示す概略断面図である。
【図２】 本発明の実施例１に示した半導体装置の製造
方法を示す概略断面図である。
方法を示す概略断面図である。
【図３】 本発明の実施例１に示した半導体装置の他の
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図４】 先行技術を示す概略断面図である。
１ 半導体基板（Ｐ型シリコン基板） ２ 不純物低濃度領域（Ｎ型ウェル領域） ３ 不純物低濃度領域（Ｐ型ウェル領域） ４ 不純物高濃度領域（Ｎ+型ウェル領域） ５ 不純物高濃度領域（Ｐ+型ウェル領域） ６ 素子分離絶縁膜 ７ ゲート電極 ８ Ｐ++型領域 ９ ゲート電極 １０ Ｎ++型領域 １１ 不純物低濃度領域（Ｎ型ウェル領域） １２ 不純物低濃度領域（Ｐ型ウェル領域） １３ ゲート電極 １４ Ｐ++型領域 １５ ゲート電極 １６ Ｎ++型領域 １７ 拡散層（Ｎ++型領域） １８ 拡散層（Ｐ++型領域） １９ フォトレジスト ２０ フォトレジスト ２１ フォトレジスト １０１ 半導体基板（Ｐ型シリコン基板） １０２ Ｎ型ウェル領域 １０３ Ｐ型ウェル領域 １０４ Ｎ+型ウェル領域 １０５ Ｐ+型ウェル領域 １０６ 素子分離絶縁膜 １０７ ゲート電極 １０８ Ｐ++型領域 １０９ ゲート電極 １１０ Ｎ++型領域 １１１ Ｎ型ウェル領域 １１２ Ｐ型ウェル領域 １１３ Ｎ+型ウェル領域 １１４ Ｐ+型ウェル領域 １１５ ゲート電極 １１６ Ｐ++型領域 １１７ ゲート電極 １１８ Ｎ++型領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/822 H01L 27/04 H01L 27/092
Claims (4)
- 【請求項１】 （ａ）半導体基板上に所定箇所が開口さ
れた第一のホトレジストを形成する工程と、 （ｂ）前記第一のホトレジストをマスクとしてイオン注
入法を行うことにより、内部回路部に第一の不純物低濃
度領域、入出力保護回路部に第二の不純物低濃度領域を
それぞれ形成する工程と、 （ｃ）第一の不純物低濃度領域上にのみ開口部が設けら
れた第二のホトレジストを形成する工程と、 （ｄ）前記第二のホトレジストをマスクとしてイオン注
入法を行うことにより、前記第一の不純物低濃度領域内
の下層部に、前記第一の不純物低濃度領域と同じ導電型
の不純物高濃度領域を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記内部回路部の不純物低濃度領域の不
純物濃度と、前記入出力保護回路部の不純物低濃度領域
の不純物濃度とは等しいことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記第一、第二、第三および第四ウェル
領域に含まれる不純物低濃度領域の不純物濃度は全て等
しいことを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記第一のホトレジストを除去すること
なく、前記第一のホトレジストに前記第二のホトレジス
トを積層することを特徴とする請求項１乃至３何れかに
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20745199A JP3348782B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法 |
| US09/618,104 US6413808B1 (en) | 1999-07-22 | 2000-07-17 | Semiconductor device and process for production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20745199A JP3348782B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法 |
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|---|---|
| JP2001035933A JP2001035933A (ja) | 2001-02-09 |
| JP3348782B2 true JP3348782B2 (ja) | 2002-11-20 |
Family
ID=16539999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20745199A Expired - Fee Related JP3348782B2 (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の製造方法 |
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| JP2003258120A (ja) * | 2002-03-07 | 2003-09-12 | Seiko Epson Corp | 半導体装置の製造方法 |
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| JP2012114274A (ja) * | 2010-11-25 | 2012-06-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5652379B2 (ja) * | 2011-11-21 | 2015-01-14 | 信越半導体株式会社 | 半導体基板の評価方法および評価用半導体基板 |
| CN111129119B (zh) * | 2019-12-30 | 2023-04-21 | 北京工业大学 | 一种碳化硅mos的单粒子加固器件结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62239567A (ja) | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Ｍｏｓ集積回路の製造方法 |
| JPH06105774B2 (ja) | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPH01169049A (ja) | 1987-12-25 | 1989-07-04 | Nippon Petrochem Co Ltd | 壁材用型枠材 |
| JPH0824147B2 (ja) | 1989-11-17 | 1996-03-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2991386B2 (ja) | 1990-01-11 | 1999-12-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR940009357B1 (ko) | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JPH06105774A (ja) | 1992-09-29 | 1994-04-19 | Mitsubishi Electric Home Appliance Co Ltd | 電気掃除機 |
| JP2570610B2 (ja) * | 1993-12-24 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
| JPH088308A (ja) | 1994-06-22 | 1996-01-12 | Tanaka Denshi Kogyo Kk | ボンディング方法及び半導体装置 |
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| JP3161508B2 (ja) | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
| JPH1065020A (ja) | 1996-08-21 | 1998-03-06 | Oki Electric Ind Co Ltd | 半導体装置 |
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1999
- 1999-07-22 JP JP20745199A patent/JP3348782B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-17 US US09/618,104 patent/US6413808B1/en not_active Expired - Fee Related
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