JP2991386B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にＭＯＳトランジスタ等の電界効果型トラン
ジスタに適した埋込不純物層の形成方法に関するもので
ある。
に関し、特にＭＯＳトランジスタ等の電界効果型トラン
ジスタに適した埋込不純物層の形成方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置は、電界効果型トランジスタ
やバイポーラ型トランジスタを構成素子として有してお
り、そのうち半導体基板にウェルを形成し、このウェル
の主表面にトランジスタを形成した半導体装置の代表例
は相補型ＭＯＳトランジスタ装置（以下、ＣＭＯＳトラ
ンジスタという）である。ＣＭＯＳトランジスタはｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとが混在しているのが特徴である。そしてこのＣＭ
ＯＳトランジスタの利点は電源端子間に流れる直流電流
が非常に小さいため、消費電力が極めて少ないことにあ
る。
やバイポーラ型トランジスタを構成素子として有してお
り、そのうち半導体基板にウェルを形成し、このウェル
の主表面にトランジスタを形成した半導体装置の代表例
は相補型ＭＯＳトランジスタ装置（以下、ＣＭＯＳトラ
ンジスタという）である。ＣＭＯＳトランジスタはｎチ
ャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジ
スタとが混在しているのが特徴である。そしてこのＣＭ
ＯＳトランジスタの利点は電源端子間に流れる直流電流
が非常に小さいため、消費電力が極めて少ないことにあ
る。
【０００３】またＣＭＯＳトランジスタにはその構造
上、電源端子に過大な電流が流れて素子を破壊するラッ
チアップ現象の問題があるが、この問題に対して耐性を
向上させることを目的とし、ウェル底部の濃度を高くし
て縦型寄生バイポーラトランジスタのベース領域に減速
電界を発生させるレトログレードウェルを高エネルギー
イオン注入を用いて形成する方法が発表されている。
上、電源端子に過大な電流が流れて素子を破壊するラッ
チアップ現象の問題があるが、この問題に対して耐性を
向上させることを目的とし、ウェル底部の濃度を高くし
て縦型寄生バイポーラトランジスタのベース領域に減速
電界を発生させるレトログレードウェルを高エネルギー
イオン注入を用いて形成する方法が発表されている。
【０００４】図４は高エネルギーイオン注入を用いてレ
トログレードウェルを形成する従来例を示している。ま
ずＰ型半導体基板１上にＬＯＣＯＳ（Local Oxidation
of Silicon) 法によって素子分離酸化膜３を形成する
（図４(a))。次にレジスト５を塗布し、Ｎ型レトログレ
ードウェル６を形成すべくパターニングを行いその後リ
ンイオンをエネルギー，注入量を変化させて複数回注入
し、Ｎ型レトログレードウェル６を形成する（図４
(b))。そしてレジスト除去後、レジスト５ａを再度塗布
し、Ｐ型レトログレードウェル７を形成すべくパターニ
ングを行い、ボロンイオンをエネルギー，注入量を変化
させて複数回注入してＰ型レトログレードウェル７を形
成する。（図４(c))。
トログレードウェルを形成する従来例を示している。ま
ずＰ型半導体基板１上にＬＯＣＯＳ（Local Oxidation
of Silicon) 法によって素子分離酸化膜３を形成する
（図４(a))。次にレジスト５を塗布し、Ｎ型レトログレ
ードウェル６を形成すべくパターニングを行いその後リ
ンイオンをエネルギー，注入量を変化させて複数回注入
し、Ｎ型レトログレードウェル６を形成する（図４
(b))。そしてレジスト除去後、レジスト５ａを再度塗布
し、Ｐ型レトログレードウェル７を形成すべくパターニ
ングを行い、ボロンイオンをエネルギー，注入量を変化
させて複数回注入してＰ型レトログレードウェル７を形
成する。（図４(c))。
【０００５】次にバイポーラ型トランジスタを搭載した
従来の半導体装置について説明する。図６はバイポーラ
トランジスタのフローティングコレクタやベース，エミ
ッタ領域を形成する従来の方法を示している。まず、Ｐ
型半導体基板１１上に高濃度のＮ型埋込層１２を形成す
る（図６(a))。次にこの上にシリコンのＮ型エピタキシ
ャル層１３を成長させ、その後上記半導体基板１１の所
定の領域に分離酸化膜１４を形成して素子領域間を分離
する（図６(b))。続いて高濃度のＮ型コレクタウォール
１５をイオン注入により形成し、さらに高濃度Ｐ型ベー
ス層１６及び高濃度Ｎ型エミッタ層１７を順次形成す
る。（図６(c))。
従来の半導体装置について説明する。図６はバイポーラ
トランジスタのフローティングコレクタやベース，エミ
ッタ領域を形成する従来の方法を示している。まず、Ｐ
型半導体基板１１上に高濃度のＮ型埋込層１２を形成す
る（図６(a))。次にこの上にシリコンのＮ型エピタキシ
ャル層１３を成長させ、その後上記半導体基板１１の所
定の領域に分離酸化膜１４を形成して素子領域間を分離
する（図６(b))。続いて高濃度のＮ型コレクタウォール
１５をイオン注入により形成し、さらに高濃度Ｐ型ベー
ス層１６及び高濃度Ｎ型エミッタ層１７を順次形成す
る。（図６(c))。
【０００６】
【発明が解決しようとする課題】図４に示すような従来
のレトログレードウェルを有するＣＭＯＳトランジスタ
では、ラッチアップ耐性はある程度向上するが、通常の
Ｐ型半導体基板を用いているため、抵抗の低いエピ基板
を用いた場合に比ベラッチアップ耐性の向上には限度が
あった。さらに埋込層が形成されていないため、ソフト
エラーに弱い、つまりα粒子によって発生した電子−正
孔対のうち逆バイアスされたキャパシタあるいはビット
線のＮ型領域に電子が収集され、これにより誤動作が生
ずるという問題点があった。
のレトログレードウェルを有するＣＭＯＳトランジスタ
では、ラッチアップ耐性はある程度向上するが、通常の
Ｐ型半導体基板を用いているため、抵抗の低いエピ基板
を用いた場合に比ベラッチアップ耐性の向上には限度が
あった。さらに埋込層が形成されていないため、ソフト
エラーに弱い、つまりα粒子によって発生した電子−正
孔対のうち逆バイアスされたキャパシタあるいはビット
線のＮ型領域に電子が収集され、これにより誤動作が生
ずるという問題点があった。
【０００７】また、従来のトランジスタの製造方法で
は、シリコンをエピタキシャル成長する工程を含むた
め、製造コストが高くなるという問題があった。
は、シリコンをエピタキシャル成長する工程を含むた
め、製造コストが高くなるという問題があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、ＣＭＯＳトランジスタの素子構
造としてラッチアップ耐量が大きくかつソフトエラーに
強い構造を低価格でかつ特性よく実現できる半導体装置
の製造方法を得ることを目的とする。
ためになされたもので、ＣＭＯＳトランジスタの素子構
造としてラッチアップ耐量が大きくかつソフトエラーに
強い構造を低価格でかつ特性よく実現できる半導体装置
の製造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、Ｐ型およびＮ型ウェルと、Ｐ型および
Ｎ型ウェルの下側に埋込不純物層を有する相補型ＭＯＳ
トランジスタの製造方法において、注入エネルギー百Ｋ
ｅＶ以上かつイオン注入量３×１０１４ions/cm２〜１
×１０１５ions/cm２の条件でシリコン単結晶半導体基
板の（１００）面へのイオン注入を行なって埋込不純物
層を形成する工程と、埋込不純物層を活性化するととも
に、結晶欠陥を回復する熱処理工程とを有することを特
徴とするものである。
置の製造方法は、Ｐ型およびＮ型ウェルと、Ｐ型および
Ｎ型ウェルの下側に埋込不純物層を有する相補型ＭＯＳ
トランジスタの製造方法において、注入エネルギー百Ｋ
ｅＶ以上かつイオン注入量３×１０１４ions/cm２〜１
×１０１５ions/cm２の条件でシリコン単結晶半導体基
板の（１００）面へのイオン注入を行なって埋込不純物
層を形成する工程と、埋込不純物層を活性化するととも
に、結晶欠陥を回復する熱処理工程とを有することを特
徴とするものである。
【００１０】
【作用】この発明に係る半導体装置の製造方法において
は、シリコン単結晶半導体基板内部に、その（１００）
面へのイオン注入を行なうことにより、高濃度埋込不純
物層を形成するので、簡略な工程で、寄生トランジスタ
のゲインを低減できるとともに、α線により生じた電子
を吸収することができる。また、注入エネルギー百Ｋｅ
Ｖ以上かつイオン注入量３×１０１４ions/cm２〜１×
１０１５ions/cm２の条件でイオン注入を行なって、埋
込不純物層を形成した後、熱処理を施すので、活性化す
るとともに、イオン注入の際にイオンの通過した領域に
発生した結晶欠陥を回復することができる。
は、シリコン単結晶半導体基板内部に、その（１００）
面へのイオン注入を行なうことにより、高濃度埋込不純
物層を形成するので、簡略な工程で、寄生トランジスタ
のゲインを低減できるとともに、α線により生じた電子
を吸収することができる。また、注入エネルギー百Ｋｅ
Ｖ以上かつイオン注入量３×１０１４ions/cm２〜１×
１０１５ions/cm２の条件でイオン注入を行なって、埋
込不純物層を形成した後、熱処理を施すので、活性化す
るとともに、イオン注入の際にイオンの通過した領域に
発生した結晶欠陥を回復することができる。
【００１１】
【００１２】
【実施例】図１は本発明の一実施例による半導体装置の
製造方法を説明するための断面工程図であり、図におい
て、図４と同一符号は同一または相当部分を示し、３は
半導体基板１のＮ型及びＰ型レトログレードウェル６，
７下側に形成されたＰ+ 型埋込不純物層である。
製造方法を説明するための断面工程図であり、図におい
て、図４と同一符号は同一または相当部分を示し、３は
半導体基板１のＮ型及びＰ型レトログレードウェル６，
７下側に形成されたＰ+ 型埋込不純物層である。
【００１３】次に製造方法について説明する。半導体基
板１に下敷酸化膜２を形成し、ボロンのイオン注入を注
入エネルギー百ＫｅＶから数ＭｅＶの範囲、イオン注入
量３×１０14ions/cm2程度で行いＰ型埋込層３を形成す
る（図１(a))。次に炉アニールあるいはラピッド サー
マル アニール（Rapid Thermal Anneal) 、つまりラン
プを用いた急加熱を行い、Ｐ型埋込層３を活性化し、イ
オン注入によって生じた欠陥を回復させる。その後ＬＯ
ＣＯＳ法によって素子分離酸化膜４を形成し（図１
(b))、レジスト５を塗布し、Ｎ型レトログレードウェル
６を形成すべくパターニングを行い、リンイオンをエネ
ルギー，注入量を変化させて複数回注入し、Ｎ型レトロ
グレードウェル６を形成する（図１(c))。続いてレジス
ト除去後に再度レジスト５ａを塗布し、Ｐ型レトログレ
ードウェル７を形成すべくパターニングを行い、ボロン
イオンをエネルギー，注入量を変化させて複数回注入
し、Ｐ型レトログレードウェル７を形成する（図１
(d))。そして上記レジスト５ａを除去し（図７(a))、そ
の後素子形成等の処理を行ってＣＭＯＳトランジスタを
完成する。
板１に下敷酸化膜２を形成し、ボロンのイオン注入を注
入エネルギー百ＫｅＶから数ＭｅＶの範囲、イオン注入
量３×１０14ions/cm2程度で行いＰ型埋込層３を形成す
る（図１(a))。次に炉アニールあるいはラピッド サー
マル アニール（Rapid Thermal Anneal) 、つまりラン
プを用いた急加熱を行い、Ｐ型埋込層３を活性化し、イ
オン注入によって生じた欠陥を回復させる。その後ＬＯ
ＣＯＳ法によって素子分離酸化膜４を形成し（図１
(b))、レジスト５を塗布し、Ｎ型レトログレードウェル
６を形成すべくパターニングを行い、リンイオンをエネ
ルギー，注入量を変化させて複数回注入し、Ｎ型レトロ
グレードウェル６を形成する（図１(c))。続いてレジス
ト除去後に再度レジスト５ａを塗布し、Ｐ型レトログレ
ードウェル７を形成すべくパターニングを行い、ボロン
イオンをエネルギー，注入量を変化させて複数回注入
し、Ｐ型レトログレードウェル７を形成する（図１
(d))。そして上記レジスト５ａを除去し（図７(a))、そ
の後素子形成等の処理を行ってＣＭＯＳトランジスタを
完成する。
【００１４】次に作用効果について説明する。以下、本
発明の形成方法によって形成された埋込不純物層を有す
るＭＯＳトランジスタの特性について説明する。寄生Ｎ
ＰＮトランジスタはレトログレードウェル下部にＰ型埋
込層３が形成されているため、ベース−エミッタ間の電
位差が小さくなり、ターンオン状態になりにくい。ま
た、ベースに相当する領域にＰ型埋込層３を形成してあ
るので、不純物濃度が高くなることによりベースでの再
結合が多くなる。よって寄生ＮＰＮトランジスタの電流
増幅率は小さくなる。これらの理由により寄生サイリス
タがオンしにくくなり、ラッチアップ耐性が向上する。
また、レトログレードウェルの下に高濃度埋込不純物層
３が形成されているため、α粒子誘起電荷の収集効率が
著しく低下し、ソフトエラーに対し非常に効果的であ
る。
発明の形成方法によって形成された埋込不純物層を有す
るＭＯＳトランジスタの特性について説明する。寄生Ｎ
ＰＮトランジスタはレトログレードウェル下部にＰ型埋
込層３が形成されているため、ベース−エミッタ間の電
位差が小さくなり、ターンオン状態になりにくい。ま
た、ベースに相当する領域にＰ型埋込層３を形成してあ
るので、不純物濃度が高くなることによりベースでの再
結合が多くなる。よって寄生ＮＰＮトランジスタの電流
増幅率は小さくなる。これらの理由により寄生サイリス
タがオンしにくくなり、ラッチアップ耐性が向上する。
また、レトログレードウェルの下に高濃度埋込不純物層
３が形成されているため、α粒子誘起電荷の収集効率が
著しく低下し、ソフトエラーに対し非常に効果的であ
る。
【００１５】ここで、ラッチアップ耐性，ソフトエラー
抑制に対しては埋込不純物層の濃度が高いほど効果が大
きいが、高エネルギーイオン注入によって埋込層が形成
されるために欠陥が生じ、高濃度にするとリーク電流大
きくなり、素子特性が悪くなる。しかし、本発明による
埋込不純物層の形成方法ではイオン注入量を３×１０14
ions/cm2程度に設定しているので、図２に示すようにリ
ーク電流が少なく、リーク電流の問題のない高濃度埋込
層の形成が可能となる。すなわち、上記埋込層３のリー
ク電流は、図２に示すように注入量が増加するにつれ大
きくなるが、図２に示したように注入量が１×１０14io
ns/cm2のときに最大となり、１×１０14ions/cm2を越え
ると減少する。このため注入量を３×１０14ions/cm2程
度に設定すればリーク電流の少ない埋込不純物を形成す
ることが可能となる。
抑制に対しては埋込不純物層の濃度が高いほど効果が大
きいが、高エネルギーイオン注入によって埋込層が形成
されるために欠陥が生じ、高濃度にするとリーク電流大
きくなり、素子特性が悪くなる。しかし、本発明による
埋込不純物層の形成方法ではイオン注入量を３×１０14
ions/cm2程度に設定しているので、図２に示すようにリ
ーク電流が少なく、リーク電流の問題のない高濃度埋込
層の形成が可能となる。すなわち、上記埋込層３のリー
ク電流は、図２に示すように注入量が増加するにつれ大
きくなるが、図２に示したように注入量が１×１０14io
ns/cm2のときに最大となり、１×１０14ions/cm2を越え
ると減少する。このため注入量を３×１０14ions/cm2程
度に設定すればリーク電流の少ない埋込不純物を形成す
ることが可能となる。
【００１６】また、図２はボロンイオン注入による埋込
層形成の場合を示したが、図３に示すようにリンイオン
注入の場合も同様のことがいえる。さらに熱処理温度に
関してリーク電流の大きさに差異はあるが、同様の傾向
を示している。よって高エネルギーイオン注入によって
埋込不純物層を形成する場合、注入エネルギー，熱処理
温度，イオン種にかかわらず、注入量を１×１０14ions
/cm2から１×１０15ions/cm2の範囲に設定すれば、リー
ク電流の少ない埋込不純物層を形成できる。
層形成の場合を示したが、図３に示すようにリンイオン
注入の場合も同様のことがいえる。さらに熱処理温度に
関してリーク電流の大きさに差異はあるが、同様の傾向
を示している。よって高エネルギーイオン注入によって
埋込不純物層を形成する場合、注入エネルギー，熱処理
温度，イオン種にかかわらず、注入量を１×１０14ions
/cm2から１×１０15ions/cm2の範囲に設定すれば、リー
ク電流の少ない埋込不純物層を形成できる。
【００１７】このように本実施例ではレトログレードウ
ェル６，７の下に高濃度不純物３を形成したので、寄生
トランジスタのゲインを低減してラッチアップ耐性を向
上でき、さらに上記不純物層３が埋込バリアとなって、
α粒子誘起電荷の収集効率が著しく低下することとな
り、ソフトエラーに対する耐量を増大できる。また、高
エネルギーイオン注入の注入量を３×１０14ions/cm2程
度に設定したため、埋込層３でのリーク電流を低減でき
る。
ェル６，７の下に高濃度不純物３を形成したので、寄生
トランジスタのゲインを低減してラッチアップ耐性を向
上でき、さらに上記不純物層３が埋込バリアとなって、
α粒子誘起電荷の収集効率が著しく低下することとな
り、ソフトエラーに対する耐量を増大できる。また、高
エネルギーイオン注入の注入量を３×１０14ions/cm2程
度に設定したため、埋込層３でのリーク電流を低減でき
る。
【００１８】なお、上記実施例では素子分離酸化膜形成
前に高エネルギーイオン注入及び熱処理を行ったが、こ
の熱処理は素子分離酸化膜形成のための熱処理とかねて
もよく、また高エネルギーイオン注入は素子分離酸化膜
形成後に行ってもよい。
前に高エネルギーイオン注入及び熱処理を行ったが、こ
の熱処理は素子分離酸化膜形成のための熱処理とかねて
もよく、また高エネルギーイオン注入は素子分離酸化膜
形成後に行ってもよい。
【００１９】また、上記実施例では高濃度埋込層がＰ型
埋込層である場合を示したが、これはＮ型グリッド埋込
層でもよく、この場合も高エネルギーリンイオン注入を
上記注入量の範囲で行ってよい。
埋込層である場合を示したが、これはＮ型グリッド埋込
層でもよく、この場合も高エネルギーリンイオン注入を
上記注入量の範囲で行ってよい。
【００２０】次に本発明の第２の実施例による半導体装
置の製造方法について説明する。図５はバイポーラトラ
ンジスタの素子構造を形成する各工程を示しており、図
において図６と同一符号は同一部分を示しており、２１
はＰ型半導体基板、２２は該基板中にイオン注入により
形成された高濃度のＮ型フローティングコレクタであ
り、イオン注入条件は上記実施例と同様である。２３は
イオン注入時のマスクとなるレジストパターンである。
置の製造方法について説明する。図５はバイポーラトラ
ンジスタの素子構造を形成する各工程を示しており、図
において図６と同一符号は同一部分を示しており、２１
はＰ型半導体基板、２２は該基板中にイオン注入により
形成された高濃度のＮ型フローティングコレクタであ
り、イオン注入条件は上記実施例と同様である。２３は
イオン注入時のマスクとなるレジストパターンである。
【００２１】次に製造方法について説明する。まず、Ｐ
型半導体基板２１上に所定のレジストパターン２３を形
成した後、これをマスクとしてリン，あるいは砒素等の
Ｎ型不純物のイオン注入を行い、高濃度のＮ型フローテ
ィングコレクタ２２を形成する。ここでのイオン注入で
は、注入エネルギーを百ＫｅＶから数ＭｅＶまでの範囲
に、イオン注入量を３×１０14ions/cm2程度に設定して
いる。その後炉アニール等によりＮ型フローティングコ
レクタ２２を活性化し、イオン注入によって生じた欠陥
を回復させる（図５(a))。次に上記レジストパターン２
３を除去した後、半導体基板２１の所定の領域にＬＯＣ
ＯＳ法によって素子分離酸化膜１４を形成し（図５
(b))、高濃度のＮ型コレクタウォール１５を上記フロー
ティングコレクタ２２に達するようイオン注入により形
成する（図５(c))。その後写真製版技術等を用いて高濃
度のＰ型ベース領域１６及び高濃度のＮ型エミッタ領域
１７を形成する（図７(b))。その後電極等を形成してバ
イポーラＩＣを完成する。
型半導体基板２１上に所定のレジストパターン２３を形
成した後、これをマスクとしてリン，あるいは砒素等の
Ｎ型不純物のイオン注入を行い、高濃度のＮ型フローテ
ィングコレクタ２２を形成する。ここでのイオン注入で
は、注入エネルギーを百ＫｅＶから数ＭｅＶまでの範囲
に、イオン注入量を３×１０14ions/cm2程度に設定して
いる。その後炉アニール等によりＮ型フローティングコ
レクタ２２を活性化し、イオン注入によって生じた欠陥
を回復させる（図５(a))。次に上記レジストパターン２
３を除去した後、半導体基板２１の所定の領域にＬＯＣ
ＯＳ法によって素子分離酸化膜１４を形成し（図５
(b))、高濃度のＮ型コレクタウォール１５を上記フロー
ティングコレクタ２２に達するようイオン注入により形
成する（図５(c))。その後写真製版技術等を用いて高濃
度のＰ型ベース領域１６及び高濃度のＮ型エミッタ領域
１７を形成する（図７(b))。その後電極等を形成してバ
イポーラＩＣを完成する。
【００２２】このように本実施例では、バイポーラトラ
ンジスタのフローティングコレクタ２２をイオン注入に
より形成したので、従来法における基板表面に拡散層を
形成した状態でのエピタキシャル成長を回避できる。こ
れにより製造コストの低廉化を図ることができるととも
に、エピタキシャル成長中の拡散による不純物層の広が
りを抑制して不純物拡散による素子特性の劣化を防止す
ることができる。また上記イオン注入では、イオン注入
量を３×１０14ions/cm2程度に設定し、しかも熱処理に
より結晶欠陥を回復するようにしているため、高濃度注
入のダメージによるリーク電流の増加を抑制できる。こ
の結果バイポーラトランジスタのフローティングコレク
タを有する素子構造を低価格でかつ特性よく実現でき
る。
ンジスタのフローティングコレクタ２２をイオン注入に
より形成したので、従来法における基板表面に拡散層を
形成した状態でのエピタキシャル成長を回避できる。こ
れにより製造コストの低廉化を図ることができるととも
に、エピタキシャル成長中の拡散による不純物層の広が
りを抑制して不純物拡散による素子特性の劣化を防止す
ることができる。また上記イオン注入では、イオン注入
量を３×１０14ions/cm2程度に設定し、しかも熱処理に
より結晶欠陥を回復するようにしているため、高濃度注
入のダメージによるリーク電流の増加を抑制できる。こ
の結果バイポーラトランジスタのフローティングコレク
タを有する素子構造を低価格でかつ特性よく実現でき
る。
【００２３】なお、この実施例では、ＮＰＮトランジス
タを例にとって説明したが、これはＰＮＰトランジスタ
でもよく、この場合Ｐ型不純物のボロン等を高エネルギ
ーでイオン注入してフローティングコレクタを形成す
る。
タを例にとって説明したが、これはＰＮＰトランジスタ
でもよく、この場合Ｐ型不純物のボロン等を高エネルギ
ーでイオン注入してフローティングコレクタを形成す
る。
【００２４】また、上記各実施例における熱処理は特に
限定はないが炉アニールよりラピッド・サーマル・アニ
ールの方が効果的である。さらに上記イオン注入量は図
２あるいは図３から認められる３×１０14ions/cm2から
１×１０15ions/cm2の範囲に限定されるものではなく、
３×１０14ions/cm2以上であれば、上記各実施例と同様
の効果を奏することが実験的に確認されている。
限定はないが炉アニールよりラピッド・サーマル・アニ
ールの方が効果的である。さらに上記イオン注入量は図
２あるいは図３から認められる３×１０14ions/cm2から
１×１０15ions/cm2の範囲に限定されるものではなく、
３×１０14ions/cm2以上であれば、上記各実施例と同様
の効果を奏することが実験的に確認されている。
【００２５】
【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、（１００）面へのイオン注入を
行なうことにより、シリコン単結晶半導体基板内部に高
濃度埋込不純物層を形成するので、寄生トランジスタの
ゲインを低減し、ラッチアップ耐性を向上するととも
に、α線により生じた電子を吸収し、ソフトエラー耐性
が向上したＣＭＯＳトランジスタを、簡略な工程で得る
ことができる。また、注入エネルギー百ＫｅＶ以上かつ
イオン注入量３×１０１４ions/cm２〜１×１０１５ion
s/cm２の条件でイオン注入を行なって埋込不純物を形成
した後、熱処理を施して活性化するとともに、イオン注
入の際にイオンの通過した領域に発生した結晶欠陥を回
復するので、リーク電流を低減させることができるとい
う効果を奏する。
置の製造方法によれば、（１００）面へのイオン注入を
行なうことにより、シリコン単結晶半導体基板内部に高
濃度埋込不純物層を形成するので、寄生トランジスタの
ゲインを低減し、ラッチアップ耐性を向上するととも
に、α線により生じた電子を吸収し、ソフトエラー耐性
が向上したＣＭＯＳトランジスタを、簡略な工程で得る
ことができる。また、注入エネルギー百ＫｅＶ以上かつ
イオン注入量３×１０１４ions/cm２〜１×１０１５ion
s/cm２の条件でイオン注入を行なって埋込不純物を形成
した後、熱処理を施して活性化するとともに、イオン注
入の際にイオンの通過した領域に発生した結晶欠陥を回
復するので、リーク電流を低減させることができるとい
う効果を奏する。
【００２６】
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置の製造方法
を示す図である。
を示す図である。
【図２】高エネルギーボロン注入により埋込層を形成し
た場合の注入量とリーク電流の関係を示す図である。
た場合の注入量とリーク電流の関係を示す図である。
【図３】高エネルギーリン注入により埋込層を形成した
場合の注入量とリーク電流の関係を示す図である。
場合の注入量とリーク電流の関係を示す図である。
【図４】従来のレトログレードウェルの形成工程を示す
図である。
図である。
【図５】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図６】従来のフローティングコレクタの形成工程を示
す図である。
す図である。
【図７】本発明の第１，第２の実施例による半導体装置
の製造方法の説明図である。
の製造方法の説明図である。
１ 半導体基板 ２ 下敷酸化膜 ３ 埋込不純物層 ４ 素子分離酸化膜 ５ａ レジスト ６ Ｎ型レトログレードウェル ７ Ｐ型レトログレードウェル １４ 分離酸化膜 ２１ Ｐ型半導体基板 ２２ フローティングコレクタ ２３ レジスト
Claims (1)
- 【請求項１】 Ｐ型およびＮ型ウェルと、前記Ｐ型およ
びＮ型ウェルの下側に埋込不純物層を有する相補型ＭＯ
Ｓトランジスタの製造方法において、 注入エネルギー百ＫｅＶ以上かつイオン注入量３×１０
１４ions/cm２〜１×１０１５ions/cm２の条件でシリコ
ン単結晶半導体基板の（１００）面へのイオン注入を行
なって前記埋込不純物層を形成する工程と、 前記埋込不純物層を活性化するとともに、結晶欠陥を回
復する熱処理工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2410689A JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-5653 | 1990-01-11 | ||
| JP565390 | 1990-01-11 | ||
| JP2410689A JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
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| JP2991386B2 true JP2991386B2 (ja) | 1999-12-20 |
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ID=26339628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410689A Expired - Lifetime JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991386B2 (ja) |
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| AU8277198A (en) * | 1997-06-30 | 1999-01-19 | Symbios, Inc. | High dose p+ buried layer structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01114075A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02205018A (ja) * | 1989-02-03 | 1990-08-14 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-12-13 JP JP2410689A patent/JP2991386B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH043920A (ja) | 1992-01-08 |
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