JPH043920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH043920A JPH043920A JP2410689A JP41068990A JPH043920A JP H043920 A JPH043920 A JP H043920A JP 2410689 A JP2410689 A JP 2410689A JP 41068990 A JP41068990 A JP 41068990A JP H043920 A JPH043920 A JP H043920A
- Authority
- JP
- Japan
- Prior art keywords
- buried
- type
- resist
- ions
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002513 implantation Methods 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 230000007547 defect Effects 0.000 claims abstract description 8
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 10
- 229910052796 boron Inorganic materials 0.000 abstract description 8
- -1 boron ions Chemical class 0.000 abstract description 8
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000008569 process Effects 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000979 retarding effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００月
【産業上の利用分野】
この発明は半導体装置の製造方法に関し、特にＭＯＳ）
ランジスタ等の電界効果型トランジスタやバイポーラト
ランジスタに適しな埋込不純物層の形成方法に関するも
のである。 ［０００２］
ランジスタ等の電界効果型トランジスタやバイポーラト
ランジスタに適しな埋込不純物層の形成方法に関するも
のである。 ［０００２］
半導体装置は、電界効果型トランジスタやバイポーラ型
トランジスタを構成素子として有しており、そのうち半
導体基板にウェルを形成し、このウェルの主表面にトラ
ンジスタを形成した半導体装置の代表例は相補型ＭＯＳ
トランジスタ装置（以下、ＣＭＯＳトランジスタという
）である。ＣＭＯＳトランジスタはｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタとが混在し
ているのが特徴である。そしてこのＣＭＯＳトランジス
タの利点は電源端子間に流れる直流電流が非常に小さい
ため、消費電力が極めて少ないことにある。 ［０００３］ またＣＭＯ５）ランジスタにはその構造上、電源端子に
過大な電流が流れて素子を破壊するラッチアップ現象の
問題があるが、この問題に対して耐性を向上させること
を目的とし、ウェル底部の濃度を高くして縦型寄生バイ
ポーラトランジスタのベース領域に減速電界を発生させ
るレトログレードウェルを高エネルギーイオン注入を用
いて形成する方法が発表されている。 ［０００４］ 図４は高エネルギーイオン注入を用いてレトログレード
ウェルを形成する従来例を示しティる。まずＰ型半導体
基板１上にＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａ
ｔｉｏｎ ｏｆ ５ｉ１ｉｃｏｎ）法によって素子分離
酸化膜３を形成する（図４（ａ））。次にレジスト５を
塗布し、Ｎ型レトログレードウェル６を形成すべくパタ
ーニングを行いその後リンイオンをエネルギー、注入量
を変化させて複数回注入し、Ｎ型レトログレードウェル
６を形成する（図４（ｂ））。そしてレジスト除去後、
レジスト５ａを再度塗布し、Ｐ型しトログレードウェル
７を形成すべくパターニングを行い、ボロンイオンをエ
ネルギー、注入量を変化させて複数回注入してＰ型しト
ログレードウェル７を形成する（図４（ｃ））。 ［０００５］ 次にバイポーラ型トランジスタを搭載した従来の半導体
装置について説明する。図６はバイポーラトランジスタ
のフローティングコレクタやベース、エミッタ領域を形
成する従来の方法を示している。まず、Ｐ型半導体基板
１１上に高濃度のＮ型埋込層１２を形成する（図６（ａ
））。次にこの上にシリコンのＮ型エピタキシャル層１
３を成長させ、その後上記半導体基板１１の所定の領域
に分離酸化膜１４を形成して素子領域間を分離する（図
６（ｂ））。続いて高濃度のＮ型コレクタウオール１５
をイオン注入により形成し、さらに高濃度Ｐ型ベース層
１６及び高濃度Ｎ型エミツタ層１７を順次形成する（図
６（ｃ））。 ［０００６］
トランジスタを構成素子として有しており、そのうち半
導体基板にウェルを形成し、このウェルの主表面にトラ
ンジスタを形成した半導体装置の代表例は相補型ＭＯＳ
トランジスタ装置（以下、ＣＭＯＳトランジスタという
）である。ＣＭＯＳトランジスタはｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタとが混在し
ているのが特徴である。そしてこのＣＭＯＳトランジス
タの利点は電源端子間に流れる直流電流が非常に小さい
ため、消費電力が極めて少ないことにある。 ［０００３］ またＣＭＯ５）ランジスタにはその構造上、電源端子に
過大な電流が流れて素子を破壊するラッチアップ現象の
問題があるが、この問題に対して耐性を向上させること
を目的とし、ウェル底部の濃度を高くして縦型寄生バイ
ポーラトランジスタのベース領域に減速電界を発生させ
るレトログレードウェルを高エネルギーイオン注入を用
いて形成する方法が発表されている。 ［０００４］ 図４は高エネルギーイオン注入を用いてレトログレード
ウェルを形成する従来例を示しティる。まずＰ型半導体
基板１上にＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａ
ｔｉｏｎ ｏｆ ５ｉ１ｉｃｏｎ）法によって素子分離
酸化膜３を形成する（図４（ａ））。次にレジスト５を
塗布し、Ｎ型レトログレードウェル６を形成すべくパタ
ーニングを行いその後リンイオンをエネルギー、注入量
を変化させて複数回注入し、Ｎ型レトログレードウェル
６を形成する（図４（ｂ））。そしてレジスト除去後、
レジスト５ａを再度塗布し、Ｐ型しトログレードウェル
７を形成すべくパターニングを行い、ボロンイオンをエ
ネルギー、注入量を変化させて複数回注入してＰ型しト
ログレードウェル７を形成する（図４（ｃ））。 ［０００５］ 次にバイポーラ型トランジスタを搭載した従来の半導体
装置について説明する。図６はバイポーラトランジスタ
のフローティングコレクタやベース、エミッタ領域を形
成する従来の方法を示している。まず、Ｐ型半導体基板
１１上に高濃度のＮ型埋込層１２を形成する（図６（ａ
））。次にこの上にシリコンのＮ型エピタキシャル層１
３を成長させ、その後上記半導体基板１１の所定の領域
に分離酸化膜１４を形成して素子領域間を分離する（図
６（ｂ））。続いて高濃度のＮ型コレクタウオール１５
をイオン注入により形成し、さらに高濃度Ｐ型ベース層
１６及び高濃度Ｎ型エミツタ層１７を順次形成する（図
６（ｃ））。 ［０００６］
図４に示すような従来のレトログレードウェルを有する
ＣＭＯＳトランジスタでは、ラッチアップ耐性はある程
度向上する力へ通常のＰ型半導体基板を用いているため
、抵抗の低いエビ基板を用いた場合に比ベラッチアップ
耐性の向上には限度があった。さらに埋込層が形成され
ていないため、ソフトエラーに弱い、つまりα粒子によ
って発生した電子−正孔対のうち逆バイアスされたキャ
パシタあるいはビット線のＮ型領域に電子が収集され、
これにより誤動作が生ずるという問題点があった。 ［０００７］ また図６に示すような従来のフローティングコレクタ１
２を有するバイポーラトランジスタの製造方法では、シ
リコンをエピタキシャル成長する工程を含むため、製造
コストが高く、またエピタキシャル成長中にフローティ
ングコレクタ１２中の不純物が拡散してトランジスタ特
性が劣化するという問題があった。 ［０００８］ この発明は上記のような問題点を解消するためになされ
たもので、ＣＭＯＳトランジスタの素子構造としてラッ
チアップ耐量が大きくかつソフトエラーに強い構造を実
現でき、またバイポーラトランジスタのフローティング
コレクタを有する素子構造を低価格でかつ特性よく実現
できる半導体装置の製造方法を得ることを目的とする。 ［０００９］
ＣＭＯＳトランジスタでは、ラッチアップ耐性はある程
度向上する力へ通常のＰ型半導体基板を用いているため
、抵抗の低いエビ基板を用いた場合に比ベラッチアップ
耐性の向上には限度があった。さらに埋込層が形成され
ていないため、ソフトエラーに弱い、つまりα粒子によ
って発生した電子−正孔対のうち逆バイアスされたキャ
パシタあるいはビット線のＮ型領域に電子が収集され、
これにより誤動作が生ずるという問題点があった。 ［０００７］ また図６に示すような従来のフローティングコレクタ１
２を有するバイポーラトランジスタの製造方法では、シ
リコンをエピタキシャル成長する工程を含むため、製造
コストが高く、またエピタキシャル成長中にフローティ
ングコレクタ１２中の不純物が拡散してトランジスタ特
性が劣化するという問題があった。 ［０００８］ この発明は上記のような問題点を解消するためになされ
たもので、ＣＭＯＳトランジスタの素子構造としてラッ
チアップ耐量が大きくかつソフトエラーに強い構造を実
現でき、またバイポーラトランジスタのフローティング
コレクタを有する素子構造を低価格でかつ特性よく実現
できる半導体装置の製造方法を得ることを目的とする。 ［０００９］
この発明に係る半導体装置の製造方法は、半導体基板内
部に高濃度埋込不純物層を、イオン注入量が３ Ｘ １
０１４ｉｏｎｓ／ｃｍ以上でカリ注入エネルギーが百Ｋ
ｅＶ以上であるイオン注入により形成し、その後上記埋
込不純物層に熱処理を施して活性化するとともに結晶欠
陥を回復するようにしたものである。 ［００１０］
部に高濃度埋込不純物層を、イオン注入量が３ Ｘ １
０１４ｉｏｎｓ／ｃｍ以上でカリ注入エネルギーが百Ｋ
ｅＶ以上であるイオン注入により形成し、その後上記埋
込不純物層に熱処理を施して活性化するとともに結晶欠
陥を回復するようにしたものである。 ［００１０］
二の発明においては、半導体基板内部に高濃度埋込不純
物層を形成したから、ＣＭＯＳトランジスタの素子構造
では寄生トランジスタのゲインを低減してラッチアップ
耐性を向上できる。また、上記高濃度不純物層が埋込バ
リアとなって、α線により生じた電子が該埋込バリアに
吸収されることとなり、ソフトエラーに対する耐量が増
大する。また、高エネルギーイオン注入の注入量を３
Ｘ １０１４ｉ。 ｎｓ／ｃｍ以上に設定したため、リーク電流の少ない高
濃度埋込不純物層を形成することができる。 ［００１１］ またバイポーラ型トランジスタの素子構造では、上記高
濃度埋込不純物層の形成方法によりフローティングコレ
クタを形成することにより、基板表面に拡散層を形成し
た状態でのエピタキシャル成長を回避でき、これにより
製造コストの低廉化を図り、エピタキシャル成長中の不
純物の拡散による素子特性劣化を防止することができる
。 ［００１２］
物層を形成したから、ＣＭＯＳトランジスタの素子構造
では寄生トランジスタのゲインを低減してラッチアップ
耐性を向上できる。また、上記高濃度不純物層が埋込バ
リアとなって、α線により生じた電子が該埋込バリアに
吸収されることとなり、ソフトエラーに対する耐量が増
大する。また、高エネルギーイオン注入の注入量を３
Ｘ １０１４ｉ。 ｎｓ／ｃｍ以上に設定したため、リーク電流の少ない高
濃度埋込不純物層を形成することができる。 ［００１１］ またバイポーラ型トランジスタの素子構造では、上記高
濃度埋込不純物層の形成方法によりフローティングコレ
クタを形成することにより、基板表面に拡散層を形成し
た状態でのエピタキシャル成長を回避でき、これにより
製造コストの低廉化を図り、エピタキシャル成長中の不
純物の拡散による素子特性劣化を防止することができる
。 ［００１２］
図１は本発明の一実施例による半導体装置の製造方法を
説明するための断面工程図であり、図において、図４と
同一符号は同一または相当部分を示し、３は半導体基板
１のＮ型及びＰ型レトログレードウェル６．７下側に形
成されたＰ 型埋込不純物層である。 ［００１３］ 次に製造方法について説明する。半導体基板１に下敷酸
化膜２を形成し、ボロンのイオン注入を注入エネルギー
百ＫｅＶから数ＭｅＶの範囲、イオン注入量３Ｘ １０
１４ｉｏｎｓ／ｃｍ程度で行いＰ型埋込層３を形成する
（図１（ａ））。次に類アニールあるいはラピッド サ
ーマル アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ） ツまりランプを用いた急加熱を行い、Ｐ
型埋込層３を活性化し、イオン注入によって生じた欠陥
を回復させる。その後ＬＯＣＯ３法によって素子分離酸
化膜４を形成しく図１（ｂ））、レジスト５を塗布し、
Ｎ型レトログレードウェル６を形成すべくパターニング
を行い、リンイオンをエネルギー、注入量を変化させて
複数回注入し、Ｎ型レトログレードウェル６を形成する
（図１（ｃ））。続いてレジスト除去後に再度レジスト
５ａを塗布し、Ｐ型しトログレードウェル７を形成すべ
くパターニングを行い、ボロンイオンをエネルギー、注
入量を変化させて複数回注入し、Ｐ型しトログレードウ
ェル７を形成する（図１（ｄ））。そして上記レジスト
５ａを除去しく図７（ａ））、その後素子形成等の処理
を行ってＣＭＯ５）ランジスタを完成する。 ［００１４］ 次に作用効果について説明する。以下、本発明の形成方
法によって形成された埋込不純物層を有するＭＯＳ）ラ
ンジスタの特性について説明する。寄生ＮＰＮトランジ
スタはレトログレードウェル下部にＰ型埋込層３が形成
されているためベース−エミッタ間の電位差が小さくな
り、ターンオン状態になリニくい。また、ベースに相当
する領域にＰ型埋込層３を形成しであるので、不純物濃
度が高くなることによりベースでの再結合が多くなる。 よって寄生ＮＰＮ）ランジスタの電流増幅率は小さくな
る。これらの理由により寄生サイリスタがオンしにくく
なり、ラッチアップ耐性が向上する。また、レトログレ
ードウェルの下に高濃度埋込不純物層３が形成されてい
るため、α粒子誘起電荷の収集効率が著しく低下し、ソ
フトエラーに対し非常に効果的である。 ［００１５］ ここで、ラッチアップ耐性、ソフトエラー抑制に対して
は埋込不純物層の濃度が高いほど効果が大きいカミ高エ
ネルギーイオン注入によって埋込層が形成されるために
欠陥が生じ、高濃度にするとリーク電流大きくなり、素
子特性が悪くなる。しかし、本発明による埋込不純物層
の形成方法ではイオン注入量を３×１０１４ｉｏｎｓ／
ｃｍ程度に設定しているので、図２に示すようにリーク
電流が少なく、リーク電流の問題のない高濃度埋込層の
形成が可能となる。すなわち、上記埋込層３のリーク電
流は、図２に示すように注入量が増加するにつれ大きく
なる力へ図２に示したように注入量がＩ Ｘ １０１４
ｉｏｎｓ／ｃｍのときに最大となり、−度減少し１×１
０１５１０ｎｓ／ｃｍになると再び上昇する。このため
注入量を３ Ｘ １０１４ｉｏｎｓ／ｃｍ程度に設定す
ればリーク電流の少ない埋込不純物層を形成することが
可能となる。 ［００１６］ また、図２はボロンイオン注入による埋込層形成の場合
を示しためへ図３に示すようにリンイオン注入の場合も
同様のことがいえる。さらに熱処理温度に関してリーク
電流の大きさに差異はあるカミ同様の傾向を示している
。よって高エネルギーイオン注入によって埋込不純物層
を形成する場合、注入エネルギー、熱処理温度、イオン
種にかかわらず、注入量をＩ Ｘ １０１４ｉｏｎｓ／
ｃｍがら１×１０１５ｉ。 ｎｓ／ｃｍの範囲に設定すれば、リーク電流の少ない埋
込不純物層を形成できる。 ［００１７］ このように本実施例ではレトログレードウェル６．７の
下に高濃度不純物層３を形成したので、寄生トランジス
タのゲインを低減してラッチアップ耐性を向上でき、さ
らに上記不純物層３が埋込バリアとなって、α粒子誘起
電荷の収集効率が著しく低下することとなり、ソフトエ
ラーに対する耐量を増大できる。また、高エネルギーイ
オン注入の注入量を３ Ｘ １０１４ｉｏｎｓ／ｃｍ程
度に設定したため、埋込層３でのリーク電流を低減でき
る。 ［００１８］ なお、上記実施例では素子分離酸化膜形成前に高エネル
ギーイオン注入及び熱処理を行ったが、この熱処理は素
子分離酸化膜形成のための熱処理とがねでもよく、また
高エネルギーイオン注入は素子分離酸化膜形成後に行っ
てもよい。 ［００１９］ また、上記実施例では高濃度埋込層がＰ型埋込層である
場合を示したが、これはＮ型グリッド埋込層でもよく、
この場合も高エネルギーリンイオン注入を上記注入量の
範囲で行ってよい。 ［００２０］ 次に本発明の第２の実施例による半導体装置の製造方法
について説明する。図５はバイポーラトランジスタの素
子構造を形成する各工程を示しており、図において図６
と同一符号は同一部分を示しており、２１はＮ型半導体
基板、２２は該基板中にイオン注入により形成された高
濃度のＮ型フローティングコレクタであり、イオン注入
条件は上記実施例と同様である。２３はイオン注入時の
マスクとなるレジストパターンである。 ［００２１］ 次に製造方法について説明する。まず、Ｎ型半導体基板
２１上に所定のレジストパターン２３を形成した後、こ
れをマスクとしてリン、あるいは砒素等のＮ型不純物の
イオン注入を行い、高濃度のＮ型フローティングコレク
タ２２を形成する。ここでのイオン注入では、注入エネ
ルギーを百ＫｅＶから数ＭｅＶまでの範囲に、イオン注
入量を３×１０１４１ｏｎ／ｃｍ２程度に設定している
。その後置アニール等によりＮ型フローティングコレク
タ２２を活性化し、イオン注入によって生じた欠陥を回
復させる（図５（ａ））。次に上記レジストパターン２
３を除去した後半導体基板２１の所定の領域にＬＯＣＯ
３法によって素子分離酸化膜１４を形成しく図５（ｂ）
）、高濃度のＮ型コレクタウオール１５を上記フローテ
ィングコレクタ２２に達するようイオン注入により形成
する（図５（ｃ））。その後写真製版技術等を用いて高
濃度のＰ型ベース領域１６及び高濃度のＮ型エミッタ領
域１７を形成する（図７（ｂ））。その後電極等を形成
してバイポーラＩＣを完成する。 ［００２２］ このように本実施例では、バイポーラトランジスタのフ
ローティングコレクタ２２をイオン注入により形成した
ので、従来法における基板表面に拡散層を形成した状態
でのエピタキシャル成長を回避できる。これにより製造
コストの低廉化を図ることができるとともに、エピタキ
シャル成長中の拡散による不純物層の広がりを抑制して
不純物拡散による素子特性の劣化を防止することができ
る。また上記イオン注入では、イオン注入量を３×１０
１４ｉｏｎ／ｃｍ２程度に設定し、しかも熱処理により
結晶欠陥を回復するようにしているため、高濃度注入の
ダメージによるリーク電流の増加を抑制できる。この結
果ＣＭＯＳトランジスタのフローティングコレクタを有
する素子構造を低価格でかつ特性よく実現できる。 ［００２３］ なお、この実施例では、ＮＰＮ）ランジスタを例にとっ
て説明したカミこれはＰＮＰ）ランジスタでもよく、こ
の場合Ｐ型不純物のボロン等を高エネルギーでイオン注
入してフローティングコレクタを形成する。 ［００２４］ また、上記各実施例における熱処理は特に限定はないが
炉アニールよりラピッド・サーマル・アニールの方が効
果的である。さらに上記イオン注入量は図２あるいは図
３から認められる３ Ｘ １０ ｉｏｎ／ｃｍ か
ら１×１０１５１０ｎ／ｃｍ２ノ範囲に限定されるもの
ではなく、３ Ｘ １０１４ｉｏｎ／ｃｍ２以上であれ
ば、上記各実施例と同様の効果を奏することが実、験的
に確認されている。 ［００２５］
説明するための断面工程図であり、図において、図４と
同一符号は同一または相当部分を示し、３は半導体基板
１のＮ型及びＰ型レトログレードウェル６．７下側に形
成されたＰ 型埋込不純物層である。 ［００１３］ 次に製造方法について説明する。半導体基板１に下敷酸
化膜２を形成し、ボロンのイオン注入を注入エネルギー
百ＫｅＶから数ＭｅＶの範囲、イオン注入量３Ｘ １０
１４ｉｏｎｓ／ｃｍ程度で行いＰ型埋込層３を形成する
（図１（ａ））。次に類アニールあるいはラピッド サ
ーマル アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ） ツまりランプを用いた急加熱を行い、Ｐ
型埋込層３を活性化し、イオン注入によって生じた欠陥
を回復させる。その後ＬＯＣＯ３法によって素子分離酸
化膜４を形成しく図１（ｂ））、レジスト５を塗布し、
Ｎ型レトログレードウェル６を形成すべくパターニング
を行い、リンイオンをエネルギー、注入量を変化させて
複数回注入し、Ｎ型レトログレードウェル６を形成する
（図１（ｃ））。続いてレジスト除去後に再度レジスト
５ａを塗布し、Ｐ型しトログレードウェル７を形成すべ
くパターニングを行い、ボロンイオンをエネルギー、注
入量を変化させて複数回注入し、Ｐ型しトログレードウ
ェル７を形成する（図１（ｄ））。そして上記レジスト
５ａを除去しく図７（ａ））、その後素子形成等の処理
を行ってＣＭＯ５）ランジスタを完成する。 ［００１４］ 次に作用効果について説明する。以下、本発明の形成方
法によって形成された埋込不純物層を有するＭＯＳ）ラ
ンジスタの特性について説明する。寄生ＮＰＮトランジ
スタはレトログレードウェル下部にＰ型埋込層３が形成
されているためベース−エミッタ間の電位差が小さくな
り、ターンオン状態になリニくい。また、ベースに相当
する領域にＰ型埋込層３を形成しであるので、不純物濃
度が高くなることによりベースでの再結合が多くなる。 よって寄生ＮＰＮ）ランジスタの電流増幅率は小さくな
る。これらの理由により寄生サイリスタがオンしにくく
なり、ラッチアップ耐性が向上する。また、レトログレ
ードウェルの下に高濃度埋込不純物層３が形成されてい
るため、α粒子誘起電荷の収集効率が著しく低下し、ソ
フトエラーに対し非常に効果的である。 ［００１５］ ここで、ラッチアップ耐性、ソフトエラー抑制に対して
は埋込不純物層の濃度が高いほど効果が大きいカミ高エ
ネルギーイオン注入によって埋込層が形成されるために
欠陥が生じ、高濃度にするとリーク電流大きくなり、素
子特性が悪くなる。しかし、本発明による埋込不純物層
の形成方法ではイオン注入量を３×１０１４ｉｏｎｓ／
ｃｍ程度に設定しているので、図２に示すようにリーク
電流が少なく、リーク電流の問題のない高濃度埋込層の
形成が可能となる。すなわち、上記埋込層３のリーク電
流は、図２に示すように注入量が増加するにつれ大きく
なる力へ図２に示したように注入量がＩ Ｘ １０１４
ｉｏｎｓ／ｃｍのときに最大となり、−度減少し１×１
０１５１０ｎｓ／ｃｍになると再び上昇する。このため
注入量を３ Ｘ １０１４ｉｏｎｓ／ｃｍ程度に設定す
ればリーク電流の少ない埋込不純物層を形成することが
可能となる。 ［００１６］ また、図２はボロンイオン注入による埋込層形成の場合
を示しためへ図３に示すようにリンイオン注入の場合も
同様のことがいえる。さらに熱処理温度に関してリーク
電流の大きさに差異はあるカミ同様の傾向を示している
。よって高エネルギーイオン注入によって埋込不純物層
を形成する場合、注入エネルギー、熱処理温度、イオン
種にかかわらず、注入量をＩ Ｘ １０１４ｉｏｎｓ／
ｃｍがら１×１０１５ｉ。 ｎｓ／ｃｍの範囲に設定すれば、リーク電流の少ない埋
込不純物層を形成できる。 ［００１７］ このように本実施例ではレトログレードウェル６．７の
下に高濃度不純物層３を形成したので、寄生トランジス
タのゲインを低減してラッチアップ耐性を向上でき、さ
らに上記不純物層３が埋込バリアとなって、α粒子誘起
電荷の収集効率が著しく低下することとなり、ソフトエ
ラーに対する耐量を増大できる。また、高エネルギーイ
オン注入の注入量を３ Ｘ １０１４ｉｏｎｓ／ｃｍ程
度に設定したため、埋込層３でのリーク電流を低減でき
る。 ［００１８］ なお、上記実施例では素子分離酸化膜形成前に高エネル
ギーイオン注入及び熱処理を行ったが、この熱処理は素
子分離酸化膜形成のための熱処理とがねでもよく、また
高エネルギーイオン注入は素子分離酸化膜形成後に行っ
てもよい。 ［００１９］ また、上記実施例では高濃度埋込層がＰ型埋込層である
場合を示したが、これはＮ型グリッド埋込層でもよく、
この場合も高エネルギーリンイオン注入を上記注入量の
範囲で行ってよい。 ［００２０］ 次に本発明の第２の実施例による半導体装置の製造方法
について説明する。図５はバイポーラトランジスタの素
子構造を形成する各工程を示しており、図において図６
と同一符号は同一部分を示しており、２１はＮ型半導体
基板、２２は該基板中にイオン注入により形成された高
濃度のＮ型フローティングコレクタであり、イオン注入
条件は上記実施例と同様である。２３はイオン注入時の
マスクとなるレジストパターンである。 ［００２１］ 次に製造方法について説明する。まず、Ｎ型半導体基板
２１上に所定のレジストパターン２３を形成した後、こ
れをマスクとしてリン、あるいは砒素等のＮ型不純物の
イオン注入を行い、高濃度のＮ型フローティングコレク
タ２２を形成する。ここでのイオン注入では、注入エネ
ルギーを百ＫｅＶから数ＭｅＶまでの範囲に、イオン注
入量を３×１０１４１ｏｎ／ｃｍ２程度に設定している
。その後置アニール等によりＮ型フローティングコレク
タ２２を活性化し、イオン注入によって生じた欠陥を回
復させる（図５（ａ））。次に上記レジストパターン２
３を除去した後半導体基板２１の所定の領域にＬＯＣＯ
３法によって素子分離酸化膜１４を形成しく図５（ｂ）
）、高濃度のＮ型コレクタウオール１５を上記フローテ
ィングコレクタ２２に達するようイオン注入により形成
する（図５（ｃ））。その後写真製版技術等を用いて高
濃度のＰ型ベース領域１６及び高濃度のＮ型エミッタ領
域１７を形成する（図７（ｂ））。その後電極等を形成
してバイポーラＩＣを完成する。 ［００２２］ このように本実施例では、バイポーラトランジスタのフ
ローティングコレクタ２２をイオン注入により形成した
ので、従来法における基板表面に拡散層を形成した状態
でのエピタキシャル成長を回避できる。これにより製造
コストの低廉化を図ることができるとともに、エピタキ
シャル成長中の拡散による不純物層の広がりを抑制して
不純物拡散による素子特性の劣化を防止することができ
る。また上記イオン注入では、イオン注入量を３×１０
１４ｉｏｎ／ｃｍ２程度に設定し、しかも熱処理により
結晶欠陥を回復するようにしているため、高濃度注入の
ダメージによるリーク電流の増加を抑制できる。この結
果ＣＭＯＳトランジスタのフローティングコレクタを有
する素子構造を低価格でかつ特性よく実現できる。 ［００２３］ なお、この実施例では、ＮＰＮ）ランジスタを例にとっ
て説明したカミこれはＰＮＰ）ランジスタでもよく、こ
の場合Ｐ型不純物のボロン等を高エネルギーでイオン注
入してフローティングコレクタを形成する。 ［００２４］ また、上記各実施例における熱処理は特に限定はないが
炉アニールよりラピッド・サーマル・アニールの方が効
果的である。さらに上記イオン注入量は図２あるいは図
３から認められる３ Ｘ １０ ｉｏｎ／ｃｍ か
ら１×１０１５１０ｎ／ｃｍ２ノ範囲に限定されるもの
ではなく、３ Ｘ １０１４ｉｏｎ／ｃｍ２以上であれ
ば、上記各実施例と同様の効果を奏することが実、験的
に確認されている。 ［００２５］
以上のように、この発明に係る半導体装置の製造方法に
よれば、半導体基板内部に高エネルギーイオン注入によ
り高濃度埋込不純物層を形成したので、ＣＭＯＳトラン
ジスタにおける寄生トランジスタのゲイン及びα粒子誘
起電荷の収集効率が低減されることとなり、ラッチアッ
プ耐性を向上できカリソフトエラーに対する耐量を増大
することができる。また、高エネルギーイオン注入の注
入量を３Ｘ １０１４ｉｏｎｓ／ｃｍ以上としたため、
リーク電流の少なし）高濃度埋込不純物層を形成するこ
とができる。この結果信頼性の高い、つまりラッチアッ
プ及びソフトエラーに強くリーク電流が少ない半導体装
置の形成が可能となる。 ［００２６］ また上記高濃度埋込不純物層をバイポーラトランジスタ
のフローティングコレクタとして形成することにより、
フローティングコレクタ形成のためのエピタキシャル成
長を回避でき、これにより製造コストの低廉化を図り、
エピタキシャル成長中の不純物の拡散による素子特性の
劣化を防止することができる効果がある
よれば、半導体基板内部に高エネルギーイオン注入によ
り高濃度埋込不純物層を形成したので、ＣＭＯＳトラン
ジスタにおける寄生トランジスタのゲイン及びα粒子誘
起電荷の収集効率が低減されることとなり、ラッチアッ
プ耐性を向上できカリソフトエラーに対する耐量を増大
することができる。また、高エネルギーイオン注入の注
入量を３Ｘ １０１４ｉｏｎｓ／ｃｍ以上としたため、
リーク電流の少なし）高濃度埋込不純物層を形成するこ
とができる。この結果信頼性の高い、つまりラッチアッ
プ及びソフトエラーに強くリーク電流が少ない半導体装
置の形成が可能となる。 ［００２６］ また上記高濃度埋込不純物層をバイポーラトランジスタ
のフローティングコレクタとして形成することにより、
フローティングコレクタ形成のためのエピタキシャル成
長を回避でき、これにより製造コストの低廉化を図り、
エピタキシャル成長中の不純物の拡散による素子特性の
劣化を防止することができる効果がある
【図１】
本発明の一実施例による半導体装置の製造方法を示す図
である。
である。
【図２】
高エネルギーボロン注入により埋込層を形成した場合の
注入量とリーク電流の関係を示す図である。
注入量とリーク電流の関係を示す図である。
【図３】
高エネルギーリン注入により埋込層を形成した場合の注
入量とリーク電流の関係を示す図である。
入量とリーク電流の関係を示す図である。
【図４】
従来のレトログレードウェルの形成工程を示す図である
。
。
【図５】
本発明の第２の実施例による半導体装置の製造方法を示
す図である。
す図である。
【図６】
従来のフローティングコレクタの形成工程を示す図であ
る。
る。
【図７】
本発明の第１．第２の実施例による半導体装置の製造方
法の説明図である。
法の説明図である。
１ 半導体基板
２ 下敷酸化膜
３ 埋込不純物層
４ 素子分離酸化膜
５ａ レジスト
６ Ｎ型レトログレードウェル
７ Ｐ型レトログレードウェル
１４ 分離酸化膜
２１ Ｎ型半導体基板
２２ フローティングコレクタ
２３ レジスト
【図１】
図面
【図２】
１Ｎ開平、１−３９２０ （１２）
【図３】
【図５】
Ｐαノ
【図７】
Claims (3)
- 【請求項１】半導体基板内部に埋込不純物層を形成する
埋込層形成工程を有する半導体装置の製造方法において
、上記埋込層形成工程は、半導体基板へのイオンの注入
を、注入エネルギー百ＫｅＶ以上かつイオン注入量３×
１０＾１＾４ｉｏｎｓ／ｃｍ以上の条件で行って埋込不
純物層を形成するイオン注入工程と、上記埋込不純物層
に熱処理を施して活性化するとともに、結晶欠陥を回復
する熱処理工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】上記埋込不純物層は、半導体基板中に隣接
するＰ型及びＮ型ウェルを有する相補型ＭＯＳトランジ
スタ構造において、上記両ウェル下側に配設したもので
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】上記埋込不純物層は、半導体基板表面にコ
レクタ，ベース及びエミッタとして機能する各領域を有
するバイポーラ型トランジスタ構造において、上記各領
域の下側にフローティングコレクタとして形成したもの
であることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410689A JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-5653 | 1990-01-11 | ||
| JP565390 | 1990-01-11 | ||
| JP2410689A JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043920A true JPH043920A (ja) | 1992-01-08 |
| JP2991386B2 JP2991386B2 (ja) | 1999-12-20 |
Family
ID=26339628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410689A Expired - Lifetime JP2991386B2 (ja) | 1990-01-11 | 1990-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991386B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595484A1 (en) * | 1992-10-22 | 1994-05-04 | National Semiconductor Corporation | NMOS LDD PMOS HALO IC process for CMOS transistors |
| WO1999000841A1 (en) * | 1997-06-30 | 1999-01-07 | Symbios, Inc. | High dose p+ buried layer structure |
| US6413808B1 (en) | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| US8252642B2 (en) | 2005-10-14 | 2012-08-28 | Silicon Space Technology Corp. | Fabrication methods for radiation hardened isolation structures |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293817A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01114075A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02205018A (ja) * | 1989-02-03 | 1990-08-14 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-12-13 JP JP2410689A patent/JP2991386B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293817A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01114075A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02205018A (ja) * | 1989-02-03 | 1990-08-14 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595484A1 (en) * | 1992-10-22 | 1994-05-04 | National Semiconductor Corporation | NMOS LDD PMOS HALO IC process for CMOS transistors |
| WO1999000841A1 (en) * | 1997-06-30 | 1999-01-07 | Symbios, Inc. | High dose p+ buried layer structure |
| US6413808B1 (en) | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| US8497195B2 (en) | 2004-02-17 | 2013-07-30 | Silicon Space Technology Corporation | Method for radiation hardening a semiconductor device |
| US8093145B2 (en) | 2004-02-17 | 2012-01-10 | Silicon Space Technology Corp. | Methods for operating and fabricating a semiconductor device having a buried guard ring structure |
| JP2012195604A (ja) * | 2004-02-17 | 2012-10-11 | Silicon Space Technology Corp | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| US8729640B2 (en) | 2004-02-17 | 2014-05-20 | Silicon Space Technology Corporation | Method and structure for radiation hardening a semiconductor device |
| US8252642B2 (en) | 2005-10-14 | 2012-08-28 | Silicon Space Technology Corp. | Fabrication methods for radiation hardened isolation structures |
| US8278719B2 (en) | 2005-10-14 | 2012-10-02 | Silicon Space Technology Corp. | Radiation hardened isolation structures and fabrication methods |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| US10615260B1 (en) | 2016-05-07 | 2020-04-07 | Silicon Space Technology Corporation | Method for forming FinFET device structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2991386B2 (ja) | 1999-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3393544B2 (ja) | 半導体装置の製造方法 | |
| Snoeys et al. | A new NMOS layout structure for radiation tolerance | |
| KR100275962B1 (ko) | 반도체장치 및 그의 제조방법_ | |
| JPH0628298B2 (ja) | Ｃｍｏｓ ｆｅｔ及びその製造方法 | |
| JPH043920A (ja) | 半導体装置の製造方法 | |
| KR100324931B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JP2009004763A (ja) | 半導体装置 | |
| US7843012B2 (en) | CMOS transistor | |
| JPS6384164A (ja) | 縦形ｍｏｓｆｅｔ | |
| US6406974B1 (en) | Method of forming triple N well utilizing phosphorus and boron ion implantations | |
| JP4014992B2 (ja) | 半導体装置の製造方法 | |
| JP2947816B2 (ja) | 半導体装置の製造方法 | |
| JPH02306663A (ja) | 半導体装置の製造方法 | |
| CN111696854B (zh) | 半导体器件的制造方法 | |
| JP2991109B2 (ja) | 半導体集積回路装置の製造方法 | |
| WO2016119477A1 (zh) | 平板型rom器件的制备方法 | |
| KR100308653B1 (ko) | 반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법 | |
| JP2881833B2 (ja) | 半導体装置の製造方法 | |
| JPS60105265A (ja) | 相補型半導体装置の製造方法 | |
| JP3035915B2 (ja) | 半導体装置及びその製造方法 | |
| JP3390336B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3066036B2 (ja) | 半導体装置 | |
| JPH04151875A (ja) | 二重拡散型ｍｏｓトランジスタ | |
| JPH04142771A (ja) | 半導体装置及びその製造方法 | |
| JPH04234161A (ja) | ダブルド―プされたチャネルストップ層を有する半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 12 |