JP4014992B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、負バイアス消去を行うフラッシュメモリ等に使用されるトリプルウエル構造を形成する方法に関するものである。
【0002】
【従来の技術】
以下、図5及び図6を用いて、従来のトリプルウエル構造の半導体装置の製造工程(特開平5−283629号公報に開示)を説明する。
【0003】
まず、P型シリコン基板11の表面にN型ウエル層形成用の注入マスクとしてレジストマスク12aを形成した後、イオン注入工程にて、注入エネルギーを120keV、注入量を6×1012cm-2で第1のリンイオン注入を行う(図5(a))。その後、レジストマスク12aを除去し、1150℃で20時間程度の熱処理を施し、N型ウエル層13を形成する(図5(b))。この際、N型ウエル13の深さは約6μm、表面不純物濃度は1〜2×1016cm-3程度になる。
【0004】
次に、高濃度のN型ウエル層を形成するために、第1のリン注入工程で用いたのと同一パターンのレジスト注入マスク12bを用いて、注入エネルギーを8MeV、注入量を1×1013cm-2で第2のリンイオン注入を行い、先に形成したN型ウエル層13より5〜6μm程度深いところに、高濃度のN型ウエル層14を形成する(図5(c))。
【0005】
次に、P型ウエル層形成用の注入マスクとしてレジストマスク12cを形成した後、イオン注入工程にてN型ウエル層13中に第3のボロンイオン注入を行うが、この注入量は2×1012cm-2として、注入エネルギーを140KeV、340KeV、600KeV、800KeVと変えてそのピーク濃度が0.4μm、0.8μm、1.2μm、1.6μmと異なるようにN型ウエル層13中に多段階のボロン注入層15aを形成する(図6(a))。
【0006】
その後、レジストマスク12cを除去し、1100℃で10時間程度の熱処理を施し、P型ウエル層15bを形成し、トリプルウエル構造を形成する(図6(b))。
【0007】
【発明が解決しようとする課題】
高濃度の深いN型ウエル14の不純物のピーク濃度が高いとオン耐圧が低く、寄生バイポーラトランジスタの動作を起こしてしまう。即ち、動作原理は、図6(c)及び従来のトリプルウエルを使用した場合の寄生バイポーラトランジスタの模式図である図7に示すように、高濃度の深いN型ウエル層14とP型ウエル層15bとの間に逆電圧がかかるときに、P型ウエル層15b内に形成された周辺トランジスタのソース/ドレインであるN+拡散層17とP型ウエル層15bとの間に順バイアスのノイズが入った場合、周辺トランジスタのN+拡散層17がエミッタ、P型ウエル層15bがベース、高濃度の深いN型ウエル層14がコレクタの役割を果たし、高濃度の深いN型ウエル層14とP型ウエル層15bとの間にかかる逆電圧が大きくなると、各ウエル層内部にブレークダウン電流が流れてしまい、トリプルウエル内に形成されるトランジスタの破壊につながる。
【0008】
一方、N型ウエル層の濃度を低くするため、イオン注入量を減らすと、N型ウエル層のシート抵抗が高くなり、また、N型ウエル層13の濃度が低いとP型ウエル層15bとP型シリコン基板11との間でパンチスルーが生じる。このため、深いN型ウエル層の不純物濃度分布を精度よくコントロールする必要がある。
【0009】
ところが、従来の方法では、N型ウエル層13を形成するための高温長時間の熱処理及びP型ウエル層15bを形成し、深いN型ウエル層の濃度を最適化するための高温長時間のドライブ処理を施しているため、深いN型ウエル層14の濃度を最適化することはできても、同時にN型ウエル層14とP型ウエル層15bは横方向に広がるので、ウエル面積は大きくなり、周辺回路部の微細化が困難であった。
【0010】
更に、従来の方法では、形成されたN型ウエル層の中にP型ウエル層を形成しているので、図4(a)のごとく形成されたN型ウエル層を打ち消すほどの、高濃度のP型不純物導入を行った。このため、シリコン基板表面の不純物濃度が高くなる問題点があった。尚、図4(a)において、符号AはP型ウエル層15bの不純物濃度分布を示し、符号BはN型ウエル層13の不純物濃度分布を示し、符号Cは深いN型ウエル層14の不純物濃度分布を示している。
【0011】
また、寄生バイポーラトランジスタ動作を抑制するためには、オン耐圧(BVon)を高くすればよいが、そのためには、深いN型ウエルのアニール時間とオン耐圧との関係である図3に示すように、イオン注入後高温アニールをすればよい。但し、アニールをどの段階で行うかによって、ウエルの面積が異なる。
【0012】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第1の導電型の半導体基板の表面から所定の深さに第2導電型不純物注入する第1イオン注入を行った後、熱処理し、第2導電型の第1ウエル層を形成する工程と、
上記第1ウエル層から上記半導体基板表面までの、上記第1ウエル層上部の半導体基板内部を囲むように、第2導電型の不純物を注入エネルギーを変えて、複数回行う第2イオン注入及び、上記第1ウエル層から上記半導体基板表面までの、上記第1ウエル層上の半導体基板内部全体に、第1導電型の不純物を注入エネルギーを変えて、複数回行う第3イオン注入を行い、上記第3イオン注入後に熱処理を行うことにより、第2イオン注入領域に第2導電型の第2ウエル層を、上記第3イオン注入領域に第1導電型の第3ウエル層を形成する工程とを有することを特徴とするものである。
【0013】
【実施の形態】
以下、一実施の形態に基づいて本発明について詳細に説明する。
【0014】
図1及び第2は本発明の一実施の形態の半導体装置の製造工程図、図4は本発明の効果の説明に供する図である。尚、図1及び図2において、1はP型シリコン基板、2a、2b、2cはレジストマスク、3は深い高濃度の第1のN型ウエル層、4aは第2のリンイオン注入領域、4bは第2のN型ウエル層、5はボロンイオン注入領域、5aはP型ウエル層を示す。
【0015】
以下、図1及び図2を用いて本発明の一実施の形態の半導体装置の製造工程を説明する。
【0016】
まず、公知の技術で、P型シリコン基板1に深いN型ウエル層形成用の注入マスクとして、レジストマスク2aを形成した後、高エネルギー注入機を用いて、注入エネルギーを3MeV、注入量を5×1012cm-2として、第1のリンイオン注入を行い(図1(a))、その後レジストマスク2aを取り除く。
【0017】
次に、周辺回路部の素子分離のためのロコス酸化を1100℃で、100分間行い、5000Åのロコス酸化膜を形成すると同時に、深いN型ウエル層のドライブを行い、深い高濃度の第1のN型ウエル層3を形成する。このドライブによって、第1のN型ウエル層3の深さ方向の濃度分布を所定の分布になるようにする。このための熱処理は、ロコス酸化に限定されず、所定の分布となるような条件であればよい(図1(b))。このとき、深い第1のN型ウエル層3の濃度ピークをシリコン基板表面から2.5μmのところに位置させる。
【0018】
次に、公知の技術で、メモリセルアレイ内の素子分離を行った後、N型ウエル層形成用の注入マスクとして、レジストマスク2bを形成し、高エネルギー注入機を用いて、多段階で、リンをイオン注入し、高濃度の第1のN型ウエル層3と基板1表面との間にリンイオン注入領域4aを形成する(図1(c))。
【0019】
具体的には、一回目のイオン注入は、注入量を2×1012cm-2とし、注入エネルギーを200KeVとし、2回目のイオン注入は、注入量を2×1012cm-2とし、注入エネルギーを900KeVとし、3回目のイオン注入は、注入量を4×1012cm-2とし、注入エネルギーを1.5MeVとする。その後、レジストマスク2bを取り除く。
【0020】
次に、P型ウエル層形成用の注入マスクとして、レジストマスク2cを高エネルギー注入機を用いて、多段階で、ボロンをイオン注入し、ボロンイオン注入領域を形成する(図2(a))。具体的には、一回目のイオン注入は、注入量を3×1012cm-2とし、注入エネルギーを120KeVとし、2回目のイオン注入は、注入量を1.5×1012cm-2とし、注入エネルギーを300KeVとし、3回目のイオン注入は、注入量を5×1012cm-2とし、注入エネルギーを600KeVとする。
【0021】
その後、レジストマスク2cを取り除き、1025℃で5時間程度の熱処理を施すことによって、深い第1のN型ウエル層3からシリコン基板1に至る第2のN型ウエル層4bを形成すると共に、第2のN型ウエル層4bに囲まれた領域にP型ウエル層5bを形成する(図2(b))。更に、P型ウエル層5b内に、公知の方法により、Nチャネル型MOSトランジスタを形成する、トリプルウエル構造を形成する。
【0022】
以上の工程により、基板内の濃度分布は、図4(b)に示すように、従来技術(図4(a)に示す)に比べて、基板表面の不純物濃度を低く抑えることができる。図4(b)において、符号DはP型ウエル層5bの不純物濃度分布を示し、符号Eは深い第1のN型ウエル層3の不純物濃度分布を示す。
【0023】
また、本発明は、上記実施の形態のようにトリプルウエル領域に周辺回路部を形成する場合に限定されるものではなく、本発明のトリプルウエル領域にメモリセルアレイ等を形成してもよい。
【0024】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、寄生バイポーラトランジスタ動作及びパンチスルー動作を抑制するための最適な不純物濃度分布を有する深いN型ウエル層を他のウエル層に影響を与えることなく独立に形成できると共に、多段階の注入をおこなうことで、高温長時間の熱処理をすることなく、N型ウエル、P型ウエルを形成することができるので、ウエル層の横方向への広がりを抑えることができる。このため本発明のトリプルウエル領域に形成される周辺回路部等の面積を縮小できる。
【0025】
また、例えば、P型ウエル層を同じ導電型のシリコン基板に形成しているので、シリコン基板表面の不純物濃度を低く抑えることができるので、P型ウエル内に形成するトランジスタのしきい値を制御することが容易となる。
【0026】
また、深いN型ウエル層形成のためのアニールを素子分離領域形成のための熱処理と兼用する構成とすれば、工程数の削減が図れる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置の前半の製造工程図である。
【図2】本発明の一実施の形態の半導体装置の後半の製造工程図である。
【図3】深いN型ウエル層のアニール時間とオン耐圧との関係を示す図である。
【図4】本発明の効果の説明に供する図である。
【図5】従来のトリプルウエル構造の半導体装置の前半の製造工程図である。
【図6】従来のトリプルウエル構造の半導体装置の後半の製造工程図である。
【図7】従来のトリプルウエルを使用した場合の寄生バイポーラトランジスタの模式図である。
【符号の説明】
1 P型シリコン基板
2a、2b、2c レジストマスク
3 高濃度の第1のN型ウエル層
4a リンイオン注入領域
4b 第2のN型ウエル層
5a ボロンイオン注入領域
5b P型ウエル層
Claims (1)
- 第1の導電型の半導体基板の表面から所定の深さに第2導電型不純物注入する第1イオン注入を行った後、熱処理し、第2導電型の第1ウエル層を形成する工程と、
上記第1ウエル層から上記半導体基板表面までの、上記第1ウエル層上部の半導体基板内部を囲むように、第2導電型の不純物を注入エネルギーを変えて、複数回行う第2イオン注入及び、上記第1ウエル層から上記半導体基板表面までの、上記第1ウエル層上の半導体基板内部全体に、第1導電型の不純物を注入エネルギーを変えて、複数回行う第3イオン注入を行い、上記第3イオン注入後に熱処理を行うことにより、第2イオン注入領域に第2導電型の第2ウエル層を、上記第3イオン注入領域に第1導電型の第3ウエル層を形成する工程とを有することを特徴とする、半導体装置の製造方法。
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