JP3035915B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体の少数キャリアのライフタイムの制
御、特にCMOSの耐ラッチアップ構造として用いる半導体
装置及びその製造方法に関する。
御、特にCMOSの耐ラッチアップ構造として用いる半導体
装置及びその製造方法に関する。
従来の技術 CMOS構造を有する半導体装置において、ラッチアップ
は大きな課題であるが、これを抑制する方法の一つとし
て数百keV以上の高加速エネルギーのイオン注入を用い
て形成するレトログレード・ウエルが盛んに研究されて
いる。高加速エネルギーのイオン注入は、高濃度の不純
物領域を半導体基板表面よりも深い位置に制御性よく形
成できる。そのため、ウエル下部領域に不純物濃度のピ
ークを有するレトログレード型ウエルを形成したり、高
濃度の埋め込み層を形成できるために、CMOS構造で形成
される寄生バイポーラのベース領域の抵抗を低くでき、
ラッチアップを誘引するトリガー電流を抑制できる。ま
た高加速エネルギー・イオン注入を用いると熱処理時間
を短くできるため、不純物の横方向広がりを抑制でき
る。以上のことから、高加速エネルギー・イオン注入に
よりある程度ラッチアップ耐性を向上させるとともに、
ウエル間の分離間隔（n+−p+間隔）を小さくできる。
は大きな課題であるが、これを抑制する方法の一つとし
て数百keV以上の高加速エネルギーのイオン注入を用い
て形成するレトログレード・ウエルが盛んに研究されて
いる。高加速エネルギーのイオン注入は、高濃度の不純
物領域を半導体基板表面よりも深い位置に制御性よく形
成できる。そのため、ウエル下部領域に不純物濃度のピ
ークを有するレトログレード型ウエルを形成したり、高
濃度の埋め込み層を形成できるために、CMOS構造で形成
される寄生バイポーラのベース領域の抵抗を低くでき、
ラッチアップを誘引するトリガー電流を抑制できる。ま
た高加速エネルギー・イオン注入を用いると熱処理時間
を短くできるため、不純物の横方向広がりを抑制でき
る。以上のことから、高加速エネルギー・イオン注入に
よりある程度ラッチアップ耐性を向上させるとともに、
ウエル間の分離間隔（n+−p+間隔）を小さくできる。
また高加速エネルギー・イオン注入において、加速エ
ネルギーを高くしたり、ドーズ量を増加していくと結晶
欠陥が発生しやすくなる現象がある。例えば、シリコン
基板にリン（p+）イオンを2MeVで1X1014/cm2以上で注入
した後800℃でアニールすることにより、結晶欠陥が発
生することが例えばジャパニーズ・ジャーナル・オブ・
アプライズド・フィジックス25,6（1986年）第474頁か
ら第477頁（JAPANESE JOURNAL OF APPLIED PHISICS,VO
L.25,NO.6,1986,PP.L474−L477,M.TAMURA and N.NATSUA
KI,“Secondary Defects in 2MeV Phosphorus Implante
d Silicon"）に報告されている。またレトログレード型
ウエルに比べて、ラッチアップがより抑制できる別の手
段として、エピ基板やSOI構造が用いられているが、工
程が複雑でありコストが高い。
ネルギーを高くしたり、ドーズ量を増加していくと結晶
欠陥が発生しやすくなる現象がある。例えば、シリコン
基板にリン（p+）イオンを2MeVで1X1014/cm2以上で注入
した後800℃でアニールすることにより、結晶欠陥が発
生することが例えばジャパニーズ・ジャーナル・オブ・
アプライズド・フィジックス25,6（1986年）第474頁か
ら第477頁（JAPANESE JOURNAL OF APPLIED PHISICS,VO
L.25,NO.6,1986,PP.L474−L477,M.TAMURA and N.NATSUA
KI,“Secondary Defects in 2MeV Phosphorus Implante
d Silicon"）に報告されている。またレトログレード型
ウエルに比べて、ラッチアップがより抑制できる別の手
段として、エピ基板やSOI構造が用いられているが、工
程が複雑でありコストが高い。
発明が解決しようとする課題 しかし、かかる構成によれば工程が複雑でコストが高
いか、あるいはCMOS構造を有する半導体装置の更なる高
集積化に対してラッチアップを防止することが困難であ
るという問題があった。
いか、あるいはCMOS構造を有する半導体装置の更なる高
集積化に対してラッチアップを防止することが困難であ
るという問題があった。
本発明は上述の問題点に鑑み試されたもので、工程が
容易でコストが安く、ラッチアップ耐性を向上できる半
導体装置及びその製造方法を提供することを目的とす
る。
容易でコストが安く、ラッチアップ耐性を向上できる半
導体装置及びその製造方法を提供することを目的とす
る。
課題を解決するための手段 本発明は上述の課題を解決するために、第１導電型の
半導体基板と、前記半導体基板に形成された第２導電型
のウェル領域と、前記ウェル領域内に形成されたMOSト
ランジスタとを有する半導体装置において、第１の半導
体装置は、前記ウェル領域がレトログレード型ウェル構
造を有し、その不純物濃度のピーク値付近に結晶欠陥層
が形成されており、該結晶欠陥層は前記MOSトランジス
タのソース、ドレイン、チャネル各領域から広がる空乏
層より下部に形成されて構成を備え、また第２の半導体
装置は、前記ウェル領域下部の前記半導体基板中に第１
導電型の埋め込み層を有し、該埋め込み層内部に結晶欠
陥層が形成されている構成を備えていることを特徴とす
るものである。
半導体基板と、前記半導体基板に形成された第２導電型
のウェル領域と、前記ウェル領域内に形成されたMOSト
ランジスタとを有する半導体装置において、第１の半導
体装置は、前記ウェル領域がレトログレード型ウェル構
造を有し、その不純物濃度のピーク値付近に結晶欠陥層
が形成されており、該結晶欠陥層は前記MOSトランジス
タのソース、ドレイン、チャネル各領域から広がる空乏
層より下部に形成されて構成を備え、また第２の半導体
装置は、前記ウェル領域下部の前記半導体基板中に第１
導電型の埋め込み層を有し、該埋め込み層内部に結晶欠
陥層が形成されている構成を備えていることを特徴とす
るものである。
作用 本発明は上述した構成により、ラッチアップの原因と
なる少数キャリアが結晶欠陥領域にトラップされ、前記
少数キャリアのライフタイムが減少されるためラッチア
ップの抑制効果をより高めることができる。
なる少数キャリアが結晶欠陥領域にトラップされ、前記
少数キャリアのライフタイムが減少されるためラッチア
ップの抑制効果をより高めることができる。
実施例 （実施例１） 第１図は本発明の第１の実施例におけるCMOS構造を有
する半導体装置のウエル層内部に結晶欠陥層を形成する
工程図である。以下第１図を用いてウエル層内部に結晶
欠陥層を形成する工程を説明する。
する半導体装置のウエル層内部に結晶欠陥層を形成する
工程図である。以下第１図を用いてウエル層内部に結晶
欠陥層を形成する工程を説明する。
ｐ型シリコン基板１上にイオン注入保護膜として酸化
膜２を形成し、さらにレジスト３を塗布してパターニン
グを行ない、ｎウエル層形成部のレジストを選択的に現
像・除去する。この後、高加速エネルギー・イオン注入
により700keVで1.0×1013cm-2の条件でリンp+を注入
し、レトログレードｎウエル４を形成する。さらに結晶
欠陥層５をｎウエル４内部に形成するため、ここでは酸
素O+を注入する。この時、レトログレードｎウエル４の
不純物濃度のピーク値付近に結晶欠陥層５が形成される
よう加速エネルギーを選択する（第１図（ａ）参照）。
さらに素子分離６、nMOSFET7,pMOSFET8を形成して、CMO
S構造半導体装置（第１図（ｂ））を完成する。ただ
し、結晶欠陥層５がpMOSFET8の動作に影響を及ぼさない
ため、結晶欠陥層５はｎウエル４内部の、pMOSFET8のソ
ース、ドレイン、チャネル各領域から広がる空乏層より
も下部に形成する必要がある。
膜２を形成し、さらにレジスト３を塗布してパターニン
グを行ない、ｎウエル層形成部のレジストを選択的に現
像・除去する。この後、高加速エネルギー・イオン注入
により700keVで1.0×1013cm-2の条件でリンp+を注入
し、レトログレードｎウエル４を形成する。さらに結晶
欠陥層５をｎウエル４内部に形成するため、ここでは酸
素O+を注入する。この時、レトログレードｎウエル４の
不純物濃度のピーク値付近に結晶欠陥層５が形成される
よう加速エネルギーを選択する（第１図（ａ）参照）。
さらに素子分離６、nMOSFET7,pMOSFET8を形成して、CMO
S構造半導体装置（第１図（ｂ））を完成する。ただ
し、結晶欠陥層５がpMOSFET8の動作に影響を及ぼさない
ため、結晶欠陥層５はｎウエル４内部の、pMOSFET8のソ
ース、ドレイン、チャネル各領域から広がる空乏層より
も下部に形成する必要がある。
以上のように構成された本実例の半導体装置では、ノ
イズ等で発生した少数キャリアは、レトログレードｎウ
エル４内に形成された結晶欠陥層５を通過することによ
りライフタイムが減少される。従って、ラッチアップ耐
性を向上することができる。また本実施例では結晶欠陥
層５はレトログレードｎウエル４内の不純物濃度のピー
ク値付近に形成しているため、抵抗が一番低く、前記少
数キャリアの収集能力が高い。そのためより効果的にラ
ッチアップ耐性を上げることができる。
イズ等で発生した少数キャリアは、レトログレードｎウ
エル４内に形成された結晶欠陥層５を通過することによ
りライフタイムが減少される。従って、ラッチアップ耐
性を向上することができる。また本実施例では結晶欠陥
層５はレトログレードｎウエル４内の不純物濃度のピー
ク値付近に形成しているため、抵抗が一番低く、前記少
数キャリアの収集能力が高い。そのためより効果的にラ
ッチアップ耐性を上げることができる。
（実施例２） 第２図は本発明の第２の実施例における半導体装置の
埋め込み層内部に結晶欠陥層を形成する工程図である。
以下第２図を用いて埋め込み層内部に結晶欠陥層を形成
する工程を説明する。
埋め込み層内部に結晶欠陥層を形成する工程図である。
以下第２図を用いて埋め込み層内部に結晶欠陥層を形成
する工程を説明する。
ｐ形シリコン基板１上にイオン注入保護膜として酸化
膜２を形成後、ｐ形埋め込み層９を形成するため全面に
ボロンB+を1.5MeVで3.0×1013cm-2高加速エネルギー・
イオン注入する。さらに結晶欠陥層10を形成するため酸
素O+を注入する。この時、結晶欠陥層10を埋め込み層内
部に形成するよう加速エネルギーを選択する。その後、
第１の実施例と同様にして、レトログレードｎウエル４
（第２図（ａ）参照）、素子分離６、MOSFET7、８を形
成して、CMOS構造半導体装置（第２図（ｂ））を完成す
る。
膜２を形成後、ｐ形埋め込み層９を形成するため全面に
ボロンB+を1.5MeVで3.0×1013cm-2高加速エネルギー・
イオン注入する。さらに結晶欠陥層10を形成するため酸
素O+を注入する。この時、結晶欠陥層10を埋め込み層内
部に形成するよう加速エネルギーを選択する。その後、
第１の実施例と同様にして、レトログレードｎウエル４
（第２図（ａ）参照）、素子分離６、MOSFET7、８を形
成して、CMOS構造半導体装置（第２図（ｂ））を完成す
る。
以上のように構成された本実施例の半導体装置では、
ノイズ等で発生した少数キャリアは、抵抗の低い埋め込
み層９内に集められ、さらに前記埋め込み層内部に形成
された結晶欠陥層10を通過することによりライフタイム
が減少される。従って、ラッチアップ耐性を向上するこ
とができる。また、結晶欠陥層10は埋め込み層内部に形
成しているため、半導体基板表面付近に形成されたMOSF
ET7、８やレトログレードｎウエル４には影響を及ぼす
ことはない。更に結晶欠陥層10はｎウエル４と基板１の
接合部の空乏層領域下部により近い領域にあればよりラ
ッチアップ耐性を高めることができる。
ノイズ等で発生した少数キャリアは、抵抗の低い埋め込
み層９内に集められ、さらに前記埋め込み層内部に形成
された結晶欠陥層10を通過することによりライフタイム
が減少される。従って、ラッチアップ耐性を向上するこ
とができる。また、結晶欠陥層10は埋め込み層内部に形
成しているため、半導体基板表面付近に形成されたMOSF
ET7、８やレトログレードｎウエル４には影響を及ぼす
ことはない。更に結晶欠陥層10はｎウエル４と基板１の
接合部の空乏層領域下部により近い領域にあればよりラ
ッチアップ耐性を高めることができる。
なお、結晶欠陥層を第１の実施例ではウエル内部、第
２の実施例では埋め込み層内部に形成したが、これらの
領域に限らず基板内部であればよい。ただし、MOSトラ
ンジスタのソース、ドレイン、チャネル各領域から広が
る空乏層領域と、基板とウエルとの接合部の空乏層領域
に結晶欠陥層が存在するとリーク電流の原因になるた
め、これらの領域が除外される。また、第１、第２の実
施例においてシリコン基板を用いたが、シリコン基板以
外の半導体基板を用いてもよい。ｐ形シリコン基板を用
いたが、ｎ形シリコン基板でも同等の効果が得られるが
他の導電型は逆にする必要がある。またウエル構造はツ
イン・ウエル構造を用いてもよい。また、結晶欠陥層を
形成するために酸素O+をイオン注入したが、Si,Au,Ptな
どを用いてもよい。さらに、結晶欠陥層を形成するに
は、上記のような不純物を用いなくとも、高加速エネル
ギー・イオン注入によりレトログレード・ウエルや埋め
込み層を形成する際に、不純物濃度を少なくとも１×10
14/cm2以上とすることで結晶欠陥を同時に発生させるこ
とができる。また低ドーズ量のイオン注入と酸素濃度の
高い半導体基板を組み合わせても同等の効果が得られ
る。
２の実施例では埋め込み層内部に形成したが、これらの
領域に限らず基板内部であればよい。ただし、MOSトラ
ンジスタのソース、ドレイン、チャネル各領域から広が
る空乏層領域と、基板とウエルとの接合部の空乏層領域
に結晶欠陥層が存在するとリーク電流の原因になるた
め、これらの領域が除外される。また、第１、第２の実
施例においてシリコン基板を用いたが、シリコン基板以
外の半導体基板を用いてもよい。ｐ形シリコン基板を用
いたが、ｎ形シリコン基板でも同等の効果が得られるが
他の導電型は逆にする必要がある。またウエル構造はツ
イン・ウエル構造を用いてもよい。また、結晶欠陥層を
形成するために酸素O+をイオン注入したが、Si,Au,Ptな
どを用いてもよい。さらに、結晶欠陥層を形成するに
は、上記のような不純物を用いなくとも、高加速エネル
ギー・イオン注入によりレトログレード・ウエルや埋め
込み層を形成する際に、不純物濃度を少なくとも１×10
14/cm2以上とすることで結晶欠陥を同時に発生させるこ
とができる。また低ドーズ量のイオン注入と酸素濃度の
高い半導体基板を組み合わせても同等の効果が得られ
る。
発明の効果 以上の説明から明らかなように、本発明は、MOSトラ
ンジスタのソース、ドレイン、チャネル各領域から広が
る空乏層領域と、基板とウエルとの接合部空乏層領域を
除く前記基板内に結晶欠陥領域を設けることにより、ラ
ッチアップの原因となる少数キャリアが結晶欠陥領域に
トラップされ、前記少数キャリアのライフタイムが減少
されるため、ラッチアップ耐性を向上でき、その実用的
効果は大きい。
ンジスタのソース、ドレイン、チャネル各領域から広が
る空乏層領域と、基板とウエルとの接合部空乏層領域を
除く前記基板内に結晶欠陥領域を設けることにより、ラ
ッチアップの原因となる少数キャリアが結晶欠陥領域に
トラップされ、前記少数キャリアのライフタイムが減少
されるため、ラッチアップ耐性を向上でき、その実用的
効果は大きい。
第１図は本発明の第１の実施例における半導体装置の製
造方法を示す工程図、第２図は本発明の第２の実施例に
おける半導体装置の製造方法を示す工程図である。 ４……レトログレードｎウエル、5,10……結晶欠陥層、
９……ｐ形埋め込み層。
造方法を示す工程図、第２図は本発明の第２の実施例に
おける半導体装置の製造方法を示す工程図である。 ４……レトログレードｎウエル、5,10……結晶欠陥層、
９……ｐ形埋め込み層。
フロントページの続き (56)参考文献 特開 昭52−72583（ＪＰ，Ａ) 特開 昭61−264751（ＪＰ，Ａ) 特開 昭58−125862（ＪＰ，Ａ) 特開 昭59−121969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 27/08 331 H01L 21/322
Claims (5)
- 【請求項１】第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型のウェル領域と、前記ウェル
領域内に形成されたMOSトランジスタとを有する半導体
装置において、 前記ウェル領域がレトログレード型ウェル構造を有し、
その不純物濃度のピーク値付近に結晶欠陥層が形成され
ており、該結晶欠陥層は前記MOSトランジスタのソー
ス、ドレイン、チャネル各領域から広がる空乏層より下
部に形成されていることを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型のウェル領域と、前記ウェル
領域内に形成されたMOSトランジスタとを有する半導体
装置において、 前記ウェル領域下部の前記半導体基板中に第１導電型の
埋め込み層を有し、該埋め込み層内部に結晶欠陥層が形
成されていることを特徴とする半導体装置。 - 【請求項３】第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型のウェル領域と、前記ウェル
領域内に形成されたMOSトランジスタとを有する半導体
装置の製造方法において、 前記半導体基板に高加速エネルギー・イオン注入を行
い、レトログレード型ウェル構造の前記ウェル領域を形
成する工程と、前記レトログレード型ウェルの不純物濃
度のピーク値付近に結晶欠陥層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】前記高加速エネルギー・イオン注入により
レトログレード型ウェルを形成する際に、少なくとも不
純物濃度を１×1014/cm2以上で行うことによって、レト
ログレード型ウェルの形成と同時に結晶欠陥層を形成す
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型のウェル領域と、前記ウェル
領域内に形成されたMOSトランジスタとを有する半導体
装置の製造方法において、 前記半導体基板に高加速エネルギー・イオン注入を行
い、前記半導体基板中に第１導電型の埋め込み層を形成
する工程と、前記埋め込み層内部にイオン注入を行って
結晶欠陥層を形成する工程と、前記埋め込み層の上部に
前記ウェル領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333259A JP3035915B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333259A JP3035915B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178964A JPH02178964A (ja) | 1990-07-11 |
| JP3035915B2 true JP3035915B2 (ja) | 2000-04-24 |
Family
ID=18264109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333259A Expired - Lifetime JP3035915B2 (ja) | 1988-12-29 | 1988-12-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310366B1 (en) * | 1999-06-16 | 2001-10-30 | Micron Technology, Inc. | Retrograde well structure for a CMOS imager |
-
1988
- 1988-12-29 JP JP63333259A patent/JP3035915B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178964A (ja) | 1990-07-11 |
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