JPH1027855A

JPH1027855A - Ｃｍｏｓトランジスタの製造方法

Info

Publication number: JPH1027855A
Application number: JP8358361A
Authority: JP
Inventors: Miran Kin; 美蘭金
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-12-08
Filing date: 1996-12-09
Publication date: 1998-01-27
Also published as: KR100220934B1

Abstract

(57)【要約】（修正有）【課題】素子分離膜の形成の後、マスク工程を減らすこ
とによって、素子の生産性を向上させるＣＭＯＳトラン
ジスタの製造方法を提供する。【解決手段】第１アクティーブ領域及び素子分離領域の
一部をマスキングする第１マスクパターンを形成する過
程と、露出された基板にイオン注入工程によってＮウェ
ール領域、Ｐチャンネルストップ領域、Ｐチャンネルデ
ィープ（ｄｅｅｐ）領域を形成する過程と、第１マスク
パターンを除去する過程と、基板状に第２アクティーブ
領域及び素子分離領域の一部をマスキングする第２マス
クパターンを形成する過程と、露出された基板にイオン
注入によってＰウェール領域とチャンネルディープ領域
を形成する過程と、第２マスクパターンを除去する過程
と、第２マスクパターンの除去過程の後の基板を熱処理
する過程と、Ｐウェール領域及びＮウェール領域に形成
されるＮチャンネル及びＰチャンネルの閾値電圧を各々
調節する過程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特にウェール領域にチャンネルストップ及
び閾値電圧調節のための不純物領域が形成されるＣＭＯ
Ｓトランジスタの製造方法に関する。

【０００２】

【従来の技術】半導体基板にウェールガ形成されて、ウ
ェールの重要表面上にトランジスタが形成される半導体
素子の典型的な例は相補モス（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙＭＯＳ：以下ＣＭＯＳと称する）トランジスタであ
る。ＣＭＯＳトランジスタはｎチャンネルＭＯＳとｐチ
ャンネルＭＯＳを組み合わせた構造を有し、各々のドレ
イン同士結線されて、各々のゲートに印加される電圧に
よって選択的に動作する。また、ＣＭＯＳトランジスタ
は電力供給端子間のＤＣ電圧が極めて小さいため、電力
消耗が少ないという長所を有する。

【０００３】従って、ＣＭＯＳ構造は低電力動作に好適
であるのみならず、高速化及び高集積化に好適である。
このようなＣＭＯＳ構造の製造工程の中、最も特徴的な
技術はウェールの形成技術である。半導体基板にＮＭＯ
Ｓ及びＰＭＯＳを形成するために、各々の素子が分離さ
れるべきである。即ち、Ｎチャンネル素子に対するＰウ
ェール領域とＰチャンネル素子に対するＮウェール領域
が提供されるべきである。

【０００４】図９〜図１７を参照して従来のＣＭＯＳト
ランジスタの製造方法を説明する。図９に示すように、
シリコン基板１上に酸化膜２が形成されて、ペード酸化
膜２上にフォトリソグラフィーによってＮウェール形成
のためのマスクパターン３が形成される。露出された基
板１表面にマスクパターン３を用いるイオン注入工程に
よってＮ型不純物４が注入される。

【０００５】図１０に示すように、マスクパターン３が
除去されて、酸化膜２上にＰウェール形成のためのマス
クパターン５が形成される。露出された基板１表面にマ
スクパターン５を用いたイオン注入工程によってＰ型不
純物６が注入される。

【０００６】図１１に示すように、マスクパターン５及
び酸化膜２が除去されて、ドライブイン工程によって不
純物が基板１内部に拡散されてＮウェール及びＰウェー
ル領域４，６が形成される。

【０００７】図１２に示すように、基板１上にペード酸
化膜７，ポリシリコン膜８，窒化膜９の順次積層する。

【０００８】図１３に示すように、フォトリソグラフィ
ー及びエッチング工程によって素子分離形成のためのマ
スクの形態でポリシリコン膜８及び窒化膜９がパターニ
ングされる。

【０００９】図１４に示すように、フォトリソグラフィ
ーによってＰウェール領域６をマスキングして、Ｎウェ
ール領域４を露出させるマスクパターン１０が形成され
る。露出されたＮウェール領域４にイオン注入工程によ
って、高濃度のＰ型不純物が注入されてチャンネルスト
ップ領域１１が形成される。

【００１０】図１５に示すように、マスクパターン１０
が除去されて、熱酸化工程が行われて基板１上に厚い素
子分離酸化膜７ａが形成される。続いて、ポリシリコン
膜８及び窒化膜９が除去されて、ペード酸化膜７上にフ
ォトリソグラフィーによってＰウェール領域６をマスキ
ングするマスクパターン１２が形成される。露出された
Ｎウェール領域４にイオン注入工程によって閾値電圧を
調節するためのＰチャンネル閾値電圧イムプラント領域
１３が形成される。

【００１１】図１６に示すように、マスクパターン１２
が除去されて、ペード酸化膜７上にフォトリソグラフィ
ーによってＮウェール領域４をマスキングするマスクパ
ターン１４が形成される。露出されたＰウェール領域６
にイオン注入工程によってＮチャンネル閾値電圧イムプ
ラント領域１５が形成される。

【００１２】図１７に示すように、マスクパターン１４
が除去されて、公知された方法によってＮウェール及び
Ｐウェール領域４，６上にゲート酸化膜１６及びゲート
１７が形成される。そして、ゲート１７両側の内部に各
々の接合領域１８，１９が形成された後、次の工程が行
われる。

【００１３】上述した方法による従来のＣＭＯＳトラン
ジスタの製造工程はウェール形成のためのドライブイン
工程が１１５０℃の高温で約５時間３０分程の長い時間
行われることよって生産性が低下する欠点を有する。ま
た、上記ドライブイン工程が行われた後、ウェールにド
ーピングされた不純物が深さによって殆ど同一な濃度を
有するようになり素子の特性を最適化することが困難で
あるのみならず、不純物が基板の側面にも拡散されてウ
ェールの不純物プローファイルを正確に除去することが
難しいのである。そして、繰り返されるマスク工程によ
るマスクパターンの除去の際、下部の酸化膜が所定部分
除去される。これによってイオン注入工程の際、酸化膜
の厚さに差が生じて、結局はトランジスタの特性を変化
させる。

【００１４】従って、本発明の主な目的は、素子の特性
を向上させて、マスク工程を減らすことによって素子の
生産性を向上させ得るＣＭＯＳトランジスタの製造方法
を提供することである。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、各々の素子分離領域間に第１及
び第２アクティー部領域を含み、上部に第１緩衝酸化膜
が形成された半導体基板を提供する過程と、前記基板上
部に第１アクティーブ領域及び前記素子分離領域の一部
をマスキングする第１マスクパターンを形成する過程
と、前記露出された基板にイオン注入工程によってＮウ
ェール領域、Ｐチャンネルストップ領域、Ｐチャンネル
ディープ（ｄｅｅｐ）領域を形成する過程と、前記第１
マスクパターンを除去する過程と、前記基板上に第２ア
クティーブ領域及び前記素子分離領域の一部をマスキン
グする第２マスクパターンを形成する過程と、前記露出
された基板にイオン注入によってＰウェール領域とチャ
ンネルディープ領域を形成する過程と、前記第２マスク
パターンを除去する過程と、前記第２マスクパターンの
除去過程の後の前記基板を熱処理する過程と、前記第１
緩衝酸化膜を除去して、前記基板表面に第２緩衝酸化膜
を均一に形成する過程と、前記Ｐウェール領域及びＮウ
ェール領域に形成されるＮチャンネル及びＰチャンネル
の閾値電圧を各々調節する過程とを含むことを特徴とす
る。

【００１６】又、前記Ｎウェール領域は、前記露出され
た基板にｎ型不純物を第１イオン注入エネルギーでイオ
ン注入することによって形成されて、前記Ｐチャンネル
ディープ領域は前記露出された基板にｎ型不純物を第３
イオン注入エネルギーでイオン注入することによって形
成されて、前記イオン注入エネルギーの強さは第１イオ
ン注入エネルギー、第２イオン注入エネルギー、第３イ
オン注入エネルギーの順であることを特徴とする。

【００１７】又、前記ｎ型不純物は、リン（燐：ｐｈｏ
ｓｐｈｏｒｕｓ）であることを特徴とする。

【００１８】又、前記第１イオン注入工程エネルギーは
５００ＫｅＶ〜２．５ＫｅＶであることを特徴とする。

【００１９】又、前記第１イオン注入工程の際、リン
（燐）のドズ（ｄｏｓｅ）量は１０×１０^１３〜４．０
×１０^１３ｉｏｎｓ／ｃｍ^２であることを特徴とする。

【００２０】又、前記第２イオン注入エネルギーは１０
０〜５００ＫｅＶであることを特徴とする。

【００２１】又、前記第１イオン注入工程の際、リン
（燐）のドズ量は１０×１０^１２〜１．０×１０^１３ｉ
ｏｎｓ／ｃｍ^２であることを特徴とする。

【００２２】又、前記第３イオン注入エネルギーは１０
〜１００ＫｅＶであることを特徴とする。

【００２３】又、前記第１イオン注入工程の際、リン
（燐）のドズ量は５０×１０^１１〜５．０×１０^１２ｉ
ｏｎｓ／ｃｍ^２であることを特徴とする。

【００２４】又、前記Ｐウェール領域は露出された基板
にｐ型不純物を第１イオン注入エネルギーでイオン注入
することによって形成されて、前記Ｎチャンネルディー
プ領域は前記露出された基板にｐ型不純物を第２イオン
注入エネルギーでイオン注入されることによって形成さ
れ、前記イオン注入エネルギーの強さは第１イオン注入
エネルギー、第２イオン注入エネルギーの順にすること
を特徴とする。

【００２５】又、前記Ｐ型不純物はボロン（ｂｏｒｏ
ｎ）であることを特徴とする。

【００２６】又、前記第１イオン注入エネルギーは４０
０ＫｅＶ〜１ＭｅＶであることを特徴とする。

【００２７】又、前記第１イオン注入工程の際、ボロン
のドズ量は１．０×１０^１３〜５．０×１０^１３ｉｏｎ
ｓ／ｃｍ^２であることを特徴とする。

【００２８】又、前記第２イオン注入エネルギーは６０
〜４００ＫｅＶであることを特徴とする。

【００２９】又、前記第２イオン注入工程の際、ボロン
のドズ量は５．０×１０^１１〜５．０×１０^１３ｉｏｎ
ｓ／ｃｍ^２であることを特徴とする。

【００３０】又、前記熱処理工程は８００〜１１００℃
の温度で３０分〜２時間Ｎ_２雰囲気で実施されることを
特徴とする。

【００３１】又、前記熱処理工程は１１５０℃の温度で
３０分間Ｎ_２雰囲気で実施されることを特徴とする。

【００３２】又、前記第１及び第２マスクパターンは３
μｍの厚さからなることを特徴とする。

【００３３】又、前記第１及び第２マスクパターンはフ
ォトレジスト膜からなり、１２０℃の温度で２０〜３０
分間ハードベークする工程を含むフォトリソグラフィー
によって形成されることを特徴とする。

【００３４】又、前記イオン注入工程は、前記基板表面
に対して９０゜の注入角で成り立つことを特徴とする。

【００３５】又、前記第１緩衝酸化膜は１５０Åの厚さ
からなることを特徴とする。

【００３６】又、前記第２緩衝酸化膜は５０〜３００Å
の厚さからなることを特徴とする。

【００３７】又、前記第２緩衝酸化膜は熱酸化工程によ
って形成されることを特徴とする。

【００３８】又、前記熱酸化工程は７５０〜９５０℃の
温度で行われることを特徴とする。

【００３９】又、前記第２緩衝酸化膜は蒸着方式によっ
て形成されることを特徴とする。

【００４０】又、Ｎチャンネル及びＰチャンネルの閾値
電圧を調節する過程は、前記基板全面にボロンをブラン
キングイオン注入する過程と、前記第２緩衝酸化膜上に
Ｐウェール領域をマスキングして前記Ｎウェール領域を
露出させるマスクパターンを形成する過程と、前記露出
されたＮウェール領域にボロンをイオン注入する過程
と、前記マスクパターンを除去する過程とを含むことを
特徴とする。

【００４１】又、前記ブランキングイオン注入工程の
際、エネルギーは１０〜６０ＫｅＶであることを特徴と
する。

【００４２】又、前記ブランキングイオン注入工程の
際、ブーツのドズ量３．０×１０^１１〜５．０×１０
^１２ｉｏｎｓ／ｃｍ^２であることを特徴とする。

【００４３】又、前記イオン注入工程の際、エネルギー
は１０〜６０ＫｅＶであることを特徴とする。

【００４４】又、前記イオン注入工程の際、ボロンのド
ズ量は５．０×１０^１１〜１．０×１０^１３ｉｏｎｓ／
ｃｍ^２であることを特徴とする。

【００４５】又、Ｎチャンネルの閾値電圧を調節する過
程は、前記第２緩衝酸化膜状にＮウェール領域をマスキ
ングして、前記Ｐウェール領域を露出させるマスクパタ
ーンを形成する過程と、前記露出されたＰウェール領域
にボロンを注入する過程と、前記マスクパターンを除去
する過程とを含むことを特徴とする。

【００４６】上述した方法によれば、同一のマスクパタ
ーンを用いて各々のイオン注入工程が行われることによ
って工程が簡単になる。また、ウェール形成のためのイ
オン注入が高エネルギーで実施されることによって、長
時間のドライブイン工程を行う必要がなくなり、工程時
間が短縮される。そして、第２緩衝酸化膜によって、閾
値電圧調節のためのイオン注入工程が均一に行われる。

【００４７】

【発明の実施の形態】以下、本発明の好適実施について
図面を参照しながらより詳しく説明する。図１に示すよ
うに、半導体基板５１上にペード酸化膜５２、ポリシリ
コン膜５３及び窒化膜５４が順次的に積層される。

【００４８】図２に示すように、フォトリソグラフィー
及びエッチング工程によって素子分離形成のためのマス
クの形態でポリシリコン膜５３及び窒化膜５４がパター
ニングされる。

【００４９】図３に示すように、約１１００℃の温度で
熱酸化工程が行われて、基板５１上に３５００Åの厚さ
で素子分離酸化膜５２ａが形成される。続いて、ポリシ
リコン膜５３及び窒化膜５４が除去されて、基板５１上
に第１緩衝酸化膜５５が１５０Åの厚さで形成される。
Ｎウェール形成領域の緩衝酸化膜５５上にフォトリソグ
ラフィーによってマスクパターン５６が形成される。

【００５０】露出された基板５１内に不純物、好ましく
はリン（燐）の一番目イオン注入がマスクパターン５６
を用いて行われたＮウェール領域５７が形成される。こ
の際、イオン注入工程はエネルギーが５００ＫｅＶ〜
２．５ＫｅＶの高エネルギーと、ドズ量が１．０×１０
^１３〜４．０×１０^１３ｉｏｎｓ／ｃｍ^２の状態下で行
われる。続いて、Ｎウェール領域５７にｎ型不純物好ま
しくはリン（燐）の２番目のイオン注入が同一のマスク
パターン５６を用いて行われてチャンネルストップ領域
５８が形成される。この際、イオン注入工程は１番目の
イオン注入工程の際のエネルギーより小さい１００〜５
００ＫｅＶのエネルギーと、ドズ量が１．０×１０^１２
〜１．０×１０^１３ｉｏｎｓ／ｃｍ^２の状態下で行われ
る。その後、ウェールでのパンチスル減少を防止するた
めに、Ｎウェール領域５７にＮ型不純物、好ましくはリ
ン（燐）の３番目イオン注入が同一のマスクパターン５
６を用いて行われてＰチャンネルディープイムプラント
領域５９が形成される。この際、イオン注入工程は２番
目のイオン注入工程の際のエネルギーより小さい１０〜
１００ＫｅＶのエネルギーと、ドズ量が５．０×１０
^１１〜１．０×１０^１２ｉｏｎｓ／ｃｍ^２の状態下で行
われる。

【００５１】これによって、Ｎウェール領域のドーピン
グプロファイルが図３に示すように形成される。

【００５２】図４に示すように、マスクパターン５６が
除去されて、Ｐウェール形成領域の第１緩衝酸化膜５５
上にフォトリソグラフィーによってマスクパターン６０
が形成される。

【００５３】露出された基板５１内にＰ形不純物、好ま
しくはボロンの１番目のイオン注入がマスクパターン６
０を用いて行われＰウェール領域６１が形成される。こ
の際、イオン注入工程はエネルギーが４００ＫｅＶ〜１
ＫｅＶの高エネルギーとドズ量が１．０×１０^１３〜
５．０×１０^１３ｉｏｎｓ／ｃｍ^２の状態下で行われ
る。続いて、ウェールでのパンチスル現象を防止するた
めに、Ｐウェール領域６１にＰ形不純物、好ましくは、
ボロンの２番目のイオン注入が同一なマスクパターン６
０を用いて行われて、Ｎチャンネルディープイムプラン
ト領域６２が形成される。この際、イオン注入工程は１
番目のイオン注入工程の際のエネルギーより小さい６０
〜４００ＫｅＶのエネルギーと、ドズ量が５．０×１０
^１１〜１．０×１０^１３ｉｏｎｓ／ｃｍ^２の状態下で行
われる。

【００５４】これによって、Ｐウェール領域ドーピング
プロファイルが図４に示すように形成される。

【００５５】図５に示すように、マスクパターン６０が
除去されて、熱処理工程によって基板５１内に注入され
た不純物が活性化される。この際、熱処理工程は８００
〜１１００℃の温度で３０分〜２時間Ｎ_２雰囲気で行わ
れる。その後、第１緩衝酸化膜５５が除去される。

【００５６】一方、ＰＭＯＳの特性安定化のためには熱
処理工程が１１５０℃の温度で３０分間Ｎ_２雰囲気で行
われる。そして、ＰＭＯＳのチャンネルは基板５１表面
から１．０〜０．１５μｍ以内の位置に形成されるよう
にして、Ｎウェール及びＰウェール形成のためのマスク
パターン５６、６０は３μｍの厚さで形成されると共
に、１２０℃の温度で２０分〜３０分間ハードベークが
実施される。一方、３μｍのマスクパターン５６，６０
を用いたイオン注入はシャドーイフェクトを防止するた
めに基板５１表面に対して９０℃の注入角で実施される
ようにする。

【００５７】図６に示すように、図５で示される構造の
表面上に第２緩衝酸化膜６３が５０〜３００Åの厚さで
形成される。この際、第２緩衝酸化膜６３は７５０〜９
５０℃の温度で熱酸化工程によって形成されるか、蒸着
方式によって形成される。基板５１表面に均一に形成さ
れた第２緩衝酸化膜６３によって以後閾値電圧調節のた
めのイオン注入が均一な条件下で行われる。

【００５８】その後、ＮウェールおよびＰウェール領域
５７、６１に形成される各々のトランジスタの閾値電圧
が調節されるように、Ｐ型不純物６４、好ましくはボロ
ンのブランキングイオン注入工程はエネルギーが１０〜
６０ＫｅＶであって、ドズ量が３．０×１０^１１〜５．
０×１０^１２ｉｏｎｓ／ｃｍ^２の状態下で行われる。

【００５９】一方、前記ブランキング方式のイオン注入
工程の代わりに示されてはいないが、Ｎウェール領域５
７をマスキングするマスクパターンを用いて、Ｐウェー
ル領域６１のみにボロンが注入されてＮチャンネルの閾
値電圧が調節されるようにする。

【００６０】図７に示すように、第２緩衝酸化膜６３上
にフォトリソグラフィーによってＰウェール領域６１を
マスキングするマスクパターン６５が形成される。露出
されたＮウェール領域５７にＰチャンネルの閾値電圧調
節のためにＰ型不純物６４、好ましくはボロンのイオン
注入がマスクパターン６５を用いて行われる。この際イ
オン注入工程はエネルギーが１０〜６０ＫｅＶであっ
て、ドズ量が５．０×１０^１１〜１．０×１０^１３ｉｏ
ｎｓ／ｃｍ^２の状態下で行われる。

【００６１】図８に示すように、マスクパターン６５が
除去されて、公知された方法によってＮウェールおよび
Ｐウェール領域５７、６１上にゲート酸化膜６６および
ゲート６７が形成される。そして、ゲート６７両側の内
部に各々の接合領域６８、６９が形成された後、次の工
程が行われる。上記において、本発明の特定の実施例に
ついて説明したが、本明細書に記載した特許請求の範囲
を逸脱することなく、当業者は種々の変更を加え得るこ
とは勿論である。

【００６２】

【発明の効果】従って、本発明によれば、同一なマスク
パターンを用いて各々のイオン注入工程が行われること
によって工程が簡単になる。また、ウェール形成のため
のイオン注入が高エネルギーで実施されることによっ
て、長時間のドライブの工程が必要がなくなり、工程時
間が短縮される。そして、第２緩衝酸化膜によって、閾
値電圧調節のためのイオン注入工程が均一に行われて、
ウェール領域にチャンネルディープイムプラント領域が
形成されてパンチスル現象が防止される。従って、素子
の特性が向上されると共に、生産性も向上する。

【図面の簡単な説明】

【図１】本発明の工程を示す断面図である。

【図２】本発明の工程を示す断面図である。

【図３】本発明の工程を示す断面図である。

【図４】本発明の工程を示す断面図である。

【図５】本発明の工程を示す断面図である。

【図６】本発明の工程を示す断面図である。

【図７】本発明の工程を示す断面図である。

【図８】本発明の工程を示す断面図である。

【図９】従来技術の工程を示す断面図である。

【図１０】従来技術の工程を示す断面図である。

【図１１】従来技術の工程を示す断面図である。

【図１２】従来技術の工程を示す断面図である。

【図１３】従来技術の工程を示す断面図である。

【図１４】従来技術の工程を示す断面図である。

【図１５】従来技術の工程を示す断面図である。

【図１６】従来技術の工程を示す断面図である。

【図１７】従来技術の工程を示す断面図である。

【符号の説明】

５１半導体基板５２ペード酸化膜５２ａ素子分離酸化膜５３ポリシリコン膜５４窒化膜５５第１緩衝酸化膜５６、６０、６５マスクパターン５７Ｎウェール領域５８チャンネルストップ領域５９Ｐチャンネルディープ領域６１Ｐウェール領域６２Ｎチャンネルディープ領域６３第２緩衝酸化膜６４Ｐ型不純物６６ゲート酸化膜６７ゲート６８、６９接合領域

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳトランジスタの製造方法であっ
て、各々の素子分離領域間に第１及び第２アクティーブ領域
を含み、上部に第１緩衝酸化膜が形成された半導体基板
を提供する過程と、前記基板上部に第１アクティーブ領域及び前記素子分離
領域の一部をマスキングする第１マスクパターンを形成
する過程と、前記露出された基板にイオン注入工程によってＮウェー
ル領域、Ｐチャンネルストップ領域、Ｐチャンネルディ
ープ（ｄｅｅｐ）領域を形成する過程と、前記第１マスクパターンを除去する過程と、前記基板上に第２アクティーブ領域及び前記素子分離領
域の一部をマスキングする第２マスクパターンを形成す
る過程と、前記露出された基板にイオン注入によってＰウェール領
域とチャンネルディープ領域を形成する過程と、前記第２マスクパターンを除去する過程と、前記第２マスクパターンの除去過程の後の前記基板を熱
処理する過程と、前記第１緩衝酸化膜を除去して、前記基板表面に第２緩
衝酸化膜を均一に形成する過程と、前記Ｐウェール領域及びＮウェール領域に形成されるＮ
チャンネル及びＰチャンネルの閾値電圧を各々調節する
過程とを含むことを特徴とするＣＭＯＳトランジスタの
製造方法。
【請求項２】前記Ｎウェール領域は、前記露出された
基板にｎ型不純物を第１イオン注入エネルギーでイオン
注入することによって形成されて、前記Ｐチャンネルデ
ィープ領域は前記露出された基板にｎ型不純物を第３イ
オン注入エネルギーでイオン注入することによって形成
されて、前記イオン注入エネルギーの強さは第１イオン
注入エネルギー、第２イオン注入エネルギー、第３イオ
ン注入エネルギーの順であることを特徴とする請求項１
に記載のＣＭＯＳトランジスタの製造方法。
【請求項３】前記ｎ型不純物は、リン（燐：ｐｈｏｓ
ｐｈｏｒｕｓ）であることを特徴とする請求項２に記載
のＣＭＯＳトランジスタの製造方法。
【請求項４】前記第１イオン注入工程エネルギーは５
００ＫｅＶ〜２．５ＫｅＶであることを特徴とする請求
項３に記載のＣＭＯＳトランジスタの製造方法。
【請求項５】前記第１イオン注入工程の際、リン
（燐）のドズ（ｄｏｓｅ）量は１．０×１０^１３〜４．
０×１０^１３ｉｏｎｓ／ｃｍ^２であることを特徴とする
請求項４に記載のＣＭＯＳトランジスタの製造方法。
【請求項６】前記第２イオン注入エネルギーは１００
〜５００ＫｅＶであることを特徴とする請求項３に記載
のＣＭＯＳトランジスタの製造方法。
【請求項７】前記第１イオン注入工程の際、リン
（燐）のドズ量は１．０×１０^１２〜１．０×１０^１３
ｉｏｎｓ／ｃｍ^２であることを特徴とする請求項６に記
載のＣＭＯＳトランジスタの製造方法。
【請求項８】前記第３イオン注入エネルギーは１０〜
１００ＫｅＶであることを特徴とする請求項３に記載の
ＣＭＯＳトランジスタの製造方法。
【請求項９】前記第１イオン注入工程の際、リン
（燐）のドズ量は５．０×１０^１１〜５．０×１０^１２
ｉｏｎｓ／ｃｍ^２であることを特徴とする請求項８に記
載のＣＭＯＳトランジスタの製造方法。
【請求項１０】前記Ｐウェール領域は露出された基板
にｐ型不純物を第１イオン注入エネルギーでイオン注入
することによって形成されて、前記Ｎチャンネルディー
プ領域は前記露出された基板にｐ型不純物を第２イオン
注入エネルギーでイオン注入されることによって形成さ
れ、前記イオン注入エネルギーの強さは第１イオン注入
エネルギー、第２イオン注入エネルギーの順にすること
を特徴とする請求項１に記載のＣＭＯＳトランジスタの
製造方法。
【請求項１１】前記Ｐ型不純物はボロン（ｂｏｒｏ
ｎ）であることを特徴とする請求項１０に記載のＣＭＯ
Ｓトランジスタの製造方法。
【請求項１２】前記第１イオン注入エネルギーは４０
０ＫｅＶ〜１ＭｅＶであることを特徴とする請求項１１
に記載のＣＭＯＳトランジスタの製造方法。
【請求項１３】前記第１イオン注入工程の際、ボロン
のドズ量は１．０×１０^１３〜５．０×１０^１３ｉｏｎ
ｓ／ｃｍ^２であることを特徴とする請求項１２に記載の
ＣＭＯＳトランジスタの製造方法。
【請求項１４】前記第２イオン注入エネルギーは６０
〜４００ＫｅＶであることを特徴とする請求項１１に記
載のＣＭＯＳトランジスタの製造方法。
【請求項１５】前記第２イオン注入工程の際、ボロン
のドズ量は５．０×１０^１１〜５．０×１０^１３ｉｏｎ
ｓ／ｃｍ^２であることを特徴とする請求項１４に記載の
ＣＭＯＳトランジスタの製造方法。
【請求項１６】前記熱処理工程は８００〜１１００℃
の温度で３０分〜２時間Ｎ_２雰囲気で実施されることを
特徴とする請求項１記載のＣＭＯＳトランジスタの製造
方法。
【請求項１７】前記熱処理工程は１１５０℃の温度で
３０分間Ｎ_２雰囲気で実施されることを特徴とする請求
項１６に記載のＣＭＯＳトランジスタの製造方法。
【請求項１８】前記第１及び第２マスクパターンは３
μｍの厚さからなることを特徴とする請求項１に記載の
ＣＭＯＳトランジスタの製造方法。
【請求項１９】前記第１及び第２マスクパターンはフ
ォトレジスト膜からなり、１２０℃の温度で２０〜３０
分間ハードベークする工程を含むフォトリソグラフィー
によって形成されることを特徴とする請求項１８に記載
のＣＭＯＳトランジスタの製造方法。
【請求項２０】前記イオン注入工程は、前記基板表面
に対して９０゜の注入角で成り立つことを特徴とする請
求項１に記載のＣＭＯＳトランジスタの製造方法。
【請求項２１】前記第１緩衝酸化膜は１５０Åの厚さ
からなることを特徴とする請求項１に記載のＣＭＯＳト
ランジスタの製造方法。
【請求項２２】前記第２緩衝酸化膜は５０〜３００Å
の厚さからなることを特徴とする請求項１に記載のＣＭ
ＯＳトランジスタの製造方法。
【請求項２３】前記第２緩衝酸化膜は熱酸化工程によ
って形成されることを特徴とする請求項２２に記載のＣ
ＭＯＳトランジスタの製造方法。
【請求項２４】前記熱酸化工程は７５０〜９５０℃の
温度で行われることを特徴とする請求項２３に記載のＣ
ＭＯＳトランジスタの製造方法。
【請求項２５】前記第２緩衝酸化膜は蒸着方式によっ
て形成されることを特徴とする請求項２３に記載のＣＭ
ＯＳトランジスタの製造方法。
【請求項２６】Ｎチャンネル及びＰチャンネルの閾値
電圧を調節する過程は、前記基板全面にボロンをブラン
キングイオン注入する過程と、前記第２緩衝酸化膜上にＰウェール領域をマスキングし
て前記Ｎウェール領域を露出させるマスクパターンを形
成する過程と、前記露出されたＮウェール領域にボロンをイオン注入す
る過程と、前記マスクパターンを除去する過程とを含むことを特徴
とするＣＭＯＳトランジスタの製造方法。
【請求項２７】前記ブランキングイオン注入工程の
際、エネルギーは１０〜６０ＫｅＶであることを特徴と
する請求項２６に記載のＣＭＯＳトランジスタの製造方
法。
【請求項２８】前記ブランキングイオン注入工程の
際、ブーツのドズ量３．０×１０^１１〜５．０×１０
^１２ｉｏｎｓ／ｃｍ^２であることを特徴とする請求項２
７に記載のＣＭＯＳトランジスタの製造方法。
【請求項２９】前記イオン注入工程の際、エネルギー
は１０〜６０ＫｅＶであることを特徴とする請求項２６
に記載のＣＭＯＳトランジスタの製造方法。
【請求項３０】前記イオン注入工程の際、ボロンのド
ズ量は５．０×１０^１１〜１．０×１０^１３ｉｏｎｓ／
ｃｍ^２であることを特徴とする請求項２９に記載のＣＭ
ＯＳトランジスタの製造方法。
【請求項３１】Ｎチャンネルの閾値電圧を調節する過
程は、前記第２緩衝酸化膜上にＮウェール領域をマスキングし
て、前記Ｐウェール領域を露出させるマスクパターンを
形成する過程と、前記露出されたＰウェール領域にボロンを注入する過程
と、前記マスクパターンを除去する過程とを含むことを特徴
とする請求項２６に記載のＣＭＯＳトランジスタの製造
方法。