JPH0479142B2 - - Google Patents
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- JPH0479142B2 JPH0479142B2 JP58059402A JP5940283A JPH0479142B2 JP H0479142 B2 JPH0479142 B2 JP H0479142B2 JP 58059402 A JP58059402 A JP 58059402A JP 5940283 A JP5940283 A JP 5940283A JP H0479142 B2 JPH0479142 B2 JP H0479142B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は金属酸化物半導体（以下単にMOSと
称する）タイプの集積回路、特に比較的高電圧で
動作する相補形MOSトランジスタを有する半導
体装置の製造方法に関する。
称する）タイプの集積回路、特に比較的高電圧で
動作する相補形MOSトランジスタを有する半導
体装置の製造方法に関する。
高集積密度でCMOS集積回路を製造する既知
の方法は、本出願人によるアメリカ特許第
4277291号（イタリア国特許出願第19484A／79に
対応）の明細書で提案されている。この既知の方
法では、例えばｎ形不純物がドーピングされた単
結晶珪素の基板に、自動的にアライニングしたア
イソレーシヨン・チヤンネル（又は保護リング）
をもつた１対のCMOSトランジスタを形成する
ため、次のような順次の処理工程を取つている。
すなわち、 基板の表面上にマスキング技術によつて対を形
成する相補形トランジスタを含むように設計され
た２つの区域（活性領域）を画成し； この対を形成するトランジスタ（ｎチヤンネル
トランジスタ）の一方のトランジスタの周囲に第
１保護リングを形成するためこれら２つの区域間
における中間領域に高濃度にｎ形不純物をドーピ
ングし； これら２つの区域の一方の区域及びこの中間領
域の一部分を被覆するマスクを形成し； この対を形成する他方のトランジスタ（ｐチヤ
ンネル・トランジスタ）の周囲に第２保護リング
を形成するため前述した中間領域の保護されてい
ない部分に高濃度でｐ形不純物をドーピングし； 前述のｎチヤンネル・トランジスタを含むよう
に設計された区域（ｐ−ウエル）を形成するため
第２区域に低濃度を有するｐ形不純物をドーピン
グし； マスクを除去し； 酸化雰囲気中で高温で熱処理することによつて
保護リング及びｐ−ウエルを拡散し、二酸化珪素
から成る保護及び絶縁表面層を形成し； これら２つの区域中に相補形MOSトランジス
タを形成している。
の方法は、本出願人によるアメリカ特許第
4277291号（イタリア国特許出願第19484A／79に
対応）の明細書で提案されている。この既知の方
法では、例えばｎ形不純物がドーピングされた単
結晶珪素の基板に、自動的にアライニングしたア
イソレーシヨン・チヤンネル（又は保護リング）
をもつた１対のCMOSトランジスタを形成する
ため、次のような順次の処理工程を取つている。
すなわち、 基板の表面上にマスキング技術によつて対を形
成する相補形トランジスタを含むように設計され
た２つの区域（活性領域）を画成し； この対を形成するトランジスタ（ｎチヤンネル
トランジスタ）の一方のトランジスタの周囲に第
１保護リングを形成するためこれら２つの区域間
における中間領域に高濃度にｎ形不純物をドーピ
ングし； これら２つの区域の一方の区域及びこの中間領
域の一部分を被覆するマスクを形成し； この対を形成する他方のトランジスタ（ｐチヤ
ンネル・トランジスタ）の周囲に第２保護リング
を形成するため前述した中間領域の保護されてい
ない部分に高濃度でｐ形不純物をドーピングし； 前述のｎチヤンネル・トランジスタを含むよう
に設計された区域（ｐ−ウエル）を形成するため
第２区域に低濃度を有するｐ形不純物をドーピン
グし； マスクを除去し； 酸化雰囲気中で高温で熱処理することによつて
保護リング及びｐ−ウエルを拡散し、二酸化珪素
から成る保護及び絶縁表面層を形成し； これら２つの区域中に相補形MOSトランジス
タを形成している。
この既知方法によつて形成されるCMOSトラ
ンジスタ対のｎチヤンネル・トランジスタのスレ
シヨールド電圧は、最小寸法とすることが望まれ
るチヤンネルの幅に従つて変化する。このような
集積回路は一般に幅が異なつたチヤンネルを各種
備えているためスレシヨールド電圧が異なる多数
のトランジスタを具えており、これがため回路設
計自体が著しく複雑となる。
ンジスタ対のｎチヤンネル・トランジスタのスレ
シヨールド電圧は、最小寸法とすることが望まれ
るチヤンネルの幅に従つて変化する。このような
集積回路は一般に幅が異なつたチヤンネルを各種
備えているためスレシヨールド電圧が異なる多数
のトランジスタを具えており、これがため回路設
計自体が著しく複雑となる。
この欠点を簡単な方法で回避するため、ｎチヤ
ンネル・トランジスタの区域を増大させる方法が
あるが、この方法では集積密度が減じ、最終的な
デバイスの経済的効果を明らかに低下せしめてし
まう。
ンネル・トランジスタの区域を増大させる方法が
あるが、この方法では集積密度が減じ、最終的な
デバイスの経済的効果を明らかに低下せしめてし
まう。
本発明の目的はこのような従来装置の欠点を除
去した新しい装置を形成するための方法を提供す
ることにある。
去した新しい装置を形成するための方法を提供す
ることにある。
この目的の達成を図るため、本発明の方法は特
許請求の範囲記載の如くの特徴を有する。
許請求の範囲記載の如くの特徴を有する。
本発明によれば、CMOS集積回路の製造方法
を実質的に複雑化することなく、チヤンネル幅と
は無関係に一定のスレシヨールド電圧を有するト
ランジスタを有し、既知方法で得られ得る集積密
度と少なくとも等しい集積密度を有するCMOS
集積回路を提供することが可能となる。
を実質的に複雑化することなく、チヤンネル幅と
は無関係に一定のスレシヨールド電圧を有するト
ランジスタを有し、既知方法で得られ得る集積密
度と少なくとも等しい集積密度を有するCMOS
集積回路を提供することが可能となる。
以下、図面により本発明の実施例を説明する。
第１図は本発明に用いる従来周知の一連の処理
後得られた約4Ωcmの抵抗率を有するｎタイプの
珪素すなわちシリコンのチツプ（基板）２を示
し、この基板は相補形金属酸化物半導体デバイス
のトランジスタが形成されるべき活性領域用の区
域を有している。このような区域は一対の
CMOSトランジスタが形成される区域であつて、
図中これら区域を４及び６で示すと共に、これら
区域は互いに中間領域７によつて分離されてい
る。これはいわゆるフイールドすなわち活性領域
に対し相補形である表面層の一部分を形成してい
る。区域４及び６を画成するための処理工程は次
の順次の工程から成つている。すなわち、先ず第
１に、熱酸化処理で厚さ約300Åの二酸化珪素
（SiO2）の層８を形成し、このような層８上に厚
さが約1000Åの窒化珪素（Si3N4）の層を堆積
し、次にこの窒化珪素層の所要の領域上にフオト
レジストによつてマスクパターンを形成し、次に
この窒化珪素層のマスクによつて保護されていな
い部分に対し化学的にエツチング処理を行つて二
酸化珪素層８の上側であつてかつ２つの区域４及
び６の上方に窒化珪素層１０ａ及び１０ｂとフオ
トレジスト層１２ａ及び１２ｂの２つの層を存在
せしめるようにする。
後得られた約4Ωcmの抵抗率を有するｎタイプの
珪素すなわちシリコンのチツプ（基板）２を示
し、この基板は相補形金属酸化物半導体デバイス
のトランジスタが形成されるべき活性領域用の区
域を有している。このような区域は一対の
CMOSトランジスタが形成される区域であつて、
図中これら区域を４及び６で示すと共に、これら
区域は互いに中間領域７によつて分離されてい
る。これはいわゆるフイールドすなわち活性領域
に対し相補形である表面層の一部分を形成してい
る。区域４及び６を画成するための処理工程は次
の順次の工程から成つている。すなわち、先ず第
１に、熱酸化処理で厚さ約300Åの二酸化珪素
（SiO2）の層８を形成し、このような層８上に厚
さが約1000Åの窒化珪素（Si3N4）の層を堆積
し、次にこの窒化珪素層の所要の領域上にフオト
レジストによつてマスクパターンを形成し、次に
この窒化珪素層のマスクによつて保護されていな
い部分に対し化学的にエツチング処理を行つて二
酸化珪素層８の上側であつてかつ２つの区域４及
び６の上方に窒化珪素層１０ａ及び１０ｂとフオ
トレジスト層１２ａ及び１２ｂの２つの層を存在
せしめるようにする。
続いて、周知の方法で、ｎ形のドーピング剤
（ドーパント）例えば砒素（As）を、二酸化珪素
層８を通過するに十分であるが二酸化珪素層とフ
オトレジスト層との重畳層１０ａ，１２ａ及び１
０ｂ，１２ｂを通過するには不十分なエネルギー
で珪素中にイオンを注入する。第２図では、基板
中のドーパンドの存在を破線で示す。
（ドーパント）例えば砒素（As）を、二酸化珪素
層８を通過するに十分であるが二酸化珪素層とフ
オトレジスト層との重畳層１０ａ，１２ａ及び１
０ｂ，１２ｂを通過するには不十分なエネルギー
で珪素中にイオンを注入する。第２図では、基板
中のドーパンドの存在を破線で示す。
次にマスクパターンすなむちフオトレジスト層
１２ａ及び１２ｂを除去し、続いて再に別のマス
クパターンすなわち別のフオトレジスト層１４
を、これが区域６の全体及び中間領域７の一部分
にわたつて被覆するように形成する。次に、マス
ク層１４によつて保護されていない区域４及び中
間領域７の一部分中にイオン注入を行つてｐ形の
不純物を注入する。この場合、例えば２つの異な
るエネルギー（30KeV及び100KeV）の硼素(B)を
利用することができ、その際低い方のエネルギー
のドーパントは二酸化珪素層８を通過するが重畳
層（８＋10a）を通過できないようにすると共
に、高い方のエネルギーのドーパントは２つの層
８及び１０ａを通過できるようにする。その上さ
らに、低い方のエネルギーでのドーパントの注入
によつて、中間領域７の、予め砒素がドーピング
されている部分の導電形を反転させることができ
る。同様に、所要に応じてｐ形の保護リング領域
及び“ｐ−ウエル（well）”を得るため異なる濃
度でドーピングを行うこともできる。
１２ａ及び１２ｂを除去し、続いて再に別のマス
クパターンすなわち別のフオトレジスト層１４
を、これが区域６の全体及び中間領域７の一部分
にわたつて被覆するように形成する。次に、マス
ク層１４によつて保護されていない区域４及び中
間領域７の一部分中にイオン注入を行つてｐ形の
不純物を注入する。この場合、例えば２つの異な
るエネルギー（30KeV及び100KeV）の硼素(B)を
利用することができ、その際低い方のエネルギー
のドーパントは二酸化珪素層８を通過するが重畳
層（８＋10a）を通過できないようにすると共
に、高い方のエネルギーのドーパントは２つの層
８及び１０ａを通過できるようにする。その上さ
らに、低い方のエネルギーでのドーパントの注入
によつて、中間領域７の、予め砒素がドーピング
されている部分の導電形を反転させることができ
る。同様に、所要に応じてｐ形の保護リング領域
及び“ｐ−ウエル（well）”を得るため異なる濃
度でドーピングを行うこともできる。
その後、マスク１４を除去し、次いでチツプす
なわちこのシリコン層に対し、基板中に予め注入
されているｎ及びｐ形のドーパントを拡散（ドラ
イブーイン）するために充分な時間にわたり高温
（900−1200℃）で熱処理を行い、フイールドの領
域に二酸化珪素層１６を充分な厚さに形成する。
周知のように酸化物はその下側にある珪素を多く
犠牲にして露出されているシリコンの領域上では
相当な厚さ（10000Å）となり、一方窒化物１０
ａ及び１０ｂの層上では僅かな厚さとなる。この
場合窒化物の層は化学的な選択エツチングによつ
て従来周知の方法で除去することができる。
なわちこのシリコン層に対し、基板中に予め注入
されているｎ及びｐ形のドーパントを拡散（ドラ
イブーイン）するために充分な時間にわたり高温
（900−1200℃）で熱処理を行い、フイールドの領
域に二酸化珪素層１６を充分な厚さに形成する。
周知のように酸化物はその下側にある珪素を多く
犠牲にして露出されているシリコンの領域上では
相当な厚さ（10000Å）となり、一方窒化物１０
ａ及び１０ｂの層上では僅かな厚さとなる。この
場合窒化物の層は化学的な選択エツチングによつ
て従来周知の方法で除去することができる。
このようにして第３図に示すように区域４の近
くにMOSトランジスタのｎチヤンネル用のｐ形
の拡散領域１８（ｐ−ウエル）が得られ、この拡
散領域の周囲を高不純物添加濃度（p+）のｐ形
の保護リング２０が取り囲んでいる。さらに第３
図に示すように、MOSトランジスタのｐチヤン
ネル用の区域６の周囲を高不純物添加濃度（n+）
のｎ形を保護リング２２が取り囲んでいる。
くにMOSトランジスタのｎチヤンネル用のｐ形
の拡散領域１８（ｐ−ウエル）が得られ、この拡
散領域の周囲を高不純物添加濃度（p+）のｐ形
の保護リング２０が取り囲んでいる。さらに第３
図に示すように、MOSトランジスタのｐチヤン
ネル用の区域６の周囲を高不純物添加濃度（n+）
のｎ形を保護リング２２が取り囲んでいる。
次にデバイスの活性化部分を形成する処理を行
つて、最終的に第４図及び第５図に示す構造を得
る。
つて、最終的に第４図及び第５図に示す構造を得
る。
図に示すように、この構造ではそのｎチヤンネ
ル形のトランジスタはｐ−ウエル１８内に形成さ
れていて、ｎ＋＋で示した高不純物添加濃度のｎ
形領域すなわちソース領域３０及びドレイン領域
３２とゲート酸化物２４ａと、ゲート電極２６ａ
とを具えており、さらに他方のそのｐチヤンネル
形のトランジスタはｐ＋＋で示したソース及びド
レインのｐ形領域３４及び３６と、ゲート酸化物
２４ｂと、ゲート電極２６ｂとを具えている。第
５図に示すように、ｐ形の保護リング２０はｎチ
ヤンネル形のトランジスタをこの構造の残部から
分離していて、活性領域４の広い部分を覆つてお
り、そしてこのリング２０はこのトランジスタを
導通にするチヤンネルの有効幅Weffを制御して
いてこのチヤンネルの幅は図中Ｗで示すトランジ
スタの実際の幅よりも著しく狭い。このトランジ
スタの有効スレシヨールド電圧は比Ｗ／Weffに
依存するので、異なるチヤンネル幅Ｗを有するト
ランジスタは異なるスレシヨールド電圧を有して
いる。この効果は、ｐ形の保護リングによつて被
覆された活性領域の部分が大きくなればなる程さ
れに対応して増々大きくなるが、この活性領域の
増大は集積密度を最大にするという要求とは著し
く反することとなる。
ル形のトランジスタはｐ−ウエル１８内に形成さ
れていて、ｎ＋＋で示した高不純物添加濃度のｎ
形領域すなわちソース領域３０及びドレイン領域
３２とゲート酸化物２４ａと、ゲート電極２６ａ
とを具えており、さらに他方のそのｐチヤンネル
形のトランジスタはｐ＋＋で示したソース及びド
レインのｐ形領域３４及び３６と、ゲート酸化物
２４ｂと、ゲート電極２６ｂとを具えている。第
５図に示すように、ｐ形の保護リング２０はｎチ
ヤンネル形のトランジスタをこの構造の残部から
分離していて、活性領域４の広い部分を覆つてお
り、そしてこのリング２０はこのトランジスタを
導通にするチヤンネルの有効幅Weffを制御して
いてこのチヤンネルの幅は図中Ｗで示すトランジ
スタの実際の幅よりも著しく狭い。このトランジ
スタの有効スレシヨールド電圧は比Ｗ／Weffに
依存するので、異なるチヤンネル幅Ｗを有するト
ランジスタは異なるスレシヨールド電圧を有して
いる。この効果は、ｐ形の保護リングによつて被
覆された活性領域の部分が大きくなればなる程さ
れに対応して増々大きくなるが、この活性領域の
増大は集積密度を最大にするという要求とは著し
く反することとなる。
本発明の好適実施例の製造工程においては、第
１図で説明したように砒素イオンの注入及びフオ
トレジストのマスク層１２ａ及び１２ｂを除去し
た後に、区域６と中間領域７の一部分との全体を
被覆する、第６図に１５で示す多結晶シリコンの
マスクを形成する。このようなマスクはCVD（化
学的蒸着）法と称する周知の方法で約600℃の温
度でシランの堆積を行つて約6000Åの厚さの多結
晶シリコンの層を成長させ、続いてマスキング技
術を用いて化学的選択エツチングによつて、保護
の必要のない基板（ウエフア）の領域を被覆して
いる層の部分特に窒化珪素の層１０ａの表面及び
中間領域７の部分上の層の部分を除去して第６図
に示すような構造を得る。
１図で説明したように砒素イオンの注入及びフオ
トレジストのマスク層１２ａ及び１２ｂを除去し
た後に、区域６と中間領域７の一部分との全体を
被覆する、第６図に１５で示す多結晶シリコンの
マスクを形成する。このようなマスクはCVD（化
学的蒸着）法と称する周知の方法で約600℃の温
度でシランの堆積を行つて約6000Åの厚さの多結
晶シリコンの層を成長させ、続いてマスキング技
術を用いて化学的選択エツチングによつて、保護
の必要のない基板（ウエフア）の領域を被覆して
いる層の部分特に窒化珪素の層１０ａの表面及び
中間領域７の部分上の層の部分を除去して第６図
に示すような構造を得る。
次いで基板の表面にドーピング剤すなわちｐ形
不純物例えば硼素(B)を比較的高いエネルギー（約
100KeV）でかつ比較的低濃度にイオン注入を行
つて、これらドーピング剤が重畳層８及び１０ａ
を通り抜け区域４上に堆積させるようにする。
不純物例えば硼素(B)を比較的高いエネルギー（約
100KeV）でかつ比較的低濃度にイオン注入を行
つて、これらドーピング剤が重畳層８及び１０ａ
を通り抜け区域４上に堆積させるようにする。
続いて基板を所定の期間にわたり非酸化雰囲気
中で高温（約1200℃）にさらすことによつて、ｎ
及びｐ形ドーピング剤を基板中に所要レベルにな
るまで拡散せしめることができる。ｐ−ウエル及
びｎ形保護リング用の拡散領域１７及び１９を
夫々得ることができる。
中で高温（約1200℃）にさらすことによつて、ｎ
及びｐ形ドーピング剤を基板中に所要レベルにな
るまで拡散せしめることができる。ｐ−ウエル及
びｎ形保護リング用の拡散領域１７及び１９を
夫々得ることができる。
続いて第２回目のｐ形不純物（硼素）のイオン
注入を、低エネルギー（約30KeV）かつ高濃度
で行つて、これら不純物を二酸化珪素層８は通り
抜けるが重畳層（８及び１０ａ）は通り抜けない
ようにして中間領域７のマスク１５によつて保護
されていない表面に設ける。第７図にこのｐ形ド
ーピング剤の存在を破線で示す。続いて前の温度
処理の場合よりも低い温度例えば950℃の高温度
でチツプ表面をさらし領域１７及び１９を特に不
変の状態のまま残すようにし、第８図に２１で示
すような高不純物添加濃度のｐ形領域を得る。
注入を、低エネルギー（約30KeV）かつ高濃度
で行つて、これら不純物を二酸化珪素層８は通り
抜けるが重畳層（８及び１０ａ）は通り抜けない
ようにして中間領域７のマスク１５によつて保護
されていない表面に設ける。第７図にこのｐ形ド
ーピング剤の存在を破線で示す。続いて前の温度
処理の場合よりも低い温度例えば950℃の高温度
でチツプ表面をさらし領域１７及び１９を特に不
変の状態のまま残すようにし、第８図に２１で示
すような高不純物添加濃度のｐ形領域を得る。
続いて通常の化学的選択エツチングによつてマ
スク１５を除去し、このチツプを、酸化雰囲気中
で高温度（約900℃）に、二酸化珪素の厚い層を
形成するに充分な期間にわたり、さらす。この温
度処理工程中、基板の被覆されていない区域上に
第８図に２３で示すような相当厚い（約10000Å）
の二酸化珪素の層を形成すると共に、窒化物の表
面区域１０ａ及び１０ｂを二酸化珪素の膜で被覆
する。
スク１５を除去し、このチツプを、酸化雰囲気中
で高温度（約900℃）に、二酸化珪素の厚い層を
形成するに充分な期間にわたり、さらす。この温
度処理工程中、基板の被覆されていない区域上に
第８図に２３で示すような相当厚い（約10000Å）
の二酸化珪素の層を形成すると共に、窒化物の表
面区域１０ａ及び１０ｂを二酸化珪素の膜で被覆
する。
次に通常の選択エツチング技術を用いて窒化物
層を除去する。
層を除去する。
上述した処理及びこれに続く通常のマスキング
及びドーピング処理によつて、第９図に示すよう
に第４図に示した従来方法の説明に供したトラン
ジスタと同等のトランジスタを得る。この図にお
いて、ｎチヤンネル・トランジスタは区域４の近
くにソース及びドレイン領域３０及び３２を具え
るｐ形の拡散領域１７（ｐ−ウエル）とゲート酸
化物層及びゲート電極２４ａ及び２６ａとを形成
しており、区域６にはｐチヤンネル・トランジス
タを形成している。さらに、この区域は高濃度
（p+）のｐ形保護リング２１で取り囲まれ、区域
６は高濃度（n+）のｎ形保護リング１９で取り
囲まれている。
及びドーピング処理によつて、第９図に示すよう
に第４図に示した従来方法の説明に供したトラン
ジスタと同等のトランジスタを得る。この図にお
いて、ｎチヤンネル・トランジスタは区域４の近
くにソース及びドレイン領域３０及び３２を具え
るｐ形の拡散領域１７（ｐ−ウエル）とゲート酸
化物層及びゲート電極２４ａ及び２６ａとを形成
しており、区域６にはｐチヤンネル・トランジス
タを形成している。さらに、この区域は高濃度
（p+）のｐ形保護リング２１で取り囲まれ、区域
６は高濃度（n+）のｎ形保護リング１９で取り
囲まれている。
本発明による好適な方法を使用することによつ
て、保護リング２１の深さ従つて活性領域内への
延在の深さをｐ−ウエル１７の形成工程とは無関
係にすることができる。従つて、第５図及び第１
０図に示す平面図の比較から明らかなように、本
発明による好適な方法を用いて得られるｎチヤン
ネル・トランジスタに利用できる区域は、特に第
１０図に示されたｎチヤンネル・トランジスタの
導通チヤンネルの有効幅Weffからも明らかなよ
うに、既知の方法で得られる区域よりも大きい
が、他の部分の寸法及び電気的特性は同一のまま
である。或いは又、本発明の方法によつて得られ
る相補形MOSトランジスタの集積密度は従来方
法によつて得られる同一の特性を有する相補形
MOSトランジスタの集積密度よりも大とするこ
とができる。
て、保護リング２１の深さ従つて活性領域内への
延在の深さをｐ−ウエル１７の形成工程とは無関
係にすることができる。従つて、第５図及び第１
０図に示す平面図の比較から明らかなように、本
発明による好適な方法を用いて得られるｎチヤン
ネル・トランジスタに利用できる区域は、特に第
１０図に示されたｎチヤンネル・トランジスタの
導通チヤンネルの有効幅Weffからも明らかなよ
うに、既知の方法で得られる区域よりも大きい
が、他の部分の寸法及び電気的特性は同一のまま
である。或いは又、本発明の方法によつて得られ
る相補形MOSトランジスタの集積密度は従来方
法によつて得られる同一の特性を有する相補形
MOSトランジスタの集積密度よりも大とするこ
とができる。
上述した説明は本発明の一実施例についてであ
るが、本発明の範囲を逸脱することなく種々の変
更を行い得ること勿論である。例えば、保護リン
グ２１及び厚い酸化物層２３の形成に必要な拡散
は本発明の方法におけるパラメータを適切に調整
することによつて酸化雰囲気中で高温で一回の動
作で行い得る。
るが、本発明の範囲を逸脱することなく種々の変
更を行い得ること勿論である。例えば、保護リン
グ２１及び厚い酸化物層２３の形成に必要な拡散
は本発明の方法におけるパラメータを適切に調整
することによつて酸化雰囲気中で高温で一回の動
作で行い得る。
第１図は従来既知の半導体装置の製造及び本発
明の好適実施例に共通な製造工程における半導体
装置を示す断面図、第２図〜第４図は従来既知の
製造方法の更に他の製造方法を示す断面図、第５
図と第４図に断面図として示した構造を示す平面
図、第６図〜第９図は本発明による半導体装置の
製造方法の好適実施例の更に他の製造工程を示す
断面図、第１０図は第９図に断面図として示した
構造を示す平面図である。 ２……シリコン（珪素）層、４，６……区域、
７……中間領域、８，１６，２３……二酸化珪素
層、１０ａ，１０ｂ……窒化珪素層、１２ａ，１
２ｂ，１４……フオトレジスト層、１５……多結
晶シリコン層、１７，１８……拡散領域、１９，
２０，２２……保護リング、３０，３４……ソー
ス領域、３２，３６……ドレイン領域、２４ａ，
２４ｂ……ゲート酸化物、２６ａ，２６ｂ……ゲ
ート電極、３２，３６……ドレイン領域。
明の好適実施例に共通な製造工程における半導体
装置を示す断面図、第２図〜第４図は従来既知の
製造方法の更に他の製造方法を示す断面図、第５
図と第４図に断面図として示した構造を示す平面
図、第６図〜第９図は本発明による半導体装置の
製造方法の好適実施例の更に他の製造工程を示す
断面図、第１０図は第９図に断面図として示した
構造を示す平面図である。 ２……シリコン（珪素）層、４，６……区域、
７……中間領域、８，１６，２３……二酸化珪素
層、１０ａ，１０ｂ……窒化珪素層、１２ａ，１
２ｂ，１４……フオトレジスト層、１５……多結
晶シリコン層、１７，１８……拡散領域、１９，
２０，２２……保護リング、３０，３４……ソー
ス領域、３２，３６……ドレイン領域、２４ａ，
２４ｂ……ゲート酸化物、２６ａ，２６ｂ……ゲ
ート電極、３２，３６……ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の単結晶珪素の基板上に、２つの
区域が画成され、これらの第１区域及び第２区域
に近接している基板に不純物ドーピングによつて
これら両区域を分離する中間区域を設けてなり、
夫々の保護リングによつて各々が分離されている
相補形MOSトランジスタを前記基板上の両区域
に形成する半導体装置の製造方法において、 該中間領域に第一保護リングを形成するため、
第１導電形の不純物をマスクを通じてドーピング
し； 該基板上に前記中間領域の一部分及び前記第１
区域を被覆する多結晶珪素のマスクを形成し； 前記第２区域に第１導電形とは反対の第２導電
形の不純物をドーピングしてウエルを形成し； 前の処理工程段階で前記基板中に埋込まれた前
記第１及び第２導電形の不純物を該基板中に拡散
せしめるに十分な時間にわたり、該基板を非酸化
雰囲気中で所定の第１温度で加熱し； 処理工程の最終段階において第２導電形の不純
物で高濃度に不純物添加された第２保護リングを
得るように、前記多結晶珪素マスクによつて保護
されない中間領域の部分に高濃度で第２導電形の
不純物をドーピングし； 該マスクを除去し； 前のドーピング段階で基板中に埋込まれている
第２導電形の不純物を所定の深さまで拡散せしめ
るに充分な時間にわたり、前記第１温度よりも低
い所定の第２温度に該基板を加熱し； 前記中間領域の全体にわたり二酸化珪素の保護
層を形成し、 基板中の前記第１及び第２区域に相補形MOS
デバイスを形成する ことを特徴とする半導体装置の製造方法。 ２ 前記基板の２つの区域を画成するようにした
特許請求の範囲１記載の半導体装置の製造方法に
おいて、 前記基板上に第１遮蔽材料から成る第１層を形
成し； 該第１層上に第２遮蔽材料から成る第２層を形
成し； 前記基板の前記第１及び第２区域を保護するた
めのマスクを該第２層上に形成し； 該第２層の、前記マスクによつて保護されてい
ない部分を除去し、；及び 前記マスクを除去し、前記第２区域のドーピン
グを前記第１及び第２層の重畳層を通過するよう
なエネルギーでイオン注入することによつて行
い、前記第２保護リングの形成のためのドーピン
グを前記第１層を通過するか前記第１層及び第２
層の重畳層を通過しないようなエネルギーでイオ
ン注入することによつて行い、前記第２温度への
加熱処理を酸化雰囲気中で行い、この処理工程の
期間中に二酸化珪素の保護層を形成することを特
徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8220661A IT1210872B (it) | 1982-04-08 | 1982-04-08 | Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate. |
| IT20661A/82 | 1982-04-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202562A JPS58202562A (ja) | 1983-11-25 |
| JPH0479142B2 true JPH0479142B2 (ja) | 1992-12-15 |
Family
ID=11170208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059402A Granted JPS58202562A (ja) | 1982-04-08 | 1983-04-06 | 半導体装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4468852A (ja) |
| JP (1) | JPS58202562A (ja) |
| DE (1) | DE3312720A1 (ja) |
| FR (1) | FR2525030B1 (ja) |
| GB (1) | GB2120844B (ja) |
| IT (1) | IT1210872B (ja) |
| NL (1) | NL188607C (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4578859A (en) * | 1984-08-22 | 1986-04-01 | Harris Corporation | Implant mask reversal process |
| US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
| US4598460A (en) * | 1984-12-10 | 1986-07-08 | Solid State Scientific, Inc. | Method of making a CMOS EPROM with independently selectable thresholds |
| US4604790A (en) * | 1985-04-01 | 1986-08-12 | Advanced Micro Devices, Inc. | Method of fabricating integrated circuit structure having CMOS and bipolar devices |
| US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
| US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
| US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
| US4883767A (en) * | 1986-12-05 | 1989-11-28 | General Electric Company | Method of fabricating self aligned semiconductor devices |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| US5192993A (en) * | 1988-09-27 | 1993-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having improved element isolation area |
| FR2672732B1 (fr) * | 1991-02-12 | 1997-03-21 | Sgs Thomson Microelectronics | Structure monolithique comprenant deux ensembles de diodes de protection bidirectionnelles. |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
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| JP3621303B2 (ja) | 1999-08-30 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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| JPS5817655A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
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| IT1166587B (it) * | 1979-01-22 | 1987-05-05 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate |
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-
1982
- 1982-04-08 IT IT8220661A patent/IT1210872B/it active
-
1983
- 1983-04-05 US US06/482,156 patent/US4468852A/en not_active Expired - Lifetime
- 1983-04-06 JP JP58059402A patent/JPS58202562A/ja active Granted
- 1983-04-07 NL NLAANVRAGE8301229,A patent/NL188607C/xx active Search and Examination
- 1983-04-08 FR FR8305752A patent/FR2525030B1/fr not_active Expired
- 1983-04-08 GB GB08309572A patent/GB2120844B/en not_active Expired
- 1983-04-08 DE DE19833312720 patent/DE3312720A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691461A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Manufacturing of complementary mos integrated circuit |
| JPS56118367A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of semiconductor device |
| JPS5817655A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58202562A (ja) | 1983-11-25 |
| NL188607C (nl) | 1992-08-03 |
| NL188607B (nl) | 1992-03-02 |
| IT8220661A0 (it) | 1982-04-08 |
| IT1210872B (it) | 1989-09-29 |
| DE3312720C2 (ja) | 1992-09-17 |
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| GB2120844B (en) | 1985-09-25 |
| US4468852A (en) | 1984-09-04 |
| FR2525030A1 (fr) | 1983-10-14 |
| DE3312720A1 (de) | 1983-10-13 |
| NL8301229A (nl) | 1983-11-01 |
| FR2525030B1 (fr) | 1986-04-25 |
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