JPH07235673A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH07235673A JPH07235673A JP2280294A JP2280294A JPH07235673A JP H07235673 A JPH07235673 A JP H07235673A JP 2280294 A JP2280294 A JP 2280294A JP 2280294 A JP2280294 A JP 2280294A JP H07235673 A JPH07235673 A JP H07235673A
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Abstract
(57)【要約】 （修正有）
【目的】 ｐ及びｎチャネルＭＯＳトランジスタ（Ｔ
ｒ．）を有する半導体装置を、ゲート電極が同一導電型
の低比抵抗半導体層によって形成し、しかも短チャネル
効果を効果的に改善する。 【構成】 第１，第２のＴｒ．形成部２ａ，２ｂの表面
に表面保護膜を被着する工程と、第２のＴｒ．形成部２
ｂをフォトレジストによって覆って、第１のＴｒ．形成
部に表面保護膜を通じて高エネルギーのイオン注入を行
う第１のイオン注入工程と、第２のＴｒ．形成部に同様
の方法でイオン注入を行う第２のイオン注入工程と、第
１，第２のイオン注入工程終了後に第２のＴｒ．形成部
上の表面保護膜を除去して第２のＴｒ．形成部表面の不
純物濃度調整を行う低エネルギーイオン注入の第３のイ
オン注入工程と、第１，第２のＴｒ．形成部のチャネル
形成部上にそれぞれゲート絶縁膜を介して共通の第１導
電型の不純物がドープされた多結晶Ｓｉによる半導体層
によるゲート電極４ａ，４ｂを形成する工程とをとる。
ｒ．）を有する半導体装置を、ゲート電極が同一導電型
の低比抵抗半導体層によって形成し、しかも短チャネル
効果を効果的に改善する。 【構成】 第１，第２のＴｒ．形成部２ａ，２ｂの表面
に表面保護膜を被着する工程と、第２のＴｒ．形成部２
ｂをフォトレジストによって覆って、第１のＴｒ．形成
部に表面保護膜を通じて高エネルギーのイオン注入を行
う第１のイオン注入工程と、第２のＴｒ．形成部に同様
の方法でイオン注入を行う第２のイオン注入工程と、第
１，第２のイオン注入工程終了後に第２のＴｒ．形成部
上の表面保護膜を除去して第２のＴｒ．形成部表面の不
純物濃度調整を行う低エネルギーイオン注入の第３のイ
オン注入工程と、第１，第２のＴｒ．形成部のチャネル
形成部上にそれぞれゲート絶縁膜を介して共通の第１導
電型の不純物がドープされた多結晶Ｓｉによる半導体層
によるゲート電極４ａ，４ｂを形成する工程とをとる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に共通
の基板に、少なくとも第１導電型チャネル例えばｎチャ
ネルの絶縁ゲート型電界効果トランジスタ（以下ｎ−Ｍ
ＯＳトランジスタという）と第２導電型チャネル例えば
ｐチャネルの絶縁ゲート型電界効果トランジスタ（以下
ｐ−ＭＯＳトランジスタという）とが形成された例えば
ＣＭＯＳ（相補型の絶縁ゲート型電界効果トランジス
タ）あるいは半導体集積回路ＬＳＩ等の半導体装置に係
わる。
の基板に、少なくとも第１導電型チャネル例えばｎチャ
ネルの絶縁ゲート型電界効果トランジスタ（以下ｎ−Ｍ
ＯＳトランジスタという）と第２導電型チャネル例えば
ｐチャネルの絶縁ゲート型電界効果トランジスタ（以下
ｐ−ＭＯＳトランジスタという）とが形成された例えば
ＣＭＯＳ（相補型の絶縁ゲート型電界効果トランジス
タ）あるいは半導体集積回路ＬＳＩ等の半導体装置に係
わる。
【０００２】
【従来の技術】ｎ−ＭＯＳトランジスタとｐ−ＭＯＳト
ランジスタの双方を回路素子として有する半導体装置、
例えばＬＳＩは、例えば図７にその概略断面図を示すよ
うに、共通の半導体基板１に、その一主面１ａに臨んで
例えばウェル領域によってそれぞれ形成されたｎ−ＭＯ
Ｓトランジスタの形成部２ａとｐ−ＭＯＳトランジスタ
形成部２ｂとにそれぞれゲート部、すなわちゲート絶縁
膜３ａおよび３ｂを介してゲート電極４ａおよび４ｂが
形成されてなるゲート部が構成され、これらゲート部を
挟んでその両側にｎ型のソース領域５ｓａおよびドレイ
ン領域５ｄａとｐ型のソース領域５ｓｂおよびドレイン
領域５ｄｂとが形成されてなる。
ランジスタの双方を回路素子として有する半導体装置、
例えばＬＳＩは、例えば図７にその概略断面図を示すよ
うに、共通の半導体基板１に、その一主面１ａに臨んで
例えばウェル領域によってそれぞれ形成されたｎ−ＭＯ
Ｓトランジスタの形成部２ａとｐ−ＭＯＳトランジスタ
形成部２ｂとにそれぞれゲート部、すなわちゲート絶縁
膜３ａおよび３ｂを介してゲート電極４ａおよび４ｂが
形成されてなるゲート部が構成され、これらゲート部を
挟んでその両側にｎ型のソース領域５ｓａおよびドレイ
ン領域５ｄａとｐ型のソース領域５ｓｂおよびドレイン
領域５ｄｂとが形成されてなる。
【０００３】このような半導体装置において、集積密度
の向上等を目的として例えばチャネル長が０．１μｍな
いしはそれ以下の微細ＭＯＳが形成される方向にある
が、この場合、いわゆる短チャネル効果の１つのソース
およびドレイン間のパンチスルーの発生が問題となる。
このようなパンチスルーの発生を回避するものとして、
各ＭＯＳトランジスタの形成部２ａおよび２ｂ中の、ゲ
ート電極４ａおよび４ｂと対向する位置にＭＯＳトラン
ジスタ形成部２ａおよび２ｂと同導電型の高濃度のパン
チスルー防止の埋込み領域６ａおよび６ｂが形成され
る。
の向上等を目的として例えばチャネル長が０．１μｍな
いしはそれ以下の微細ＭＯＳが形成される方向にある
が、この場合、いわゆる短チャネル効果の１つのソース
およびドレイン間のパンチスルーの発生が問題となる。
このようなパンチスルーの発生を回避するものとして、
各ＭＯＳトランジスタの形成部２ａおよび２ｂ中の、ゲ
ート電極４ａおよび４ｂと対向する位置にＭＯＳトラン
ジスタ形成部２ａおよび２ｂと同導電型の高濃度のパン
チスルー防止の埋込み領域６ａおよび６ｂが形成され
る。
【０００４】また、基板表面には例えば局部的酸化いわ
ゆる LOCOS（Local Oxidation of Silicon）によって素
子分離絶縁層７が形成されるが、この素子分離絶縁層７
下には寄生チャネルの発生を防止するいわゆるチャネル
トッパー８が形成される。
ゆる LOCOS（Local Oxidation of Silicon）によって素
子分離絶縁層７が形成されるが、この素子分離絶縁層７
下には寄生チャネルの発生を防止するいわゆるチャネル
トッパー８が形成される。
【０００５】このような構成によるＬＳＩ等の半導体装
置を構成する場合、多層配線構造をとることから、耐熱
性にすぐれ、製造が比較的容易等の理由から各ＭＯＳト
ランジスタのゲート電極４ａおよび４ｂは、不純物がド
ープされた多結晶シリコン等の低比抵抗の半導体層によ
って形成される。この場合その製造工程の簡略化から両
ＭＯＳトランジスタのゲート電極４ａおよび４ｂの双方
を同時に形成することができるように同一の不純物ドー
プがなされた半導体層によって構成することが望まれ
る。つまり、両ゲート電極４ａおよび４ｂを共に例えば
ｎ型の多結晶シリコンによって構成することが望まし
い。
置を構成する場合、多層配線構造をとることから、耐熱
性にすぐれ、製造が比較的容易等の理由から各ＭＯＳト
ランジスタのゲート電極４ａおよび４ｂは、不純物がド
ープされた多結晶シリコン等の低比抵抗の半導体層によ
って形成される。この場合その製造工程の簡略化から両
ＭＯＳトランジスタのゲート電極４ａおよび４ｂの双方
を同時に形成することができるように同一の不純物ドー
プがなされた半導体層によって構成することが望まれ
る。つまり、両ゲート電極４ａおよび４ｂを共に例えば
ｎ型の多結晶シリコンによって構成することが望まし
い。
【０００６】ところが、このように、例えばｐ−ＭＯＳ
トランジスタのゲート電極４ｂをｎ型の半導体層によっ
て形成すると、このｐ−ＭＯＳトランジスタにおいて
は、そのチャネル形成部のｎ型半導体層とゲート電極４
ｂとの仕事関数によって、そのチャネルがチャネル形成
部の内部に入り込んだいわゆる埋込みチャネル型ＭＯＳ
トランジスタとなる。
トランジスタのゲート電極４ｂをｎ型の半導体層によっ
て形成すると、このｐ−ＭＯＳトランジスタにおいて
は、そのチャネル形成部のｎ型半導体層とゲート電極４
ｂとの仕事関数によって、そのチャネルがチャネル形成
部の内部に入り込んだいわゆる埋込みチャネル型ＭＯＳ
トランジスタとなる。
【０００７】この埋込みチャネル型トランジスタは、半
導体の表面状態の影響を受けにくいいう特徴があるもの
の、チャネル長が短縮化された微細ＭＯＳトランジスタ
においては、チャネルに対するゲート電圧による制御性
が低くなることから、短チャネル効果が大きくなるとい
う問題が生じる。
導体の表面状態の影響を受けにくいいう特徴があるもの
の、チャネル長が短縮化された微細ＭＯＳトランジスタ
においては、チャネルに対するゲート電圧による制御性
が低くなることから、短チャネル効果が大きくなるとい
う問題が生じる。
【０００８】
【発明が解決しようとする課題】上述したように、共通
の基板にｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジ
スタとを形成する場合、そのゲート電極を同一導電型の
半導体層によって構成するとき、一方のＭＯＳトランジ
スタに関しては、埋込みチャネル型構成となって、特に
微細ＭＯＳトランジスタを構成する場合、チャネルに対
するゲート電圧による制御性が低くなることから、短チ
ャネル効果が大きくなるという課題がある。
の基板にｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジ
スタとを形成する場合、そのゲート電極を同一導電型の
半導体層によって構成するとき、一方のＭＯＳトランジ
スタに関しては、埋込みチャネル型構成となって、特に
微細ＭＯＳトランジスタを構成する場合、チャネルに対
するゲート電圧による制御性が低くなることから、短チ
ャネル効果が大きくなるという課題がある。
【０００９】本発明は、このような課題を解決する半導
体装置の製法を提供するものである。
体装置の製法を提供するものである。
【００１０】
【課題を解決するための手段】すなわち、本発明におい
ては、図１に本発明製法によって得た第１導電型および
第２導電型チャネルによるＭＯＳトランジスタを有する
半導体装置の一例の概略断面図を示すように、埋込みチ
ャネル型構成となるＭＯＳトランジスタに関してそのゲ
ート直下のトランジスタ形成部の半導体表面に浅く、イ
オン注入による例えばｐ型の不純物ドープ層９を形成す
る。
ては、図１に本発明製法によって得た第１導電型および
第２導電型チャネルによるＭＯＳトランジスタを有する
半導体装置の一例の概略断面図を示すように、埋込みチ
ャネル型構成となるＭＯＳトランジスタに関してそのゲ
ート直下のトランジスタ形成部の半導体表面に浅く、イ
オン注入による例えばｐ型の不純物ドープ層９を形成す
る。
【００１１】しかしながら、通常、イオン注入を阻止す
るマスクとしては、一般にフォトレジストが用いられる
が、フォトレジストは、半導体の特性に影響を及ぼす不
純物を含み易いこと、更に例えばイオン注入時に帯電し
て、これによる電界によって半導体に不純物を引き込み
易いなどの問題があって、そのためこのフォトレジスト
はチャネル形成部の半導体表面に例えばＳｉＯ2 膜によ
る表面保護膜を介して被着し、直接的な被着を回避す
る。
るマスクとしては、一般にフォトレジストが用いられる
が、フォトレジストは、半導体の特性に影響を及ぼす不
純物を含み易いこと、更に例えばイオン注入時に帯電し
て、これによる電界によって半導体に不純物を引き込み
易いなどの問題があって、そのためこのフォトレジスト
はチャネル形成部の半導体表面に例えばＳｉＯ2 膜によ
る表面保護膜を介して被着し、直接的な被着を回避す
る。
【００１２】ところが、前述したように、チャネル形成
部の表面に浅いイオン注入によって不純物ドープ層９を
形成する場合、半導体表面にＳｉＯ2 膜等の下地材料層
を貫通して表面に所定の濃度をもって不純物ドープ層を
制御性良く形成することは極めて困難である。
部の表面に浅いイオン注入によって不純物ドープ層９を
形成する場合、半導体表面にＳｉＯ2 膜等の下地材料層
を貫通して表面に所定の濃度をもって不純物ドープ層を
制御性良く形成することは極めて困難である。
【００１３】本発明は、ゲート電極が同一導電型の低比
抵抗半導体層によって形成され、微細化されたｐチャネ
ルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジ
スタを有する半導体装置、例えば大集積回路装置ＬＳＩ
を、埋込みチャネルを表面側に移行させるための浅い不
純物ドープ層を確実に形成して、短チャネル効果を効果
的に改善して作製することができるようにする。
抵抗半導体層によって形成され、微細化されたｐチャネ
ルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジ
スタを有する半導体装置、例えば大集積回路装置ＬＳＩ
を、埋込みチャネルを表面側に移行させるための浅い不
純物ドープ層を確実に形成して、短チャネル効果を効果
的に改善して作製することができるようにする。
【００１４】すなわち、第１の本発明においては、共通
の基板に、第１導電型チャネルのＭＯＳトランジスタと
第２導電型チャネルのＭＯＳトランジスタとが形成され
る半導体装置の製法において、最終的に上記第１導電型
および第２導電型チャネルのＭＯＳトランジスタンジス
タを形成する第１および第２のトランジスタ形成部の表
面に表面保護膜を被着する工程と、一方の第２のトラン
ジスタ形成部をフォトレジストによって覆って、他方の
第１のトランジスタ形成部に上記表面保護膜を通じてイ
オン注入を行う第１のイオン注入工程と、この第１のイ
オン注入工程前または後に第１のトランジスタ形成部を
フォトレジストによって覆って、第２のトランジスタ形
成部に上記表面保護膜を通じてイオン注入を行う第２の
イオン注入工程と、第１および第２のイオン注入工程を
ともに終了して後に第２のトランジスタ形成部上の上記
表面保護膜を除去してこの第２のトランジスタ形成部表
面の不純物濃度調整を行う第３のイオン注入工程と、上
記第１および第２のトランジスタ形成部のチャネル形成
部上にそれぞれゲート絶縁膜を介して共通の第１導電型
の不純物がドープされた例えば多結晶Ｓｉによる半導体
層によるゲート電極を形成する工程とを少くともとって
目的とする第１導電型および第２導電型チャネルのＭＯ
Ｓトランジスタンジスタを形成する。
の基板に、第１導電型チャネルのＭＯＳトランジスタと
第２導電型チャネルのＭＯＳトランジスタとが形成され
る半導体装置の製法において、最終的に上記第１導電型
および第２導電型チャネルのＭＯＳトランジスタンジス
タを形成する第１および第２のトランジスタ形成部の表
面に表面保護膜を被着する工程と、一方の第２のトラン
ジスタ形成部をフォトレジストによって覆って、他方の
第１のトランジスタ形成部に上記表面保護膜を通じてイ
オン注入を行う第１のイオン注入工程と、この第１のイ
オン注入工程前または後に第１のトランジスタ形成部を
フォトレジストによって覆って、第２のトランジスタ形
成部に上記表面保護膜を通じてイオン注入を行う第２の
イオン注入工程と、第１および第２のイオン注入工程を
ともに終了して後に第２のトランジスタ形成部上の上記
表面保護膜を除去してこの第２のトランジスタ形成部表
面の不純物濃度調整を行う第３のイオン注入工程と、上
記第１および第２のトランジスタ形成部のチャネル形成
部上にそれぞれゲート絶縁膜を介して共通の第１導電型
の不純物がドープされた例えば多結晶Ｓｉによる半導体
層によるゲート電極を形成する工程とを少くともとって
目的とする第１導電型および第２導電型チャネルのＭＯ
Ｓトランジスタンジスタを形成する。
【００１５】第２の本発明は、上述の製法において、そ
の第１導電型がｎ型であり、上記第２導電型がｐ型であ
る構成とする。
の第１導電型がｎ型であり、上記第２導電型がｐ型であ
る構成とする。
【００１６】上述の表面保護膜は、フォトレジストによ
る半導体基板のトランジスタ形成部、特にチャネル形成
部の汚染を阻止でき、高エネルギーイオン注入において
も半導体基板表面にダメージを与えることのない材料層
によって構成され、この目的から、第３の本発明は、上
述の製法において、その表面保護膜を酸化シリコン例え
ばＳｉＯ2 ，ＳｉＯ好ましくはＳｉＯ2 によって構成す
る。
る半導体基板のトランジスタ形成部、特にチャネル形成
部の汚染を阻止でき、高エネルギーイオン注入において
も半導体基板表面にダメージを与えることのない材料層
によって構成され、この目的から、第３の本発明は、上
述の製法において、その表面保護膜を酸化シリコン例え
ばＳｉＯ2 ，ＳｉＯ好ましくはＳｉＯ2 によって構成す
る。
【００１７】尚、ここで、第１および第２のイオン注入
は、一般に上述した第２のトランジスタ形成部表面の不
純物濃度調整を行うための第３のイオン注入における低
エネルギーイオン注入に比してそのイオン打ち込みエネ
ルギーが相対的に大なるものである。
は、一般に上述した第２のトランジスタ形成部表面の不
純物濃度調整を行うための第３のイオン注入における低
エネルギーイオン注入に比してそのイオン打ち込みエネ
ルギーが相対的に大なるものである。
【００１８】
【作用】本発明製法によれば、両導電型チャネルすなわ
ちｎ−ＭＯＳトランジスタおよびｐ−ＭＯＳトランジス
タに関してそのゲート電極を共通の導電型による半導体
層例えば多結晶Ｓｉによって同一工程で構成するので、
互いに異なる導電型の半導体層によって構成する場合に
おける工程数の増加を回避でき、生産性の向上をはかる
ことができる。
ちｎ−ＭＯＳトランジスタおよびｐ−ＭＯＳトランジス
タに関してそのゲート電極を共通の導電型による半導体
層例えば多結晶Ｓｉによって同一工程で構成するので、
互いに異なる導電型の半導体層によって構成する場合に
おける工程数の増加を回避でき、生産性の向上をはかる
ことができる。
【００１９】また、本発明製法においては、イオン注入
のマスクとするフォトレジストは、例えばＳｉＯ2 によ
る表面保護膜を介して形成することから、フォトレジス
トの被着による半導体のチャネル形成部の汚染を回避で
き、また比較的高エネルギーイオン注入に際しては、こ
の表面保護膜を通じて第１および第２のトランジスタ形
成部に対する第１および第２の高エネルギーのイオン注
入を行うのでこの高エネルギーイオン注入に際しての半
導体表面のダメージの発生を回避できる。
のマスクとするフォトレジストは、例えばＳｉＯ2 によ
る表面保護膜を介して形成することから、フォトレジス
トの被着による半導体のチャネル形成部の汚染を回避で
き、また比較的高エネルギーイオン注入に際しては、こ
の表面保護膜を通じて第１および第２のトランジスタ形
成部に対する第１および第２の高エネルギーのイオン注
入を行うのでこの高エネルギーイオン注入に際しての半
導体表面のダメージの発生を回避できる。
【００２０】そして、表面濃度調整の比較的低エネルギ
ーイオン注入に関しては、表面保護膜を介することなく
そのイオン注入を行うのでトランジスタ形成部の表面に
浅く制御性よく不純物のドープを行うことができる。し
たがって上述したように両導電型のＭＯＳトランジスタ
に関して第１導電型による同一の半導体層によってゲー
ト電極を構成したことにより埋込みチャネル型となる第
２導電型チャネルのＭＯＳトランジスタに関して安定し
て目的の特性を有するすなわちその埋込み型チャネルを
表面側に移行したすなわちゲート電圧のチャネルに対す
る制御性を高めることができる。つまり、これによって
短チャネル効果の改善したがってＭＯＳトランジスタの
微細化をはかることができる。
ーイオン注入に関しては、表面保護膜を介することなく
そのイオン注入を行うのでトランジスタ形成部の表面に
浅く制御性よく不純物のドープを行うことができる。し
たがって上述したように両導電型のＭＯＳトランジスタ
に関して第１導電型による同一の半導体層によってゲー
ト電極を構成したことにより埋込みチャネル型となる第
２導電型チャネルのＭＯＳトランジスタに関して安定し
て目的の特性を有するすなわちその埋込み型チャネルを
表面側に移行したすなわちゲート電圧のチャネルに対す
る制御性を高めることができる。つまり、これによって
短チャネル効果の改善したがってＭＯＳトランジスタの
微細化をはかることができる。
【００２１】また、第２の本発明においては、第１の本
発明製法において、その第１導電型がｎ型であり、第２
導電型がｐ型である構成、すなわち両導電型のＭＯＳト
ランジスタのゲート電極を、ｎ型の半導体層によって構
成するものであるが、このようにゲート電極をｎ型とす
ることによって安定な特性を有するＭＯＳトランジスタ
を構成することができる。すなわち、仮にゲート電極を
ｐ型の半導体層によって構成する場合そのドーパントの
不純物としては一般にボロンＢが用いられることになる
が、このボロンＢは、一般にゲート絶縁膜として用いら
れるＳｉＯ2 膜を突き抜けてしまい、半導体のチャネル
形成面に拡散されてしまうことから、この場合にはゲー
ト絶縁膜としてこのボロンＢを遮断する効果のある窒化
膜を用いるとか、窒化処理を行うとか、窒化膜を用いた
多層構造とする等の繁雑な作業を必要とするが、第２の
本発明におけるように、そのゲート電極としてｎ型の半
導体層を用いるときは、そのドーパントとしてりんＰを
用いることができ、これはＳｉＯ2 膜を突き抜ける効果
がないことから、ゲート絶縁膜としてはＳｉ基板表面の
熱酸化等によってその作製が簡単なＳｉＯ2 膜によって
構成することができる。
発明製法において、その第１導電型がｎ型であり、第２
導電型がｐ型である構成、すなわち両導電型のＭＯＳト
ランジスタのゲート電極を、ｎ型の半導体層によって構
成するものであるが、このようにゲート電極をｎ型とす
ることによって安定な特性を有するＭＯＳトランジスタ
を構成することができる。すなわち、仮にゲート電極を
ｐ型の半導体層によって構成する場合そのドーパントの
不純物としては一般にボロンＢが用いられることになる
が、このボロンＢは、一般にゲート絶縁膜として用いら
れるＳｉＯ2 膜を突き抜けてしまい、半導体のチャネル
形成面に拡散されてしまうことから、この場合にはゲー
ト絶縁膜としてこのボロンＢを遮断する効果のある窒化
膜を用いるとか、窒化処理を行うとか、窒化膜を用いた
多層構造とする等の繁雑な作業を必要とするが、第２の
本発明におけるように、そのゲート電極としてｎ型の半
導体層を用いるときは、そのドーパントとしてりんＰを
用いることができ、これはＳｉＯ2 膜を突き抜ける効果
がないことから、ゲート絶縁膜としてはＳｉ基板表面の
熱酸化等によってその作製が簡単なＳｉＯ2 膜によって
構成することができる。
【００２２】また、第３の本発明においては、表面保護
膜として酸化シリコンを用いるものであり、この場合そ
の形成は熱酸化等によって容易に形成することができ、
しかもフォトレジストによる汚染の防止を確実に行うこ
とができ、また高エネルギーイオン注入に際しては、確
実に半導体基板表面のダメージを回避できる保護膜とし
ての機能を有することから、安定して目的とする両導電
型チャネルのＭＯＳトランジスタを有する半導体装置例
えばＬＳＩを構成することができる。
膜として酸化シリコンを用いるものであり、この場合そ
の形成は熱酸化等によって容易に形成することができ、
しかもフォトレジストによる汚染の防止を確実に行うこ
とができ、また高エネルギーイオン注入に際しては、確
実に半導体基板表面のダメージを回避できる保護膜とし
ての機能を有することから、安定して目的とする両導電
型チャネルのＭＯＳトランジスタを有する半導体装置例
えばＬＳＩを構成することができる。
【００２３】
【実施例】図２〜図６を参照して、図１で示す共通の基
板１例えば単結晶Ｓｉ半導体基板に、第１導電型チャネ
ル例えばｎチャネルＭＯＳトランジスタｎ−ＭＯＳと、
第２導電型例えばｐチャネルのＭＯＳトランジスタンジ
スタｐ−ＭＯＳとが形成される半導体装置を得る場合の
一実施例を説明する。
板１例えば単結晶Ｓｉ半導体基板に、第１導電型チャネ
ル例えばｎチャネルＭＯＳトランジスタｎ−ＭＯＳと、
第２導電型例えばｐチャネルのＭＯＳトランジスタンジ
スタｐ−ＭＯＳとが形成される半導体装置を得る場合の
一実施例を説明する。
【００２４】図２に示すように、基板１がいわゆるバル
ク型構成を有し、これの一主面１ａに臨んで選択的に、
ｐ型の不純物例えばＢと、ｎ型の不純物例えばＰ，ある
いはＡｓとをそれぞれ例えばイオン注入あるいは拡散し
てそれぞれ所要の濃度に設定されたそれぞれいわゆるウ
ェル領域によるｎ−ＭＯＳトランジスタを形成する第１
のトランジスタ形成部２ａとｐ−ＭＯＳトランジスタを
形成する第２のトランジスタ形成部２ｂとが形成され
る。
ク型構成を有し、これの一主面１ａに臨んで選択的に、
ｐ型の不純物例えばＢと、ｎ型の不純物例えばＰ，ある
いはＡｓとをそれぞれ例えばイオン注入あるいは拡散し
てそれぞれ所要の濃度に設定されたそれぞれいわゆるウ
ェル領域によるｎ−ＭＯＳトランジスタを形成する第１
のトランジスタ形成部２ａとｐ−ＭＯＳトランジスタを
形成する第２のトランジスタ形成部２ｂとが形成され
る。
【００２５】一方、この半導体基板１の主面１ａのＭＯ
Ｓ形成部間のフィールド部に例えば局部的熱酸化いわゆ
る LOCOS（Local Oxidation of Silicon）によって厚い
酸化物層による素子分離絶縁層７が形成される。
Ｓ形成部間のフィールド部に例えば局部的熱酸化いわゆ
る LOCOS（Local Oxidation of Silicon）によって厚い
酸化物層による素子分離絶縁層７が形成される。
【００２６】そして、この半導体基板１の表面すなわち
最終的に上記第１導電型および第２導電型チャネルのＭ
ＯＳトランジスタンジスタを形成する第１および第２の
トランジスタ形成部の表面に酸化シリコンＳｉＯ2 によ
る表面保護膜１１を例えばＳｉ半導体基板１の表面熱酸
化によって形成する。
最終的に上記第１導電型および第２導電型チャネルのＭ
ＯＳトランジスタンジスタを形成する第１および第２の
トランジスタ形成部の表面に酸化シリコンＳｉＯ2 によ
る表面保護膜１１を例えばＳｉ半導体基板１の表面熱酸
化によって形成する。
【００２７】次に、図３に示すように、一方のトランジ
スタ形成部例えば第２のトランジスタ形成部２ｂをフォ
トレジスト１２によって覆って、他方の第１のトランジ
スタ形成部２ａに上記表面保護膜を通じて高エネルギー
のイオン注入を行う第１のイオン注入工程を行う。
スタ形成部例えば第２のトランジスタ形成部２ｂをフォ
トレジスト１２によって覆って、他方の第１のトランジ
スタ形成部２ａに上記表面保護膜を通じて高エネルギー
のイオン注入を行う第１のイオン注入工程を行う。
【００２８】この第１のイオン注入は、例えば素子分離
絶縁層７を貫通してこれの下にチャネルストッパー８を
形成するとか、最終的に形成するｎ−ＭＯＳトランジス
タのゲート部と対向する位置の表面から内部に入り込ん
だ位置にソース・ドレイン間のパンチスルーを防止する
埋込み領域６ａを形成するとか、また或る場合は、この
第１のトランジスタ形成部に最終的に形成する第１のＭ
ＯＳトランジスタこの例ではｎ−ＭＯＳトランジスタの
しきい値電圧Ｖthを調整する不純物濃度制御のイオン注
入等を行う。これら各イオン注入は、それぞれ必要とす
るパターンのイオン注入マスクを例えばフォトレジスト
によって形成して行う。
絶縁層７を貫通してこれの下にチャネルストッパー８を
形成するとか、最終的に形成するｎ−ＭＯＳトランジス
タのゲート部と対向する位置の表面から内部に入り込ん
だ位置にソース・ドレイン間のパンチスルーを防止する
埋込み領域６ａを形成するとか、また或る場合は、この
第１のトランジスタ形成部に最終的に形成する第１のＭ
ＯＳトランジスタこの例ではｎ−ＭＯＳトランジスタの
しきい値電圧Ｖthを調整する不純物濃度制御のイオン注
入等を行う。これら各イオン注入は、それぞれ必要とす
るパターンのイオン注入マスクを例えばフォトレジスト
によって形成して行う。
【００２９】ここで、チャネルストッパー８のイオン注
入は、例えばをＢ（ボロン）を１００ｋｅＶで４×１０
12／cm2 のドーズ量で行う。
入は、例えばをＢ（ボロン）を１００ｋｅＶで４×１０
12／cm2 のドーズ量で行う。
【００３０】埋込み領域６ａのイオン注入は、例えばＢ
を３０ｋｅＶで２×１０13／cm2 のドーズ量で行う。
を３０ｋｅＶで２×１０13／cm2 のドーズ量で行う。
【００３１】また、第１のＭＯＳトランジスタのしきい
値電圧Ｖthを調整する不純物濃度制御のイオン注入は、
例えばＢを１０ｋｅＶで１×１０12／cm2 のドーズ量で
行う。
値電圧Ｖthを調整する不純物濃度制御のイオン注入は、
例えばＢを１０ｋｅＶで１×１０12／cm2 のドーズ量で
行う。
【００３２】図４に示すように、上述の第１のイオン注
入工程前または後に第１のトランジスタ形成部２ａをフ
ォトレジスト１２によって覆って、第２のトランジスタ
形成部２ｂに、表面保護膜１１を通じて第２のイオン注
入工程を行う。
入工程前または後に第１のトランジスタ形成部２ａをフ
ォトレジスト１２によって覆って、第２のトランジスタ
形成部２ｂに、表面保護膜１１を通じて第２のイオン注
入工程を行う。
【００３３】この第２のイオン注入も、素子分離絶縁層
７を貫通してこれの下にチャネルストッパー８を形成す
るとか、最終的に形成するｐ−ＭＯＳトランジスタのゲ
ート部と対向する位置の表面から内部に入り込んだ位置
にソース・ドレイン間のパンチスルーを防止する埋込み
領域６ｂを形成するイオン注入である。そして、これら
各イオン注入もまた、それぞれ必要とするパターンのイ
オン注入マスクを例えばフォトレジストによって形成し
て行う。
７を貫通してこれの下にチャネルストッパー８を形成す
るとか、最終的に形成するｐ−ＭＯＳトランジスタのゲ
ート部と対向する位置の表面から内部に入り込んだ位置
にソース・ドレイン間のパンチスルーを防止する埋込み
領域６ｂを形成するイオン注入である。そして、これら
各イオン注入もまた、それぞれ必要とするパターンのイ
オン注入マスクを例えばフォトレジストによって形成し
て行う。
【００３４】ここで、チャネルストッパー８のイオン注
入は、例えばＰ（りん）を２４０ｋｅＶで４×１０12／
cm2 のドーズ量で行う。
入は、例えばＰ（りん）を２４０ｋｅＶで４×１０12／
cm2 のドーズ量で行う。
【００３５】埋込み領域６ｂのイオン注入は、例えばＡ
ｓを１００ｋｅＶで２×１０12／cm 2 のドーズ量で行
う。
ｓを１００ｋｅＶで２×１０12／cm 2 のドーズ量で行
う。
【００３６】これら第１および第２のイオン注入工程を
ともに終了して後に図５に示すように、第２のトランジ
スタ形成部２ｂ上の表面保護膜１１を除去してこの第２
のトランジスタ形成部２ｂ表面の不純物濃度調整を行う
ｐ型の不純物ドープ層９いわゆるカウンタードープ層を
形成する低エネルギーイオン注入による第３のイオン注
入工程をとる。
ともに終了して後に図５に示すように、第２のトランジ
スタ形成部２ｂ上の表面保護膜１１を除去してこの第２
のトランジスタ形成部２ｂ表面の不純物濃度調整を行う
ｐ型の不純物ドープ層９いわゆるカウンタードープ層を
形成する低エネルギーイオン注入による第３のイオン注
入工程をとる。
【００３７】このイオン注入は、例えばＢＦ2 を５ｋｅ
Ｖで５×１０12／cm2 のドーズ量で行う。
Ｖで５×１０12／cm2 のドーズ量で行う。
【００３８】図６に示すように、一旦表面保護膜１１等
を除去して、第１および第２のトランジスタ形成部２ａ
および２ｂの表面を露出し、この表面を例えば熱酸化し
ＳｉＯ2 酸化膜による絶縁膜２３を形成し、これの上に
全面的に例えばりんＰがドープされて低比抵抗化された
ｎ型多結晶Ｓｉによる導電性の半導体層２４をＣＶＤ
（化学的気相成長）法等によって形成する。
を除去して、第１および第２のトランジスタ形成部２ａ
および２ｂの表面を露出し、この表面を例えば熱酸化し
ＳｉＯ2 酸化膜による絶縁膜２３を形成し、これの上に
全面的に例えばりんＰがドープされて低比抵抗化された
ｎ型多結晶Ｓｉによる導電性の半導体層２４をＣＶＤ
（化学的気相成長）法等によって形成する。
【００３９】そして、図１に示すように、この半導体層
２４とこれの下の絶縁膜２３をフォトリソグラフィによ
って所定のパターンすなわち各埋込み領域６ａおよび６
ｂと対向し、ゲート部を構成する部分を残してエッチン
グする。このようにして、各トランジスタ形成部２ａお
よび２ｂにそれぞれ絶縁膜２３と半導体層２４の各一部
によるゲート絶縁膜３ａおよび３ｂとこれの上に形成さ
れたゲート電極４ａおよび４ｂによる各ゲート部が構成
される。
２４とこれの下の絶縁膜２３をフォトリソグラフィによ
って所定のパターンすなわち各埋込み領域６ａおよび６
ｂと対向し、ゲート部を構成する部分を残してエッチン
グする。このようにして、各トランジスタ形成部２ａお
よび２ｂにそれぞれ絶縁膜２３と半導体層２４の各一部
によるゲート絶縁膜３ａおよび３ｂとこれの上に形成さ
れたゲート電極４ａおよび４ｂによる各ゲート部が構成
される。
【００４０】そして、これらゲート部をマスクに各トラ
ンジスタ形成部２ａと２ｂとに、それぞれ順次イオン注
入によってｎ型のソースおよびドレイン各領域５ｓａお
よび５ｄａと、ｐ型のソースおよびドレイン各領域５ｓ
ｂおよび５ｄｂとを形成する。このようにすると、共通
の基板１にそれぞれｎチャネルＭＯＳトランジスタｎ−
ＭＯＳと、ｐチャネルＭＯＳトランジスタｐ−ＭＯＳと
が形成された目的とする半導体装置が構成される。
ンジスタ形成部２ａと２ｂとに、それぞれ順次イオン注
入によってｎ型のソースおよびドレイン各領域５ｓａお
よび５ｄａと、ｐ型のソースおよびドレイン各領域５ｓ
ｂおよび５ｄｂとを形成する。このようにすると、共通
の基板１にそれぞれｎチャネルＭＯＳトランジスタｎ−
ＭＯＳと、ｐチャネルＭＯＳトランジスタｐ−ＭＯＳと
が形成された目的とする半導体装置が構成される。
【００４１】上述した例では、第１および第２の双方の
トランジスタ形成部２ａおよび２ｂをともにウェル領域
によって形成した場合であるが、一方のトランジスタ形
成部例えば２ａまたは２ｂを基板１によって構成し、他
方の形成部２ｂまたは２ａを上述のウェル領域によって
構成することもできる。
トランジスタ形成部２ａおよび２ｂをともにウェル領域
によって形成した場合であるが、一方のトランジスタ形
成部例えば２ａまたは２ｂを基板１によって構成し、他
方の形成部２ｂまたは２ａを上述のウェル領域によって
構成することもできる。
【００４２】また、上述した例では、バルク型構成とし
た場合であるが、基板１は絶縁基体上に半導体層が形成
されたいわゆるＳＯＩ構成とし、その半導体層にｐ型お
よびｎ型の各トランジスタ形成部２ａおよび２ｂを形成
し、これらトランジスタ形成部２ａおよび２ｂに各ｎ−
ＭＯＳトランジスタおよびｐ−ＭＯＳトランジスタを形
成することもできる。
た場合であるが、基板１は絶縁基体上に半導体層が形成
されたいわゆるＳＯＩ構成とし、その半導体層にｐ型お
よびｎ型の各トランジスタ形成部２ａおよび２ｂを形成
し、これらトランジスタ形成部２ａおよび２ｂに各ｎ−
ＭＯＳトランジスタおよびｐ−ＭＯＳトランジスタを形
成することもできる。
【００４３】また、上述した例では第１導電型がｎ型
で、両導電型ＭＯＳトランジスタのゲート電極を構成す
る共通の半導体層すなわち上述の例では多結晶Ｓｉ層が
ｎ型とした場合で、この場合前述したように、ゲート絶
縁膜をＳｉＯ2 の単層膜によって構成できるという利点
があり、窒化処理もしくは窒化膜を用いることを回避で
きるが、第２導電型がｐ型とする場合にも本発明を適用
することもでき、この場合には、不純物ドープ層９が形
成されない状態ではｎ−ＭＯＳトランジスタが埋込みチ
ャネル型となるが、この場合においては、このｎ−ＭＯ
Ｓトランジスタの形成部の表面に不純物濃度の調整の低
エネルギーイオン注入を行うことによってチャネルを表
面側に移行させることができる。そして、この場合には
図１〜図６における各部の導電型を図示とは逆の導電型
に選定する。
で、両導電型ＭＯＳトランジスタのゲート電極を構成す
る共通の半導体層すなわち上述の例では多結晶Ｓｉ層が
ｎ型とした場合で、この場合前述したように、ゲート絶
縁膜をＳｉＯ2 の単層膜によって構成できるという利点
があり、窒化処理もしくは窒化膜を用いることを回避で
きるが、第２導電型がｐ型とする場合にも本発明を適用
することもでき、この場合には、不純物ドープ層９が形
成されない状態ではｎ−ＭＯＳトランジスタが埋込みチ
ャネル型となるが、この場合においては、このｎ−ＭＯ
Ｓトランジスタの形成部の表面に不純物濃度の調整の低
エネルギーイオン注入を行うことによってチャネルを表
面側に移行させることができる。そして、この場合には
図１〜図６における各部の導電型を図示とは逆の導電型
に選定する。
【００４４】また、表面保護膜１１は、ＳｉＯ2 膜によ
って形成することが前述したように好ましいが、他のフ
ォトレジストによる半導体基板のトランジスタ形成部、
特にチャネル形成部の汚染を阻止でき、高エネルギーイ
オン注入においても半導体基板表面にダメージを与える
ことのない材料層によって構成することもできる。
って形成することが前述したように好ましいが、他のフ
ォトレジストによる半導体基板のトランジスタ形成部、
特にチャネル形成部の汚染を阻止でき、高エネルギーイ
オン注入においても半導体基板表面にダメージを与える
ことのない材料層によって構成することもできる。
【００４５】
【発明の効果】上述したように本発明製法によれば、両
導電型チャネルすなわちｎ−ＭＯＳトランジスタおよび
ｐ−ＭＯＳトランジスタに関してそのゲート電極４ａお
よび４ｂを共通の導電型による半導体層２４例えば多結
晶Ｓｉによって同一工程で構成するので、互いに異なる
導電型の半導体層によって構成する場合における工程数
の増加を回避でき、生産性の向上をはかることができ
る。
導電型チャネルすなわちｎ−ＭＯＳトランジスタおよび
ｐ−ＭＯＳトランジスタに関してそのゲート電極４ａお
よび４ｂを共通の導電型による半導体層２４例えば多結
晶Ｓｉによって同一工程で構成するので、互いに異なる
導電型の半導体層によって構成する場合における工程数
の増加を回避でき、生産性の向上をはかることができ
る。
【００４６】また、本発明製法においては、イオン注入
のマスクとするフォトレジスト１２は、例えばＳｉＯ2
による表面保護膜１１を介して形成することから、フォ
トレジスト１２の被着による半導体のチャネル形成部の
汚染を回避でき、また高エネルギーイオン注入に際して
は、この表面保護膜１１を通じて第１および第２のトラ
ンジスタ形成部に対する第１および第２の高エネルギー
のイオン注入を行うのでこの高エネルギーイオン注入に
際しての半導体表面のダメージの発生を回避できる。
のマスクとするフォトレジスト１２は、例えばＳｉＯ2
による表面保護膜１１を介して形成することから、フォ
トレジスト１２の被着による半導体のチャネル形成部の
汚染を回避でき、また高エネルギーイオン注入に際して
は、この表面保護膜１１を通じて第１および第２のトラ
ンジスタ形成部に対する第１および第２の高エネルギー
のイオン注入を行うのでこの高エネルギーイオン注入に
際しての半導体表面のダメージの発生を回避できる。
【００４７】そして、表面濃度調整の不純物ドープ層９
を形成する低エネルギーイオン注入に関しては、表面保
護膜１１を介することなくそのイオン注入を行うのでト
ランジスタ形成部の表面に浅く制御性よく不純物のドー
プを行うことができる。したがって上述したように両導
電型のＭＯＳトランジスタに関して第１導電型による同
一の半導体層によってゲート電極を構成したことにより
埋込みチャネル型となる第２導電型チャネルのＭＯＳト
ランジスタに関して安定して目的の特性を有するすなわ
ちその埋込み型チャネルを表面側に移行したすなわちゲ
ート電圧のチャネルに対する制御性を高めることができ
る。つまり、これによって短チャネル効果の改善したが
ってＭＯＳトランジスタの微細化をはかることができ
る。
を形成する低エネルギーイオン注入に関しては、表面保
護膜１１を介することなくそのイオン注入を行うのでト
ランジスタ形成部の表面に浅く制御性よく不純物のドー
プを行うことができる。したがって上述したように両導
電型のＭＯＳトランジスタに関して第１導電型による同
一の半導体層によってゲート電極を構成したことにより
埋込みチャネル型となる第２導電型チャネルのＭＯＳト
ランジスタに関して安定して目的の特性を有するすなわ
ちその埋込み型チャネルを表面側に移行したすなわちゲ
ート電圧のチャネルに対する制御性を高めることができ
る。つまり、これによって短チャネル効果の改善したが
ってＭＯＳトランジスタの微細化をはかることができ
る。
【００４８】また、第２の本発明においては、第１の本
発明製法において、その第１導電型がｎ型であり、第２
導電型がｐ型である構成、すなわち両導電型のＭＯＳト
ランジスタのゲート電極を、ｎ型の半導体層によって構
成するものであるが、このようにゲート電極をｎ型とす
ることによって前述したようにゲート絶縁膜としてＳｉ
Ｏ2 膜を用いた場合でも安定な特性を有するＭＯＳトラ
ンジスタを構成することができる。
発明製法において、その第１導電型がｎ型であり、第２
導電型がｐ型である構成、すなわち両導電型のＭＯＳト
ランジスタのゲート電極を、ｎ型の半導体層によって構
成するものであるが、このようにゲート電極をｎ型とす
ることによって前述したようにゲート絶縁膜としてＳｉ
Ｏ2 膜を用いた場合でも安定な特性を有するＭＯＳトラ
ンジスタを構成することができる。
【００４９】また、第３の本発明においては、表面保護
膜として酸化シリコンを用いるものであり、この場合そ
の形成は熱酸化等によって容易に形成することができ、
しかもフォトレジストによる汚染の防止を確実に行うこ
とができ、また高エネルギーイオン注入に際しては、確
実に半導体基板表面のダメージを回避できる保護膜とし
ての機能を有することから、安定して目的とする両導電
型チャネルのＭＯＳトランジスタを有する半導体装置例
えばＬＳＩを構成することができる。
膜として酸化シリコンを用いるものであり、この場合そ
の形成は熱酸化等によって容易に形成することができ、
しかもフォトレジストによる汚染の防止を確実に行うこ
とができ、また高エネルギーイオン注入に際しては、確
実に半導体基板表面のダメージを回避できる保護膜とし
ての機能を有することから、安定して目的とする両導電
型チャネルのＭＯＳトランジスタを有する半導体装置例
えばＬＳＩを構成することができる。
【図面の簡単な説明】
【図１】本発明製法によって得る半導体装置の一例の概
略断面図である。
略断面図である。
【図２】本発明製法の一例の一工程における概略断面図
である。
である。
【図３】本発明製法の一例の一工程における概略断面図
である。
である。
【図４】本発明製法の一例の一工程における概略断面図
である。
である。
【図５】本発明製法の一例の一工程における概略断面図
である。
である。
【図６】本発明製法の一例の一工程における概略断面図
である。
である。
【図７】従来製法による半導体装置の概略断面図であ
る。
る。
１ 基板 ２ａ 第１のトランジスタ形成部 ２ｂ 第２のトランジスタ形成部 ３ａ，３ｂ ゲート絶縁膜 ４ａ，４ｂ ゲート電極 ５ｓａ，５ｓｂ ソース領域 ５ｄａ，５ｄｂ ドレイン領域 ６ａ，６ｂ 埋込み領域 ７ 素子分離絶縁層 ８ チャネルストッパー ９ 不純物ドープ層
Claims (3)
- 【請求項１】 共通の基板に、第１導電型チャネルの絶
縁ゲート型電界効果トランジスタと第２導電型チャネル
の絶縁ゲート型電界効果トランジスタとが形成される半
導体装置の製法において、 最終的に上記第１導電型および第２導電型チャネルの絶
縁ゲート型電界効果トランジスタを形成する第１および
第２のトランジスタ形成部の表面に表面保護膜を被着す
る工程と、 上記第２のトランジスタ形成部をフォトレジストによっ
て覆って、第１のトランジスタ形成部に上記表面保護膜
を通じてイオン注入を行う第１のイオン注入工程と、 該第１のイオン注入工程前または後に上記第１のトラン
ジスタ形成部をフォトレジストによって覆って、第２の
トランジスタ形成部に上記表面保護膜を通じてイオン注
入を行う第２のイオン注入工程と、 上記第１および第２のイオン注入工程をともに終了して
後に上記第２のトランジスタ形成部上の上記表面保護膜
を除去して該第２のトランジスタ形成部表面の不純物濃
度を調整する第３のイオン注入工程と、 上記第１および第２のトランジスタ形成部のチャネル形
成部上に、それぞれゲート絶縁膜を介して共通の第１導
電型の不純物がドープされた半導体層によるゲートを成
する工程とを少くともとって目的とする第１導電型およ
び第２導電型チャネルの絶縁ゲート型電界効果トランジ
スタを形成することを特徴とする半導体装置の製法。 - 【請求項２】 上記第１導電型がｎ型であり、上記第２
導電型がｐ型であることを特徴とする請求項１に記載の
半導体装置の製法。 - 【請求項３】 上記表面保護膜が酸化シリコンであるこ
とを特徴とする請求項１または２に記載の半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280294A JPH07235673A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280294A JPH07235673A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235673A true JPH07235673A (ja) | 1995-09-05 |
Family
ID=12092824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280294A Pending JPH07235673A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157776B2 (en) | 2002-08-19 | 2007-01-02 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
-
1994
- 1994-02-21 JP JP2280294A patent/JPH07235673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157776B2 (en) | 2002-08-19 | 2007-01-02 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
| US7354817B2 (en) | 2002-08-19 | 2008-04-08 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
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