JPH04286358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04286358A JPH04286358A JP3074442A JP7444291A JPH04286358A JP H04286358 A JPH04286358 A JP H04286358A JP 3074442 A JP3074442 A JP 3074442A JP 7444291 A JP7444291 A JP 7444291A JP H04286358 A JPH04286358 A JP H04286358A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法、特にＣＭＯＳ半導体装置の製造方法に関する。
法、特にＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳデバイスにおいては高速
化・高集積化のために微細化が進められているが、この
微細化によってゲート長が短くなると、特にＮチャネル
ＭＯＳＦＥＴにおいてドレイン領域近傍の高電界に起因
したホットキャリヤの発生によって、反転電圧や相互コ
ンダクタンスなどの特性が変動するため、信頼性が著し
く低下する。そこで、ホットキャリヤ耐性の向上のため
にゲート電極端部に低濃度層を形成したＬＤＤ構造のＭ
ＯＳＦＥＴが広く用いられている。一方ＰチャネルＭＯ
ＳＦＥＴにおいては、キャリヤである正孔が電子と比較
して散乱を受け易いことから、通常はホットキャリヤに
よる信頼性の低下は問題とならない。しかしながら、微
細化の進展に伴い、通常の単一ドレイン構造では、高濃
度で浅いＰ型拡散層を形成することが困難であり、ゲー
ト電極として一般的なＮ型多結晶シリコンを用いた場合
にＰチャネルＭＯＳＦＥＴは表面チャネル型となること
から、パンチスルー耐性を確保することが難しくなって
いる。
化・高集積化のために微細化が進められているが、この
微細化によってゲート長が短くなると、特にＮチャネル
ＭＯＳＦＥＴにおいてドレイン領域近傍の高電界に起因
したホットキャリヤの発生によって、反転電圧や相互コ
ンダクタンスなどの特性が変動するため、信頼性が著し
く低下する。そこで、ホットキャリヤ耐性の向上のため
にゲート電極端部に低濃度層を形成したＬＤＤ構造のＭ
ＯＳＦＥＴが広く用いられている。一方ＰチャネルＭＯ
ＳＦＥＴにおいては、キャリヤである正孔が電子と比較
して散乱を受け易いことから、通常はホットキャリヤに
よる信頼性の低下は問題とならない。しかしながら、微
細化の進展に伴い、通常の単一ドレイン構造では、高濃
度で浅いＰ型拡散層を形成することが困難であり、ゲー
ト電極として一般的なＮ型多結晶シリコンを用いた場合
にＰチャネルＭＯＳＦＥＴは表面チャネル型となること
から、パンチスルー耐性を確保することが難しくなって
いる。
【０００３】そこでＰチャネルＭＯＳＦＥＴにおいても
ＬＤＤ構造を適用する方法が、例えば特開平２−１５０
０３６号公報に開示されている。このように、Ｐチャネ
ル，Ｎチャネルの両方にＬＤＤ構造を採用したＣＭＯＳ
ＦＥＴの製造方法について、図８〜図１３を用いて説明
する。先ず図８に示すように、半導体基板１０１ にＮ
ウェル１０２ とＰウェル１０３ とフィールド酸化膜
１０４ とゲート酸化膜１０５ 及び高濃度のＮ型にド
ープされた多結晶シリコンよりなるゲート電極１０６
を形成する。次に図９に示すように、Ｎウェル１０２
の領域に形成したレジストパターン１０７ とフィール
酸化膜１０４ 及びゲート電極１０６ をマスクとして
、低濃度のリンをイオン注入し、Ｎ型低濃度ソース・ド
レイン領域１０８ を形成する。次に図１０に示すよう
に、Ｐウェル１０３ の領域に形成したレジストパター
ン１０９ とフィール酸化膜１０４ 及びゲート電極１
０６ をマスクとして、低濃度のＢＦ２ をイオン注入
し、Ｐ型低濃度ソース・ドレイン領域１１０ を形成す
る。次に図１１に示すように、化学気相成長法によって
シリコン酸化膜１１１ を全面に堆積する。
ＬＤＤ構造を適用する方法が、例えば特開平２−１５０
０３６号公報に開示されている。このように、Ｐチャネ
ル，Ｎチャネルの両方にＬＤＤ構造を採用したＣＭＯＳ
ＦＥＴの製造方法について、図８〜図１３を用いて説明
する。先ず図８に示すように、半導体基板１０１ にＮ
ウェル１０２ とＰウェル１０３ とフィールド酸化膜
１０４ とゲート酸化膜１０５ 及び高濃度のＮ型にド
ープされた多結晶シリコンよりなるゲート電極１０６
を形成する。次に図９に示すように、Ｎウェル１０２
の領域に形成したレジストパターン１０７ とフィール
酸化膜１０４ 及びゲート電極１０６ をマスクとして
、低濃度のリンをイオン注入し、Ｎ型低濃度ソース・ド
レイン領域１０８ を形成する。次に図１０に示すよう
に、Ｐウェル１０３ の領域に形成したレジストパター
ン１０９ とフィール酸化膜１０４ 及びゲート電極１
０６ をマスクとして、低濃度のＢＦ２ をイオン注入
し、Ｐ型低濃度ソース・ドレイン領域１１０ を形成す
る。次に図１１に示すように、化学気相成長法によって
シリコン酸化膜１１１ を全面に堆積する。
【０００４】次に図１２に示すように、反応性イオンエ
ッチングによってシリコン酸化膜１１１をエッチバック
して側壁 １１１′を残して他の部分を除去し、更にＰ
ウェル１０３ の領域に形成したレジストパターン１１
２ とフィール酸化膜１０４ 及びゲート電極１０６と
側壁 １１１′をマスクとして、高濃度のＢＦ２ をイ
オン注入し、Ｐ型高濃度ソース・ドレイン領域１１３
を形成する。次に図１３に示すように、Ｎウェル１０２
の領域に形成したレジストパターン１１４ とフィー
ル酸化膜１０４ 及びゲート電極１０６ と側壁 １１
１′をマスクとして、高濃度の砒素をイオン注入し、Ｎ
型高濃度ソース・ドレイン領域１１５ を形成する。後
は不活性雰囲気で熱処理することで各イオン注入領域を
活性化し、更に通常の層間絶縁膜及び配線層の形成工程
によって半導体装置を完成させる。このように低濃度の
ソース・ドレイン領域１０８， １１０を形成すること
によって、主としてＮチャネルＭＯＳＦＥＴにおいては
ドレイン近傍の電界緩和によりホットキャリヤ耐性が向
上し、ＰチャネルＭＯＳＦＥＴにおいては低濃度層が浅
い接合を有するためパンチスルー耐性が向上する。
ッチングによってシリコン酸化膜１１１をエッチバック
して側壁 １１１′を残して他の部分を除去し、更にＰ
ウェル１０３ の領域に形成したレジストパターン１１
２ とフィール酸化膜１０４ 及びゲート電極１０６と
側壁 １１１′をマスクとして、高濃度のＢＦ２ をイ
オン注入し、Ｐ型高濃度ソース・ドレイン領域１１３
を形成する。次に図１３に示すように、Ｎウェル１０２
の領域に形成したレジストパターン１１４ とフィー
ル酸化膜１０４ 及びゲート電極１０６ と側壁 １１
１′をマスクとして、高濃度の砒素をイオン注入し、Ｎ
型高濃度ソース・ドレイン領域１１５ を形成する。後
は不活性雰囲気で熱処理することで各イオン注入領域を
活性化し、更に通常の層間絶縁膜及び配線層の形成工程
によって半導体装置を完成させる。このように低濃度の
ソース・ドレイン領域１０８， １１０を形成すること
によって、主としてＮチャネルＭＯＳＦＥＴにおいては
ドレイン近傍の電界緩和によりホットキャリヤ耐性が向
上し、ＰチャネルＭＯＳＦＥＴにおいては低濃度層が浅
い接合を有するためパンチスルー耐性が向上する。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなＬＤＤ構造のＣＭＯＳＦＥＴには次のような問題点
がある。まず第１にＰチャネルとＮチャネルの両方のＭ
ＯＳＦＥＴをＬＤＤ構造とするために、ソース・ドレイ
ンのイオン注入のために４回ものフォト工程が必要であ
るという問題点がある。第２にＮチャネルＭＯＳＦＥＴ
の側壁下部に形成された低濃度領域における寄生抵抗の
増大に起因したドレイン特性の変動による信頼性の問題
点がある。後者は側壁下部の低濃度領域で発生したホッ
トキャリヤが側壁下部に注入され、低濃度領域の表面を
空乏化させるために起こるＬＤＤ構造特有の問題である
。このＬＤＤ構造特有の問題点を回避するための方法は
、ＩＥＤＭ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ，１９
８６， ｐ７４２ や特開平２−１３９９３８号公報等
に開示されているが、これらはいずれも複雑な工程や高
度の制御技術を要するものであった。
うなＬＤＤ構造のＣＭＯＳＦＥＴには次のような問題点
がある。まず第１にＰチャネルとＮチャネルの両方のＭ
ＯＳＦＥＴをＬＤＤ構造とするために、ソース・ドレイ
ンのイオン注入のために４回ものフォト工程が必要であ
るという問題点がある。第２にＮチャネルＭＯＳＦＥＴ
の側壁下部に形成された低濃度領域における寄生抵抗の
増大に起因したドレイン特性の変動による信頼性の問題
点がある。後者は側壁下部の低濃度領域で発生したホッ
トキャリヤが側壁下部に注入され、低濃度領域の表面を
空乏化させるために起こるＬＤＤ構造特有の問題である
。このＬＤＤ構造特有の問題点を回避するための方法は
、ＩＥＤＭ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ，１９
８６， ｐ７４２ や特開平２−１３９９３８号公報等
に開示されているが、これらはいずれも複雑な工程や高
度の制御技術を要するものであった。
【０００６】本発明は、従来のＣＭＯＳ半導体装置の製
造方法における上記問題点を解消するためなされたもの
で、少ない工程数の平易な技術による、信頼性の高いＬ
ＤＤ構造のＣＭＯＳ半導体装置の製造方法を提供するこ
とを目的とする。
造方法における上記問題点を解消するためなされたもの
で、少ない工程数の平易な技術による、信頼性の高いＬ
ＤＤ構造のＣＭＯＳ半導体装置の製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、Ｐ型領域とＮ型領域を有する半導体基板
にゲート酸化膜を形成する工程と、該ゲート酸化膜上に
選択的にゲート電極を形成する工程と、前記Ｐ型領域に
選択的にＮ型不純物をイオン注入してＮ型低濃度ソース
・ドレイン領域を形成する工程と、第１の熱処理を行い
Ｎ型低濃度ソース・ドレイン領域を拡散させる工程と、
全面にＰ型不純物をイオン注入し前記Ｎ型低濃度ソース
・ドレイン領域にＰ型領域を形成する工程と、ゲート電
極に側壁を形成する工程と、前記ゲート電極及び前記側
壁をマスクとして前記Ｎ型領域に選択的に前記Ｐ型不純
物よりも高濃度のＰ型不純物をイオン注入してＰ型高濃
度ソース・ドレイン領域を形成する工程と、前記ゲート
電極及び前記側壁をマスクとして前記Ｐ型領域に選択的
に前記Ｎ型不純物よりも高濃度のＮ型不純物をイオン注
入してＮ型高濃度ソース・ドレイン領域を形成する工程
と、第２の熱処理を行う工程とで半導体装置を製造する
ものである。
め、本発明は、Ｐ型領域とＮ型領域を有する半導体基板
にゲート酸化膜を形成する工程と、該ゲート酸化膜上に
選択的にゲート電極を形成する工程と、前記Ｐ型領域に
選択的にＮ型不純物をイオン注入してＮ型低濃度ソース
・ドレイン領域を形成する工程と、第１の熱処理を行い
Ｎ型低濃度ソース・ドレイン領域を拡散させる工程と、
全面にＰ型不純物をイオン注入し前記Ｎ型低濃度ソース
・ドレイン領域にＰ型領域を形成する工程と、ゲート電
極に側壁を形成する工程と、前記ゲート電極及び前記側
壁をマスクとして前記Ｎ型領域に選択的に前記Ｐ型不純
物よりも高濃度のＰ型不純物をイオン注入してＰ型高濃
度ソース・ドレイン領域を形成する工程と、前記ゲート
電極及び前記側壁をマスクとして前記Ｐ型領域に選択的
に前記Ｎ型不純物よりも高濃度のＮ型不純物をイオン注
入してＮ型高濃度ソース・ドレイン領域を形成する工程
と、第２の熱処理を行う工程とで半導体装置を製造する
ものである。
【０００８】
【作用】本発明の製造方法によれば、全面にＰ型不純物
をイオン注入しＮ型低濃度ソース・ドレイン領域にＰ型
領域を形成する工程によって、ＮチャネルＭＯＳＦＥＴ
のＮ型低濃度ソース・ドレイン領域の側壁下部にＰ型領
域が形成される。これによりドレイン電流の経路が側壁
下部においては基板表面を通らず、したがって側壁にホ
ットキャリヤが注入されることがないため、ＬＤＤ構造
特有のホットキャリヤ劣化が発生することはない。更に
本発明の製造方法によれば、Ｐ型低濃度ソース・ドレイ
ン領域を形成するためのレジストパターン形成工程が不
用であるため、より少ない工程数で半導体装置を製造す
ることができる。
をイオン注入しＮ型低濃度ソース・ドレイン領域にＰ型
領域を形成する工程によって、ＮチャネルＭＯＳＦＥＴ
のＮ型低濃度ソース・ドレイン領域の側壁下部にＰ型領
域が形成される。これによりドレイン電流の経路が側壁
下部においては基板表面を通らず、したがって側壁にホ
ットキャリヤが注入されることがないため、ＬＤＤ構造
特有のホットキャリヤ劣化が発生することはない。更に
本発明の製造方法によれば、Ｐ型低濃度ソース・ドレイ
ン領域を形成するためのレジストパターン形成工程が不
用であるため、より少ない工程数で半導体装置を製造す
ることができる。
【０００９】
【実施例】次に実施例について説明する。図１〜図７は
、本発明に係る半導体装置の製造方法の実施例を説明す
るための製造工程図である。まず図１に示すように、半
導体基板１にＮウェル２とＰウェル３とフィールド酸化
膜４とゲート酸化膜５及び高濃度のＮ型にドープされた
多結晶シリコンよりなるゲート電極６を形成する。次に
図２に示すように、Ｎウェル２の領域に形成したレジス
トパターン７とフィールド酸化膜４及びゲート電極６を
マスクとして低濃度のリンをイオン注入し、Ｎ型低濃度
ソース・ドレイン領域８を形成する。次に図３に示すよ
うに、例えば９５０ ℃の乾燥酸素雰囲気で熱処理し、
Ｎ型低濃度ソース・ドレイン領域８をやや深くまで拡散
させる。次に図４に示すように、フィール酸化膜４及び
ゲート電極６をマスクとして低濃度のＢＦ２ をイオン
注入し、Ｐ型低濃度ソース・ドレイン領域９を形成する
。この際、このＰ型領域の表面濃度が先に拡散させたＮ
型領域の表面濃度よりも高くなるように設定することに
よって、図示のように、Ｎ型低濃度ソース・ドレイン領
域８のゲート電極下部に回り込んだ部分を除く表面領域
が、Ｐ型領域１０となるようにすることができる。
、本発明に係る半導体装置の製造方法の実施例を説明す
るための製造工程図である。まず図１に示すように、半
導体基板１にＮウェル２とＰウェル３とフィールド酸化
膜４とゲート酸化膜５及び高濃度のＮ型にドープされた
多結晶シリコンよりなるゲート電極６を形成する。次に
図２に示すように、Ｎウェル２の領域に形成したレジス
トパターン７とフィールド酸化膜４及びゲート電極６を
マスクとして低濃度のリンをイオン注入し、Ｎ型低濃度
ソース・ドレイン領域８を形成する。次に図３に示すよ
うに、例えば９５０ ℃の乾燥酸素雰囲気で熱処理し、
Ｎ型低濃度ソース・ドレイン領域８をやや深くまで拡散
させる。次に図４に示すように、フィール酸化膜４及び
ゲート電極６をマスクとして低濃度のＢＦ２ をイオン
注入し、Ｐ型低濃度ソース・ドレイン領域９を形成する
。この際、このＰ型領域の表面濃度が先に拡散させたＮ
型領域の表面濃度よりも高くなるように設定することに
よって、図示のように、Ｎ型低濃度ソース・ドレイン領
域８のゲート電極下部に回り込んだ部分を除く表面領域
が、Ｐ型領域１０となるようにすることができる。
【００１０】次に図５に示すように、化学気相成長法に
よってシリコン酸化膜１１を堆積する。次に図６に示す
ように、反応性イオンエッチングによってシリコン酸化
膜１１をエッチバックして側壁１１′を残して他の部分
を除去し、更にＰウェル３の領域に形成したレジストパ
ターン１２とフィール酸化膜４及びゲート電極６と側壁
１１′をマスクとして高濃度のＢＦ２ をイオン注入し
、Ｐ型高濃度ソース・ドレイン領域１３を形成する。次
に図７に示すように、Ｎウェル２の領域に形成したレジ
ストパターン１４とフィール酸化膜４及びゲート電極６
と側壁１１′をマスクとして高濃度の砒素及びそれより
やや低濃度のリンをイオン注入し、Ｎ型高濃度ソース・
ドレイン領域１５を形成する。後は例えば９００ ℃の
不活性雰囲気で熱処理することでＰ型低濃度領域，Ｐ型
高濃度領域及びＮ型高濃度領域を活性化し、更に通常の
層間絶縁膜及び配線層の形成工程によって半導体装置を
完成させる。
よってシリコン酸化膜１１を堆積する。次に図６に示す
ように、反応性イオンエッチングによってシリコン酸化
膜１１をエッチバックして側壁１１′を残して他の部分
を除去し、更にＰウェル３の領域に形成したレジストパ
ターン１２とフィール酸化膜４及びゲート電極６と側壁
１１′をマスクとして高濃度のＢＦ２ をイオン注入し
、Ｐ型高濃度ソース・ドレイン領域１３を形成する。次
に図７に示すように、Ｎウェル２の領域に形成したレジ
ストパターン１４とフィール酸化膜４及びゲート電極６
と側壁１１′をマスクとして高濃度の砒素及びそれより
やや低濃度のリンをイオン注入し、Ｎ型高濃度ソース・
ドレイン領域１５を形成する。後は例えば９００ ℃の
不活性雰囲気で熱処理することでＰ型低濃度領域，Ｐ型
高濃度領域及びＮ型高濃度領域を活性化し、更に通常の
層間絶縁膜及び配線層の形成工程によって半導体装置を
完成させる。
【００１１】このようにＮ型低濃度領域の拡散のための
熱処理をＰ型低濃度領域のそれよりも高温とすることで
、図７に図示したように、ＮチャネルＭＯＳＦＥＴの側
壁下部に選択的にＰ型領域を形成することができる。
熱処理をＰ型低濃度領域のそれよりも高温とすることで
、図７に図示したように、ＮチャネルＭＯＳＦＥＴの側
壁下部に選択的にＰ型領域を形成することができる。
【００１２】また、本実施例に示したように、Ｎ型低濃
度領域の拡散のための熱処理を酸化性雰囲気で行えば、
リンが増速拡散するので特に効果的である。そしてＮチ
ャネルＭＯＳＦＥＴの低濃度ソース・ドレイン領域８を
このような構造とすることで、側壁下部領域でドレイン
電流が表面領域でなく基板側のＮ型領域を流れるので、
低濃度領域で発生したホットキャリヤが側壁部分の酸化
膜に注入される確率が大幅に低減され、通常のＬＤＤ構
造のＭＯＳＦＥＴと比較して信頼性が大幅に向上する。
度領域の拡散のための熱処理を酸化性雰囲気で行えば、
リンが増速拡散するので特に効果的である。そしてＮチ
ャネルＭＯＳＦＥＴの低濃度ソース・ドレイン領域８を
このような構造とすることで、側壁下部領域でドレイン
電流が表面領域でなく基板側のＮ型領域を流れるので、
低濃度領域で発生したホットキャリヤが側壁部分の酸化
膜に注入される確率が大幅に低減され、通常のＬＤＤ構
造のＭＯＳＦＥＴと比較して信頼性が大幅に向上する。
【００１３】また、本実施例の方法によれば、Ｐ型低濃
度領域のイオン注入のためのレジストパターンが不用で
あるため、通常のＬＤＤ構造のＣＭＯＳＦＥＴの製造方
法と比較してレジストパターンの形成工程を減らすこと
ができる。
度領域のイオン注入のためのレジストパターンが不用で
あるため、通常のＬＤＤ構造のＣＭＯＳＦＥＴの製造方
法と比較してレジストパターンの形成工程を減らすこと
ができる。
【００１４】更にこのように低濃度Ｎ型ソース・ドレイ
ン領域を比較的深くまで拡散させると、通常のＬＤＤ構
造の場合と比べて低濃度Ｎ型領域のチャネル方向の幅が
大きくなるため寄生抵抗が若干増大する。これを防止す
るために側壁の幅を小さくすると、接合深さの大きい高
濃度ソース・ドレイン領域の間隔が小さくなるので、埋
め込みチャネル型であるＰチャネルＭＯＳＦＥＴのパン
チスルー耐性が低下するが、本実施例に示したようにＮ
型高濃度領域をリンと砒素の二重打ち込みとすることに
よって接合深さをやや深くすることで、低濃度Ｎ型領域
のチャネル方向の幅を実質的に小さくすることができる
ので、側壁の幅を小さくすることなく寄生抵抗の増大を
防ぐことができる。
ン領域を比較的深くまで拡散させると、通常のＬＤＤ構
造の場合と比べて低濃度Ｎ型領域のチャネル方向の幅が
大きくなるため寄生抵抗が若干増大する。これを防止す
るために側壁の幅を小さくすると、接合深さの大きい高
濃度ソース・ドレイン領域の間隔が小さくなるので、埋
め込みチャネル型であるＰチャネルＭＯＳＦＥＴのパン
チスルー耐性が低下するが、本実施例に示したようにＮ
型高濃度領域をリンと砒素の二重打ち込みとすることに
よって接合深さをやや深くすることで、低濃度Ｎ型領域
のチャネル方向の幅を実質的に小さくすることができる
ので、側壁の幅を小さくすることなく寄生抵抗の増大を
防ぐことができる。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、少ない工程数の平易な技術で、ホット
キャリヤ劣化の発生のない信頼性の高いＬＤＤ構造のＣ
ＭＯＳ半導体装置を製造することができる。
本発明によれば、少ない工程数の平易な技術で、ホット
キャリヤ劣化の発生のない信頼性の高いＬＤＤ構造のＣ
ＭＯＳ半導体装置を製造することができる。
【図１】本発明に係る半導体装置の製造方法の実施例を
説明するための製造工程を示す図である。
説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】図４に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】従来の半導体装置の製造方法の一例を説明する
ための製造工程を示す図である。
ための製造工程を示す図である。
【図９】図８に示した製造工程に続く製造工程を示す図
である。
である。
【図１０】図９に示した製造工程に続く製造工程を示す
図である。
図である。
【図１１】図１０に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１２】図１１に示した製造工程に続く製造工程を示
す図である。
す図である。
【図１３】図１２に示した製造工程に続く製造工程を示
す図である。
す図である。
１ 半導体基板
２ Ｎウェル
３ Ｐウェル
４ フィールド酸化膜
５ ゲート酸化膜
６ ゲート電極
７ レジストパターン
８ Ｎ型低濃度ソース・ドレイン領域９ Ｐ型低濃
度ソース・ドレイン領域１０ Ｐ型低濃度領域 １１ シリコン酸化膜 １２ レジストパターン １３ Ｐ型高濃度ソース・ドレイン領域１４ レジ
ストパターン
度ソース・ドレイン領域１０ Ｐ型低濃度領域 １１ シリコン酸化膜 １２ レジストパターン １３ Ｐ型高濃度ソース・ドレイン領域１４ レジ
ストパターン
Claims (4)
- 【請求項１】 Ｐ型領域とＮ型領域を有する半導体基
板にゲート酸化膜を形成する工程と、該ゲート酸化膜上
に選択的にゲート電極を形成する工程と、前記Ｐ型領域
に選択的にＮ型不純物をイオン注入してＮ型低濃度ソー
ス・ドレイン領域を形成する工程と、第１の熱処理を行
いＮ型低濃度ソース・ドレイン領域を拡散させる工程と
、全面にＰ型不純物をイオン注入し前記Ｎ型低濃度ソー
ス・ドレイン領域にＰ型領域を形成する工程と、ゲート
電極に側壁を形成する工程と、前記ゲート電極及び前記
側壁をマスクとして前記Ｎ型領域に選択的に前記Ｐ型不
純物よりも高濃度のＰ型不純物をイオン注入してＰ型高
濃度ソース・ドレイン領域を形成する工程と、前記ゲー
ト電極及び前記側壁をマスクとして前記Ｐ型領域に選択
的に前記Ｎ型不純物よりも高濃度のＮ型不純物をイオン
注入してＮ型高濃度ソース・ドレイン領域を形成する工
程と、第２の熱処理を行う工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１の熱処理は、少なくとも一部
が酸化性の雰囲気で行われることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記第１の熱処理は、前記第２の熱処
理よりも高温度で行われることを特徴とする請求項１又
は２記載の半導体装置の製造方法。 - 【請求項４】 前記高濃度のＮ型不純物のイオン注入
は、リンと砒素の二重打ち込みにより行われることを特
徴とする請求項１〜３のいずれか１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074442A JPH04286358A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074442A JPH04286358A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286358A true JPH04286358A (ja) | 1992-10-12 |
Family
ID=13547355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074442A Withdrawn JPH04286358A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
-
1991
- 1991-03-15 JP JP3074442A patent/JPH04286358A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |