FR2525030A1 - Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees - Google Patents

Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees Download PDF

Info

Publication number
FR2525030A1
FR2525030A1 FR8305752A FR8305752A FR2525030A1 FR 2525030 A1 FR2525030 A1 FR 2525030A1 FR 8305752 A FR8305752 A FR 8305752A FR 8305752 A FR8305752 A FR 8305752A FR 2525030 A1 FR2525030 A1 FR 2525030A1
Authority
FR
France
Prior art keywords
layer
type
mask
regions
mos transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8305752A
Other languages
English (en)
Other versions
FR2525030B1 (fr
Inventor
Gianfranco Cerofolini
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
ATES Componenti Elettronici SpA
SGS ATES Componenti Elettronici SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATES Componenti Elettronici SpA, SGS ATES Componenti Elettronici SpA filed Critical ATES Componenti Elettronici SpA
Publication of FR2525030A1 publication Critical patent/FR2525030A1/fr
Application granted granted Critical
Publication of FR2525030B1 publication Critical patent/FR2525030B1/fr
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/07—Guard rings and cmos

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

LE PROCEDE COMPREND DEUX PHASES DISTINCTES POUR LA FORMATION DE LA REGION DE TYPE P (P-WELL), DESTINEE A RECEVOIR LE TRANSISTOR A CANAL N DE LA PAIRE DE CMOS ET CELLE DE L'ANNEAU DE GARDE DE TYPE P QUI ENTOURE LE MEME TRANSISTOR. L'EMPLOI D'UNE MATIERE RESISTANTE AUX HAUTES TEMPERATURES, COMME LE SILICIUM POLYCRISTALLIN, PERMET D'UTILISER UN SEUL MASQUE 12A, B POUR LE DOPAGE ET LA DIFFUSION DU P-WELL ET DE L'ANNEAU P. MEME AVEC LE MAXIMUM DE DENSITE D'INTEGRATION, ON OBTIENT DES TRANSISTORS DONT LES TENSIONS DE SEUIL SONT INDEPENDANTES DE LA LARGEUR DE LEURS CANAUX DE CONDUCTION.

Description

La présente invention concerne des circuits intégrés du type MOS (métal-
oxyde-semiconducteur) et, plus précisément, un procédé pour la fabrication de paires de transistors MOS complémentaires (CMOS) conçus pour fonctionner avec des tensions relativement élevées. Un procédé connu pour la fabrication de circuits intégrés CMOS à haute intégration est décrit par exemple dans la demande
de brevet italien N 2 19484 A/79 déposée le 22 1 1979 par la Deman-
deresse (France N 2 80 01303) Il y est prévu, pour la formation
d'une paire de transistors MOS complémentaires à canaux d'isola-
tion (ou anneaux de garde) à alignement automatique, sur un subs-
trat de matière semiconductrice, par exemple un silicium monocris-
tallin dopé par des impuretés de type n, les opérations consécuti-
ves suivantes délimitation, au moyen d'opération de masquage sur la surface du substrat, de deux régions (zones actives) destinées à contenir les deux transistors complémentaires de la paire; dopage de la zone intermédiaire (field) aux deux régions avec
des impuretés N à haute concentration pour la formation d'un pre-
mier anneau de garde autour de l'un des transistors de la paire (le transistor à canal n); formation d'un masque qui recouvre l'une des deux régions et une partie de la zone intermédiaire; dopage de la partie non protégée de la zone intermédiaire avec des impuretés de type p à haute concentration pour la formation d'un second anneau de garde autour de l'autre transistor de la paire (le transistor à canal p); dopage de la seconde région avec des impuretés de type p de concentration plus basse, pour la formation d'une région (p-well) destinée à contenir le transistor à canal n; élimination du masque; diffusion des anneaux de garde et du pwell et formation d'une couche de protection et d'isolation superficielle de bioxyde de silicium, par exposition à haute température dans une atmosphère oxydante; formation des transistors MOS complémentaires dans les deux régions. Lorsqu'on désire le minimum de dimensions possible, les transistors à canal N des paires de transistors CMOS fabriqués suivant le procédé connu ont des seuils de conduction qui varient avec la largeur de leurs canaux Du fait qu'un circuit intégré comprend en général de nombreux transistors à canaux de largeurs différentes et, par suite, à seuils différents, le projetage d'un tel circuit peut devenir très compliqué On pourrait éviter cet inconvénient en augmentant simplement l'aire des transistors à canal n, mais cela irait à l'encontre de la densité d'intégration
et, par conséquent, des conditions économiques du dispositif final.
Le but de la présente invention est de réaliser un circuit
intégré CMOS à transistors à tension de seuil constante, c'est-à-
dire indépendante de la largeur du canal, et à densité d'intégra-
tion au moins égale à celle qui peut être obtenue avec le procédé connu, sans augmenter sensiblement la complexité du procédé de
fabrication d'un tel circuit.
Ce but est atteint par un procédé dans lequel sont prévues deux phases distinctes pour la formation de la région de type p (p-well), destinée à recevoir le transistor à canal N de la paire
CMOS, et de l'anneau de garde de type p qui entoure le même tran-
sistor L'emploi d'une matière résistante aux hautes températures, comme le silicium polycristallin, permet d'utiliser un masque unique pour le dopage et la diffusion du p-well et de l'anneau p. Même avec le maximum de densité d'intégration, on obtient des transistors dont les tensions de seuil sont indépendantes de la
largeur de leurs canaux de conduction.
L'invention pourra de toute façon être bien comprise à l'aide
du complément de description qui suit, relatif à un mode de réali-
sation préféré qui est-, bien entendu, donné surtout à titre
d'indication, en référence aux dessins annexés dont les différen-
tes figures représentent une partie d'une tranche de silicium dans différentes phases opératoires. La fig 1 est une vue en coupe, illustrant une phase qui est
commune au procédé précité et à celui de l'invention.
Les fig 2, 3 et 4 sont des vues en coupe qui illustrent quel-
ques phases du procédé connu.
La fig 5 est une vue en plan du dispositif représenté en
coupe sur la fig 4.
Les fig 6 à 9 sont des vues en coupe qui illustrent quelques
phases du procédé de l'invention.
La fig 10 est une vue en plan du dispositif représenté en
coupe sur la fig 9.
La fig 1 des dessins représente une tranche de silicium 2 de type N ayant une résistivité d'environ 4 ohms cm, telle qu'elle
apparait à la suite d'une série d'opérations, en soi connues, vi-
sant à définir des régions qui sont appelées habituellement zones
actives, par le fait qu'elles sont destinées à recevoir les tran-
sistors du dispositif CMOS Deux de ces régions, destinées à une paire de transistors MOS complémentaires, sont désignées sur le dessin par 4, 6 et sont séparées l'une de l'autre par une zone intermédiaire 7 Celle-ci fait partie de ce qu'on appelle le
"champ" (field), c'est-à-dire de la surface de la tranche compl&-
mentaire aux zones actives Les opérations visant à définir les régions 4 et 6 consistent successivement à former, par oxydation thermique, une couche 8 de bioxyde de silicium (Si 02) d'environ 300 i d'épaisseur, à déposer sur cette couche 8 une couche de nitrure de silicium (Si N 4) d'environ 1000 À d'épaisseur, à former
au moyen d'un vernis photosensible (photoresist) un masque protec-
teur sur certaines zones de la couche de nitrure de silicium et à attaquer chimiquement les parties non protégées de cette couche, de telle manière qu'au-dessus de la couche 8 de bioxyde de silicium, les deux régions 4 et 6 soient surmontées par des couches de nitrure de silicium et de vernis photosensible 10 a, 12 a et l Ob,
12 b respectivement.
Puis, de façon connue en soi, un dopant de type n, par exem-
ple l'arsenic (As), est introduit dans le silicium par implanta-
tion ionique, avec une énergie suffisante pour traverser la couche de bioxyde de silicium 8, mais insuffisante pour traverser les couches 10 a, 12 a et l Ob, 12 b sus-jacentes La présence du dopant dans le substrat est indiquée par des lignes de tirets sur la
fig 2.
Le masque protecteur de vernis photosensible 12 a, 12 b est
alors enlevé et il est formé un autre masque de vernis photosensi-
ble 14 qui recouvre toute la région 6 et une partie de la zone intermédiaire 7 Par une double opération d'implantation ionique, d-es impuretés de type p sont introduites dans la région 4 et dans la partie de la zone intermédiaire 7 non protégée par le masque 14 On peut utiliser par exemple du bore (B) à deux niveaux d'énergie différents ( 30 ke V et 100 ke V), de telle manière que le dopant à énergie plus basse puisse traverser la couche de bioxyde de silicium 8, mais non les couches superposées 8 et l Oa, et que le dopant à énergie plus élevée puisse traverser également ces deux dernières couches superposées L'implantation à énergie plus basse doit assurer en outre l'inversion du type de conductivité de la partie de la zone intermédiaire 7 qui a été précédemment dopée avec l'arsenic De cette manière, on réalise des dopages de concentrations différentes, comme cela est nécessaire pour obtenir
l'anneau de garde de type p et le "p-well".
Le masque 14 est ensuite enlevé et la tranche est exposée à
une température élevée ( 900 à 12000 C) pendant une période suffi-
sante pour assurer la diffusion (drive-in) des dopants N et p im-
plantés précédemment dans le substrat et pour former une couche 16
suffisamment épaisse de bioxyde de silicium sur la zone de champ.
Comme on le sait, l'oxyde n'atteint une épaisseur considérable ( 10 000 X) qu'au-dessus des régions de silicium découvertes, par
le fait que sa croissance s'effectue aux dépens du silicium sous-
jacent, tandis qu'il a une épaisseur très réduite sur la couche de nitrure l Oa, l Ob La couche de nitrure peut être alors éliminée
par application de techniques connues d'attaque chimique sélective.
On obtient ainsi, au niveau de la région 4, une région diffu-
sée 18 de type p (p-we Ll) (fig 3), destinée à contenir le transis-
tor MOS à canal n, entourée d'un anneau de garde 20 de type p for- tement dopé (p+) et, autour de la région 6 destinée au transistor
M 08 à canal p, un anneau de garde 22 de type N fortement dopé (n+).
Suivent alors les opérations visant à former les parties actives du dispositif, à la fin desquelles on obtient la structure
représentée sur les fig 4 et 5.
Comme on le voit sur les dessins, le transistor à canal N est formé dans le p-well 18 et il comprend les régions de type n, de source et de drain 30 et 32, signalées par n++ parce qu'elles sont
fortement dopées, l'oxyde de gâchette 24 a et l'électrode de gâchet-
te 26 a, tandis que le transistor à canal p comprend les régions p de source et de drain 34 et 56, signalées par p++, l'oxyde de gâchette 24 b et l'électrode de gâchette 26 b On peut noter que l'anneau de garde p 20, qui isole le transistor à canal N du reste de la structure, envahit une bonne partie de la zone active 4, ce qui limite la largeur efficace, indiquée par weff sur la fig 5,
du canal de conduction du transistor à une valeur nettement infé-
rieure à la largeur réelle du transistor, indiquée par W sur la figure Du fait que la tension de seuil efficace du transistor
dépend du rapport w/weff, des transistors ayant des canaux de lar-
geurs W différentes ont des tensions de seuil différentes Un tel effet est d'autant plus sensible qu'est plus grande la partie de la zone active qui est envahie par l'anneau de garde p, ce qui fait que, pour l'atténuer, il faudrait augmenter la surface active,
ce qui va à l'encontre de l'exigence du maximum de densité d'inté-
gration.
Dans le procédé amélioré suivant l'invention, à la suite de la phase d'implantation ionique d'arsenic décrite en référence à la fig 1 et de l'élimination du masque de vernis photosensible
12 a, 12 b, il est formé un masque de silicium polycristallin, dési-
gné par 15 sur la fig 6, masque qui recouvre toute la région 6 et une partie de la zone intermédiaire 7 On obtient ce masque
en faisant croître, par la technique usuelle appelée CVL (chemi-
cal vapor déposition) qui comprend un dépôt par silane à une tempé-
rature d'environ 6000, une couche d'environ 6000 À de silicium polycristallin, puis en éliminant, après masquage, par une
attaque chimique sélective, les parties de la couche qui recou-
vrent les zones de la tranche qui ne doivent pas être protégées, en particulier la surface de la couche de nitrure de silicium l Oa
et une partie de la zone 7, comme le montre la fig 6.
La surface de la tranche est ensuite soumise à une implanta-
tion ionique à énergie relativement élevée (environ 100 ke V) avec des impuretés de type p, par exemple du bore (B) en concentration
relativement faible, de telle manière que le dopant puisse traver-
s.er les couches 8 et l Oa superposées et se déposer sur la région 4.
Une exposition consécutive de la tranche à température élevée (environ 12009 C) dans une atmosphère non oxydante pendant une durée préalablement fixée assure la diffusion des dopants p et N dans le substrat jusqu'à ce que les niveaux voulus soient atteints On obtient ainsi les régions diffusées 17 et 19, respectivement pour
le p-well et pour l'anneau de garde n.
On effectue alors une seconde opération d'implantation ionique,
cette fois à basse énergie (environ 30 ke V) et avec une forte con-
centration d'impuretés de type p (bore), de telle manière que le
dopant puisse traverser la couche 8, mais non les couches super-
posées 8, l Oa et se déposer sur la surface non protégée par le mas-
que 15 de la zone intermédiaire 7 La présence du dopant p est
indiquée par des lignes de tirets sur la fig 7 Par une exposi-
tion consécutive à une température élevée, mais plus basse que celle de l'opération précédente, par exemple 9502 C, de manière à laisser pratiquement inaltérées les régions 17 et 19, on obtient
une région de type p fortement dopée, désignée par 21 sur la fig 8.
Le masque 15 est ensuite éliminé par une attaque chimique
sélective usuelle et la tranche est exposée à une température éle-
vée (environ 90000) dans une atmosphère oxydante, pendant une durée suffisante pour former une épaisse couche de bioxyde de
silicium Dans cette phase, sur les régions découvertes du subs-
trat, il se forme une couche de bioxyde de silicium d'épaisseur considérable (environ 10 000 i), désignée par 23 sur la fig 8,
tandis que les surfaces de nitrure i Qa et l Ob sont à peine recou-
vertes d'un voile de bioxyde de silicium. la phase suivante consiste à éliminer la couche de nitrure
par des techniques usuelles d'attaque chimique sélective.
Par les opérations décrites ci-dessus et par des opérations
usuelles suivantes de masquage et de dopage, on obtient la struc-
ture représentée sur la fig 9, dans laquelle il est formé, au niveau de la zone 4, une région diffusée 17 de type p (p-well), comprenant les régions de source et de drain 30 et 32, ainsi que l'oxyde et l'électrode de gâchette 24 a et 26 a d'un transistor à canal n, rigoureusement semblable à celui qui est représenté sur la fig 4 et qui est obtenu par le procédé connu décrit, tandis qu'il est formé, dans la zone 6, un transistor à canal p tout à fait semblable à celui de la fig 4 La région 4 est entourée d'un anneau de garde 21 de type p fortement dopé (p+) et la région 6
est entourée d'un anneau de garde 19 de type N fortement dopé (n+).
On notera qu'avec le procédé suivant l'invention, l'anneau de garde 21 a une profondeur et, par suite, une étendue à l'intérieur de la zone active qui sont indépendantes de la phase de formation du p-well 17 Il en résulte, comme on le voit en comparant les fig 5 et 10, que la surface disponible pour le transistor à canal N lorsqu'on applique le procédé suivant l'invention est, à égalité d'autres dimensions et caractéristiques électriques, plus grande que celle qu'on peut obtenir par le procédé connu, comme on peut le voir en particulier sur la fig 10 o l'on a indiqué par w'eff la largeur efficace du canal de conduction du transistor
à canal n; ou bien, ce qui revient au même, que la densité d'inté-
gration de transistors MOS complémentaires, ayant les mêmes carac-
téristiques que celles qui sont obtenues avec le procédé connu,
est plus élevée lorsqu'on applique le procédé suivant l'invention.
Du fait qu'il n'a été représenté et décrit qu'une seule forme d'exécution du procédé suivant l'invention, il est évident que de nombreuses variantes et modifications peuvent y être apportées sans que l'on sorte pour autant du cadre de l'invention Par exemple, la diffusion pour la formation de l'anneau de garde 21 et la formation de la couche d'oxyde épaisse 23 peuvent être effectuées en une seule opération à haute température dans une atmosphère oxydante, si l'on règle convenablement les paramètres
de traitement.
REVEMDICATIONS
1 Procédé pour former, sur un substrat de silicium monocristal-
lin, une paire de transistors MOS complémentaires, isolés chacun par un anneau de garde, comprenant les opérations de délimitation de deux régions du substrat, séparées l'une de l'autre par une zone intermédiaire, et de dopage de la zone intermédiaire avec des impuretés d'un premier type de conductivité (n) pour la formation d'un premier anneau de garde, caractérisé par les opérations suivantes Formation, sur le substrat, d'un masque de silicium polycristallin qui recouvre une partie de la zone intermédiaire et une première ( 6) des deux régions; Dopaga de la seconde région ( 4) avec des impuretés d'un second type de conductivité (p); Chauffage dans uhe atmosphère non oxydante et à une première température préalablement fixée, pendant une durée prédéterminée, pour faire diffuser dans le substrat les impuretés du premier et du second types de conductivité introduites dans le substrat lors des opérations précédentes; Dopage de la partie de la zone intermédiaire non protégée par le masque de silicium polycristallin avec des impuretés du second type de conductivité (p) dans une concentration telle que l'on obtienne, à la fin du traitement, un second anneau de garde fortement dopé avec des impuretés du second type (p); Elimination du masque;
Chauffage à une seconde température préalablement fixée, infé-
rieure à la première, et pendant une durée prédéterminée pour faire diffuser-seulement les impuretés du second type de conductivité (p) introduites dans le substrat lors de l'opération précédente -10 de dopage jusqu'à une profondeur prédéterminée; Formation d'une couche protectrice de bioxyde de silicium sur toute la zone intermédiaire; et
Formation de deux dispositifs MOS complémentaires dans le subs-
trat au niveau des deux régions. 2 Procédé selon la revendication 1 dans lequel la délimitation des deux régions du substrat ( 2) consiste: à former sur le substrat ( 2) une première couche ( 8) d'une première matière masquante (Si 02), l O à former sur la première couche ( 8) une seconde couche ( 10 a, O lb) d'une seconde matière masquante (Si 3 N 4), à former sur la seconde couche ( 10 a, 10 b) un masque ( 12 a, b) destiné à protéger deux régions ( 4, 6) du substrat ( 2),
à éliminer la partie de la seconde couche ( 10 a, 10 b) non proté-
* 15 gée par le masque ( 12 a, 12 b) et à éliminer le masque ( 12 a, 12 b) , caractérisé en ce que le dopage de la seconde région ( 4) est effectué par implantation ionique avec une énergie telle que la
première ( 8) et la seconde ( 10 a) couches superposées soient tra-
versées et le dopage pour la formation du second anneau de garde est effectué par implantation ionique avec une énergie telle que la première couche ( 8) soit traversée, mais non la première ( 8) et la seconde ( 10 a) couches superposées, et en ce que le chauffage
à la seconde température préalablement fixée se produit en atmos-
phère oxydante, d'o il résulte que la couche protectrice de
bioxyde de silicium se forme pendant cette phase du procédé.
FR8305752A 1982-04-08 1983-04-08 Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees Expired FR2525030B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT8220661A IT1210872B (it) 1982-04-08 1982-04-08 Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.

Publications (2)

Publication Number Publication Date
FR2525030A1 true FR2525030A1 (fr) 1983-10-14
FR2525030B1 FR2525030B1 (fr) 1986-04-25

Family

ID=11170208

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8305752A Expired FR2525030B1 (fr) 1982-04-08 1983-04-08 Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees

Country Status (7)

Country Link
US (1) US4468852A (fr)
JP (1) JPS58202562A (fr)
DE (1) DE3312720A1 (fr)
FR (1) FR2525030B1 (fr)
GB (1) GB2120844B (fr)
IT (1) IT1210872B (fr)
NL (1) NL188607C (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0178418A2 (fr) * 1984-09-14 1986-04-23 International Business Machines Corporation Procédé de fabrication d'une structure semi-conductrice

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412375A (en) * 1982-06-10 1983-11-01 Intel Corporation Method for fabricating CMOS devices with guardband
JPS60123055A (ja) * 1983-12-07 1985-07-01 Fujitsu Ltd 半導体装置及びその製造方法
US4578859A (en) * 1984-08-22 1986-04-01 Harris Corporation Implant mask reversal process
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4604790A (en) * 1985-04-01 1986-08-12 Advanced Micro Devices, Inc. Method of fabricating integrated circuit structure having CMOS and bipolar devices
US4725875A (en) * 1985-10-01 1988-02-16 General Electric Co. Memory cell with diodes providing radiation hardness
US4692992A (en) * 1986-06-25 1987-09-15 Rca Corporation Method of forming isolation regions in a semiconductor device
US4717683A (en) * 1986-09-23 1988-01-05 Motorola Inc. CMOS process
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
US5192993A (en) * 1988-09-27 1993-03-09 Kabushiki Kaisha Toshiba Semiconductor device having improved element isolation area
FR2672732B1 (fr) * 1991-02-12 1997-03-21 Sgs Thomson Microelectronics Structure monolithique comprenant deux ensembles de diodes de protection bidirectionnelles.
JPH05267604A (ja) * 1991-05-08 1993-10-15 Seiko Instr Inc 半導体装置の製造方法
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
US5982012A (en) * 1998-01-14 1999-11-09 Foveon, Inc. Pixel cells and pixel cell arrays having low leakage and improved performance characteristics
JP3621303B2 (ja) * 1999-08-30 2005-02-16 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor
RU2528574C1 (ru) * 2013-03-12 2014-09-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" Способ изготовления изолирующих областей полупроводникового прибора
TWI588918B (zh) * 2014-04-01 2017-06-21 亞太優勢微系統股份有限公司 具精確間隙機電晶圓結構與及其製作方法
CN112447776A (zh) * 2019-08-28 2021-03-05 天津大学青岛海洋技术研究院 一种降低电荷回流的cmos图像传感器像素制作方法
US11342625B2 (en) * 2019-11-04 2022-05-24 Xnrgi, Inc. Method of fabricating and method of using porous wafer battery

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
US4110899A (en) * 1976-01-12 1978-09-05 Hitachi, Ltd. Method for manufacturing complementary insulated gate field effect transistors
FR2447095A1 (fr) * 1979-01-22 1980-08-14 Ates Componenti Elettron Procede pour la fabrication de transistors mos complementaires a integration poussee pour tensions elevees
US4268321A (en) * 1978-08-23 1981-05-19 Hitachi, Ltd. Method of fabricating a semiconductor device having channel stoppers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52131483A (en) * 1976-04-28 1977-11-04 Hitachi Ltd Mis-type semiconductor device
US4135955A (en) * 1977-09-21 1979-01-23 Harris Corporation Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation
US4131907A (en) * 1977-09-28 1978-12-26 Ouyang Paul H Short-channel V-groove complementary MOS device
JPS5691461A (en) * 1979-12-25 1981-07-24 Fujitsu Ltd Manufacturing of complementary mos integrated circuit
JPS56118367A (en) * 1980-02-22 1981-09-17 Fujitsu Ltd Preparation of semiconductor device
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4391650A (en) * 1980-12-22 1983-07-05 Ncr Corporation Method for fabricating improved complementary metal oxide semiconductor devices
JPS5817655A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4110899A (en) * 1976-01-12 1978-09-05 Hitachi, Ltd. Method for manufacturing complementary insulated gate field effect transistors
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
US4268321A (en) * 1978-08-23 1981-05-19 Hitachi, Ltd. Method of fabricating a semiconductor device having channel stoppers
FR2447095A1 (fr) * 1979-01-22 1980-08-14 Ates Componenti Elettron Procede pour la fabrication de transistors mos complementaires a integration poussee pour tensions elevees

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0178418A2 (fr) * 1984-09-14 1986-04-23 International Business Machines Corporation Procédé de fabrication d'une structure semi-conductrice
EP0178418A3 (en) * 1984-09-14 1988-01-20 International Business Machines Corporation Process for making a semiconductor structure

Also Published As

Publication number Publication date
IT1210872B (it) 1989-09-29
DE3312720A1 (de) 1983-10-13
JPH0479142B2 (fr) 1992-12-15
DE3312720C2 (fr) 1992-09-17
NL8301229A (nl) 1983-11-01
NL188607C (nl) 1992-08-03
JPS58202562A (ja) 1983-11-25
FR2525030B1 (fr) 1986-04-25
US4468852A (en) 1984-09-04
GB2120844B (en) 1985-09-25
IT8220661A0 (it) 1982-04-08
NL188607B (nl) 1992-03-02
GB2120844A (en) 1983-12-07

Similar Documents

Publication Publication Date Title
FR2525030A1 (fr) Procede pour la fabrication de transistors mos complementaires dans des circuits integres a haute densite pour tensions elevees
JP3086975B2 (ja) シリコン基板上にフィールド酸化物領域及びチャネル・ストップを形成する方法
JP5235486B2 (ja) 半導体装置
EP0203836B1 (fr) Procédé de fabrication de transistors à effet de champ, et transistors bipolaires latéraux sur un même substrat
FR2652448A1 (fr) Procede de fabrication d'un circuit integre mis haute tension.
FR2816109A1 (fr) Circuit integre a transistor a grille isolee et procede de fabrication
JPH07105454B2 (ja) ショットキーバイポーラトランジスタを有するｃｍｏｓ構造を製造する方法
FR2756103A1 (fr) Fabrication de circuits integres bipolaires/cmos et d'un condensateur
JP2019220703A (ja) 撮像装置およびその製造方法ならびにカメラ
FR2481518A1 (fr) Procede de realisation d'un dispositif semiconducteur comportant des transistors a effet de champ complementaires
FR2536212A1 (fr) Diode zener ou a avalanche enterree a faible tension et procede de fabrication
FR2847383A1 (fr) Procede de fabrication d'un transistor mos de longueur de grille reduite, et circuit integre comportant un tel transistor
KR102279835B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
FR2548831A1 (fr) Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur
FR2742583A1 (fr) Transistor a effet de champ a grille isolee et a canal diffuse
JP2007529891A (ja) 電界効果トランジスタ及び電界効果トランジスタの製造方法
EP1006573B1 (fr) Procédé de fabrication de circuits intégrés BICMOS sur un substrat CMOS classique
FR3106696A1 (fr) Procédé de formation d'espaceurs différentiels asymétriques pour des performances optimisées des mosfet et une co-intégration optimisée des mosfet et des sonos
FR2791178A1 (fr) NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
FR2648622A1 (fr) Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a double implantation
EP0065464B1 (fr) Procédé de fabrication de circuits intégrés de type MOS
KR19980081779A (ko) Ｍｏｓ 트랜지스터와 그 제조 방법
FR2760130A1 (fr) Transistor mos a faible resistance de drain
FR2543736A1 (fr) Procede de fabrication d'un transistor de puissance a tenue en tension elevee a l'ouverture
FR2815174A1 (fr) Transistors mos miniaturises de type ldd

Legal Events

Date Code Title Description
D6 Patent endorsed licences of rights
ST Notification of lapse