FR2548831A1 - Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur - Google Patents
Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur Download PDFInfo
- Publication number
- FR2548831A1 FR2548831A1 FR8410513A FR8410513A FR2548831A1 FR 2548831 A1 FR2548831 A1 FR 2548831A1 FR 8410513 A FR8410513 A FR 8410513A FR 8410513 A FR8410513 A FR 8410513A FR 2548831 A1 FR2548831 A1 FR 2548831A1
- Authority
- FR
- France
- Prior art keywords
- layer
- buried
- region
- buried layer
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 112
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims abstract description 8
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 238000002513 implantation Methods 0.000 claims description 21
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 13
- 229910052796 boron Inorganic materials 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 125000000174 L-prolyl group Chemical group [H]N1C([H])([H])C([H])([H])C([H])([H])[C@@]1([H])C(*)=O 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000004922 lacquer Substances 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 101100257133 Caenorhabditis elegans sma-3 gene Proteins 0.000 description 1
- 101100285518 Drosophila melanogaster how gene Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 210000003739 neck Anatomy 0.000 description 1
- 229910001000 nickel titanium Inorganic materials 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR SUIVANT LEQUEL ON REALISE DES COMPOSANTS SEMI-CONDUCTEURS DANS DES REGIONS 6A, 7A, 11A FORMEES DANS UNE COUCHE EPITAXIALE 13 PAR DIFFUSION A PARTIR D'UNE OU PLUSIEURS COUCHES ENTERREES 6, 7, 11. CONFORMEMENT A L'INVENTION, ON EFFECTUE LA DIFFUSION DE FACON A LAISSER SUBSISTER AU-DESSUS DE LA (DES) COUCHE(S) ENTERREE(S) UNE COUCHE SUPERFICIELLE 13A AYANT PRATIQUEMENT LE MEME DOPAGE QUE LA COUCHE EPITAXIALE ORIGINALE 13 ET SERVANT DE DOPAGE DE REFERENCE POUR LES TRANSISTORS A EFFET DE CHAMP ET A GRILLE ISOLEE A REALISER. L'INVENTION EST D'UNE IMPORTANCE PARTICULIERE POUR LA DETERMINATION DE LA TENSION DE SEUIL DANS DES CIRCUITS CMOS COMPORTANT DES REGIONS "TWIN-TUB" CONTIGUES 6A, 11A DIFFUSEES A PARTIR DE COUCHES ENTERREES DE TYPES OPPOSES. APPLICATION: FABRICATION DE DISPOSITIFS SEMI-CONDUCTEURS.
Description
L'invention concerne un procédé de réalisation d'un dispositif
seîiconducteur uivant lequel onr introazit un dopant dans une partie superficielle d'une région de sbl Ftrat semiconductrice pour former au moins une première couche 2 ente-?re d'un premier type de 05 conductivité, apresz quoi on fait oro Itre ur 1 e région de substrat une couche épitaxiale d'une concentration de dopsage totale en atomes par cm inférieure à celle de la coche enterree at on forme par
diffusion à partir de la ccuche enterrse une rg Sion du premier type de conductivité dans la partie sus-jacnrte de la couche épitsxiele, 10 région darns laquelle on réalise des zones semiconductrices d'un élément semiconducteur, contiguës à la u-farce.
De plus, l'invention concerne un dispositif semiconducteur réalisé par la mise en oeuvre de ce procédé.
Un procédé du genre décrit ci-dessus est connu de la de15 mande de brevet anglais publiée B-A 2 75257 déposée par la Demanderesse.
Lors de la réalisation d'un dispositif semiconducteur intégré dans lequel des composants semiconducteurs sont formens dans une région obtenue par diffusion à partir d'une couche enterrée, 20 comme décrit ci-dessus, on est souvent confronté à des problèmes relatifs à la reproductibilité des caractéristiques électriques En effet, dans de nombreux cas, celles-ci sont plus ou moins fonction de la concentration en dopant à la surface de la région diffusée à partir de la couche enterrée Airni, la tension de seuil d'un tran25 sistor à effet de ctamp à électrode de grille isolée créé dans cette région dépend à un haut degré du dopage à la surface Ies facteurs qui, dans le procédé décrit, ont une influence sur la concentration en dopant à la surface sont essentiellement le dopage et l'épaisseur de la couche épitaxiale ainsi que la concentration en dopant de la 30 couche enterrée, pourvu que le dopage de la région exodiffusée soit déterminé entièrement ou à peu près entièrement par diffusion à partir de la couche enterrée jusqu'à la surface Ia concentration en -2 dopant à la surface peut alors présenter des variations relativement grandes à la suite de faibles écarts de l'épaisseur de la couche
épitaxiale et/ou des paramètres d'implantation de la couche enterrée.
Notamment dans le cas o la couche épitaxiale et la couche enterrée sont de types de conductivité opposés, cela peut provoquer des écarts relativement importants dans le dopage superficiel.
Si, à cause d'une surépaisseur accidentelle de la couche épitaxiale ou d'une diminution accidentelle de la concentration de dopage de la 10 couche enterrée, le point ou la concentration en dopant diffusée à partir de la couche erterrée compense justement la concentration propre en dopant de la couche épitaxiale, est situé au-dessous de la
surface, il se forme même une couche d'inversion à la surface.
Ces phénomènes-jouent surtout un rôle important si l'on 15 forme dans la région exodiffusée un transistor à effet de champ à
électrode de grille isolée Sous l'effet desdits facteurs, la tension de seuil de celui-ci peut présenter un écart relativement grand entre différentes pastilles semiconductrices traitées simultanément.
L'invention vise entre autres un procédé amélioré permet20 tant d'obtenir des caractéristiques bien définies et reproductibles
indépendamment de variations accidentelles de l'épaisseur de la couche épitaxiale et du dopage de la couche enterrée.
L'invention concerne un procédé du genre décrit dans le préambule, remarquable en ce qu'on effectue ladite diffusibn de fa25 çon à laisser subsister au-dessus de la couche enterrée une couche superficielle ayant pratiquement la même concentration en dopant que
la couche épitaxiale originale, après quoi dans la couche superficielle au dessus de la couche enterrée on réalise au moins un transistor à effet de champ à électrode de grille isolée.
Conformément à l'invention, on effectue la diffusion à partir de la couche enterrée délibérément de telle façon qu'il existe à la surface un dopage de référence constant servant de dopage de base pour le transistor à effet de champ à réaliser, de sorte que des variations accidentelles telles que décrites ci-dessus n'influ35 encent plus l'épaisseur de la couche épitaxiale et/ou le dopage de
la couche enterrée.
-3 Avantageusement on effectue dans la région de canal située dans ladite couche,suoperficielle une implantation par des ions détennrminarint la tension de seuil Cela offre surtout un grand intérêt dans le cas o 6 la couche enterree et la couche épitaxiale sont de 505 types de eondsclwvite opposes Dans ce cas, l implantation convertit la co che s-uerficielle en le t Pe de conductivité de la couche enterrée et détermine en outre la ternion de seuil d 9 une maniere reproductible PD ns eertaines circonstances, cette implantazion peut
etre effectuée sans mailisation dhimn msque d'implantation supple10 mentaire, comme décrit dasa suite de cet exposé.
L'invention sst d'une imi ortance prtiou 1 i Sremnt grande dans,un procée suivcnt leq 6 ul, ', une úpartr on realise a ecté de la première eouche enterrée du rpremier ty Ds de conductiv/it une secorde couche entere du second ty pe de conductivite oppose au moyen d'un i 5 dopant qluiî a la mde-I température, se diffuse dans la couche e rta:iale paeut pres à la mme v-itesse oue celui de la remière eouche nberr Se et, d'autre part, on forme de-ns ila partie de la couc'he én Ni taiiale oui est située au Ldessus de la seconde couche enterre ,u second transistor a =_,eet de champ I électrode de grille isolée dont:20 la stru,-tae est caïlemenuasre de celle du premier transistor a ef et de champ Dans ce eas, abs-traction f-ai-e d'implan-tations ult.rieu S éventuelles de deage du seuil, la tension de seuil de 1 liu de S trans Stors peut etre déGerminee par le dopage propre de la couche épitaxiale, alors que la tension de seuil de l'autre tra nsis25 tor peut être déterminée par une implantation ionique sépare,e coc e
expliqué ci-après Si le matériau semiconducte-ur est du silicium, on peut utiliser comme dopant pour lesdites deux couches enterrees respectivement du bore et du phosphore.
Ia description suivante, en regard des dessins annexés, 30 permettra de mieux comprendre comment l'invention est réalis Ee.
Les figures I à 8 illustrent des étapes successives d'un
mode de réalisation du procédé conforme à l'invention.
Les figures ne sont pas dessinées à l'échelle alors que pour la clarté du dessin, les dimensions dans le sens de l'épaisseur 35 ont été assez fortement exaggrées les régions semiconductrices du -4 même type de conductivité ont été hachurées dans le méme sens en coupe transversale En général, des parties correspondantes ont été
idiqu 6 es sur le dessin par les mêmes références.
les figures 1 à 8 représentent schématiquement et en coupe 05 transversale des étapes successives de réalisation d'un dispositif semiconducteur, en l'occurrence un circuit intégré comportant deux transistors MOS complémentaires et un transistor bipolaire, par la
mise en oeuvre du procédé conforme à l'invention.
On part (voir figure 1) d'une région de substrat semicon10 ductrice 1, en l'occurrence une plaquette de silicium de type de conductivité p et d'une résistivité de 10 ohms cm par exemple dont la surface a de préférence une orientation cristalline < 100 > Sur cette surface, on forme par oxydation thermique une couche mince d'oxyde 2 d'une épaisseur de 50 ri par exemple Ensuite, par la mise 15 en oeuvre de techniques connues, on dépose sur cette couche d'oxyde 2, par exemple, une couche 3 en nitrure de silicium d'une épaisseur de 150 nm par exemple Ensuite, par l'application de techniques photolithographiques usuelles, on pratique dans les couches 2 et 3 des ouvertures contiguës 4 et 5 Par implantation d'ions de phosphore (à 20 une dose de 2 x 1014 ions par m 2 et une nergie de 170 ke s a cm et à une énergie de 170 ke V par exemple), on forme dans ces ouvertures des couches 6 et 7 de
type n, les couches 2 et 3 faisant fonction de masque d'implantation.
Les coiches 2 et 3 servant de masque contre l'oxydation, 25 on forme par oxyvdation thermique sur les couches 6 et 7 des couches d'oxyde 8 et 9 (voir figure 2), après quoi on élimine les couches 2 et 3 par attaque chimique et on forme des couches 10, 11 et 12 de type p par implantation d'ions de bore Dans l'exemple envisagé, la dose est à nouveau de 2 x 1014 ions/cm 2, l'énergie étant de 40 ke V; au cours de cette implantation, les couches d'oxyde 8 et 9 font
fonction de masque d'implantation.
Après élimination par attaque chimique des couches d'oxyde 8 et 9, on forme sur la surface par croissance épitaxiale une couche de silicium 13 de type de conductivité n, voir figure 3 Sur la fi35 gure 3 et les figures suivantes, pour la simplicité du dessin, les -5 couches 6, 7,10, 11 et 12 ont été représentées comme des couches situées au même niveau et ajant la msme -paisseur Elles cornstituent des couches enterrées, les couches 10, 11 et 12 étant du premier
type d conductivite en l'occurrence donc du tpe p, et les couches 05 6, 7 ' ainsi que la couche a 5 pitaxiale 13 étant du second type de conductivite, c'est-à-dire de -yp Te n.
Au lieu de procfder de la a r C dcrite ci-dessus, on peut galemeent utiliser d'itres teci ur sla, formantion desdites peut é_lement utiliser d'autres te icc ues pour la formation desdites couches ente es M nsi, on r-;-: oceder d'abord à la formation, sur toate la surface, d'une otie d' premier -type de conduc tivité, aprs quoi on elimine cst'b oluhe be des endroits déterminuis et, en tilisnitl le msque cont_-e l'attaque coes masciue de dopage, on forme à ces enldroits les ouchl S enterrées de l'autre 15 type de conductivité, comme cela est dcri l, par exemple, dams la
demande de brevet néerlandais précitée M 800242 figures 1 a" 5.
Dans 1 ' exemple envisagé, la c'uche épitaiae 15 a une épaisseur de 7,5 /m et une concentration de dopage de 8 x 1914 atomes de phosphore par cm 3, soit un dopage de 7,5 x 10-4 x 8 x 1014 = 6 x 1011 ato Gmes par cm 2, c'est-à-dire un dopage total plus faible que les cou Ahes enterrées 6, 7, 10, 1 il
et 12.
Ensuit-e, on procède -à un traiternint thermique d'une durée de 5 heures a mune temperature de 1200 C, traitement thermiqu e au 25 couors duquel, a diffusion à partir de ca que couche enterre, il est form S dans la partie supérieure de la couche epitaxiale une region du t;pe de conductivité de la couche enterrée De cette façon (voir f ire 4), on obtient au-dessus des couches enterrees, 10, 11 et 12 des régiorns 10 A, 11 A et 1 ?A de type de conductivité p alors 30 que des r 6 gions 6 A et 7 A de type de conductivité N sont formées audessus des couches enterrées 6 et 7 Les couches enterrées diffusent également dans la région de substrat 1; la position de la surface de séparation originale entre la couche épitaxiale 13 et la région de substrat 1 est indiquée par la ligne en traits mixtes 14. 35 Les jonctions pn entre les régions 10 A, 11 A et 12 A de type p d'une -6 part et les régions 6 A et 7 A de type N d'autre part sont pratiquement perpendiculaires à la surface du fait que les vitesses de diffusion du bore et du phosphore sont à peu prés égales, comme cela a déjà été décrit de façon plus détaillée dans la demande de brevet
néerlandais précitée N 8002492, de sorte que les diffusions latérales du bore et du phosphore se compersent pratiquement.
Conformément à l'invention on réalise ladite diffusion, en choisissant sa durée et sa temperature de diffusion de telle sorte qu'à la surface audessus de la couche enterrée, en l'occurrence 1 au-dessus de chaque couche enterrée, subsiste une mince couche 13 A faisant partie de la couche épitaxiale 13 de type de conductivité n et ayant à peu près le dopage original, comme indiqué sur la figure 4 Cette mince couche superficielle 13 A de type N forme avec les régions 10 A, 11 A et 12 A de type p des jonctions pn lors de la créa15 tion des composants semiconducteurs dans les régions 6 A, 7 A, 10 A, 11 A et 12 A, cette couche superficielle 13 A est disponible comme dopage de référence indépendant des variations accidentelles du dopage
des couches enterrées et de l'épaisseur de la couche épitaxiale 13.
Sur la figure 4 A, on a représenté schématiquement le pro20 fil de diffusion (NB) des atomes de bore dans les régions 1 Q O A, 11 A et 12 A, perpendiculairement à et à partir de la surface Sur la figure 4 B on a représenté la m 9 me chose pour les atomes de phosphore (Np) dans les régions 6 A et 7 A, Dars les deux cas, on a indiqué également le dopage propre (NE) de type N de la couche épitaxiale 25 13 Ia valeur absolue du dopage N net total ND-NA ainsi obtenu à proximité de la surface a 6 té indiquée par des pointillés Dans le cas de la figure 4 A, comme déjà décrit, il se trouve alors à la surface une couche (IA) de type N qui, à une profondeur xj de l'ordre
de 0,6/um, forme une jonction pn avec la région sous-jacente ( 10 A, 30 11 A ou 12 A).
Ensuite, dans les régions 6 A, 7 A et 11 A, on réalise des zones semiconductrices appartenaint aux divers composants semiconducteurs, ce qui, dans l'exemple envisage, s'effectue de la manière suivante. On procède tout d'abord à la formation, sur la surface, -7 d'un masque contre l'oxydationo A cet effet, on forme une mince couche d'oxyde thermique 15 à laquelle on superpose une couche de nitrure de silicium 16, après quoi on amène ces couches dans la configuration souhaitée par la mise en oeuvnre de tecoiiques de gravure 05 pbotolithographiques usuelles, le masque contre l'oxydation ainsi obtenu laissant à d'couv-ert des parties marginales de chacune des régions 6 A, 7 A et 11 A situées au- dessus des couches enterrées, (voir
figure 5).
Ensuite, par une implantation d'ions de phosphore à une 10 energie de 70 ke V par exemple et à u 3 ne dose de 1012 ions par cm 2, on forms des zones 17 d'interru)ption de canal de type de conductivité n, (voir figure 5) Ie masque ( 15, 16) corntre l'oxydation sert
slors de masque d'impla tàtion.
Apres cette gtape, on forme en dehors de la r gion 11 A un 15 masque d implantation 18 sous la form Es d une eouche de laque photosensible, (voir figure 6) Ensuite, pmar une implantation d'ions de bore (à une dose de 5 x 1015 ions/cem 2 et à une ënergie de 16 ke V&)
on forme de façon sélective dans les parties marginales de la région 11 A des zones 19 d'interruption de csnal de type p, cette implanta20 tion de bore surdopnt 1 '; limplantation de phosphore préliminaire 17.
La touche de lsafae photosensible 15 ausi bien que la couche de nitrure de silicium ( 15, 16) servent de masque contre cette implantation de bore.
Ensuite, dans la ré ion 1 A, dans la région de canal du 25 transistor a effet de champ à creer, on effectu e une implantation d'ions de bore dans la couche superficielle 13 A, ce qui domte une conductirité p à la couche 13 A de type n, voir figure 7 Cette dernière implantation 20, effeetuée à une énergie de 60 ke V et à une dose de 1011 ions/cm 2,-traverse pour une part le masque ( 15, 16) contre l'oxydation sans traverser toutefois la couche de laque photosensible 18 et, abstraction faite d'implantations ultérieures éventuelles de d Mcalage du seuil, elle détermine la tension de
seui 1.
Ensuite, on élimine la couche de laque photosensible 18. 35 Par un traitement thermique à 1000 C durant deux heures dans une -8 atmosphère d'oxygène humide, on forme ensuite (voir figure 8) une configuration d'oxyde 21 partiellement noyée dans le corps semiconducteur, après quoi on élimine le masque ( 15, 16) contre l'oxydation
par attaque chimique Les zones 17 et 19 d'interruption de canal 05 sont alors situées au-dessous de la configuration d'oxyde 21.
msuite, dans les parties de la surface de silicium mises à nu par l'élimination du masque ( 15, 16) contre l'oxydation, on forme des composants semiconducteurs en procédant de la manière usuelle Ainsi, dans l'exemple ernvisage, on réalise (voir figure 8) 10 dans la région 6 A de type N un transistor MOS à canal p du type à enrichissement, dans la région 11 A de type p un transistor MOS à canal n, également du type à enrichissement, et dans la région 7 a de type N un transistor npn vertical bipolaire Dans ces conditions, on utilise la configuration d'oxyde 21 comme masque de dopage la zone 15 de base 22 de type p d transistor bipolaire peut être réalisée, par exemple, par implantation d'ions de bore, les antres parties mises à nu de la surface de silicium éinl; recouvertes d'un masque de laque photosensible non critique E Am ite, par oxydation thermique, la surface est recouverte d'une couche d'oyrde 23 d'une épaisseur de 20 l'ordre de 50 nm par exemple, après quoi, par la mise en oeuvre de techniques connues, on dépose une: couche 24 de silicium polycristallin Apres avoir donré à cette couche une forte conductivité N par diffusion ou implantation, on forme à partir de celle- ci par gravure photolithographique les électrodes de grile, y compris les con25 nexions et les interconnexions du circuit de transistors MOS, (voir figure S) Par oxydation thermique, celles-ci sont munies d'une couche d'oxyde 25 et, ensuite, en combinaison avec des masques de laque photosensible non critiques, elles sont utilisées comume masques d'implantation lors de l'implantation des zones de soarce et de drain 26 et 27 de type p dans la région 6 A et des zones de source et de drain 28 et 29 de type N dans la région 11 A la zone d'émetteur
et la zone de contact de collecteur 31 du transistor bipolaire peuvent être formées simultanément avec les zones de source et de drain 28 et 29, alors que la zone de contact de base 32 peut être 35 formée simultanément avec les zones de source et de drain 26 et 27.
-9 F.nalement, à travers des f e ngtres pratiquées dans ule couche d'oxyde 53 formée sur cet ensemble, on ralsise les diverses électrodes de connexion, après quoi le d 4 spositif est prêt et peut
être pilae, dans une emve'o ' convenble et être soumis de façon 05 usuell e aux ó,pration z nales de r ae.
I 1 sera clair au'e purincipe P on put, utiliser des mitériaulx semico*nducteurs autrev -que le sil icim ni qucne d'autres niteriax pour le,uau e euire ie o-ge et ltoiyd C:tion 1 is choix des ma tériau N ded:-? út es o-e ditiins et des possiblit S 10 tecnmolog ue na: < i-,': ae dams le cadre de iiiven-+ion D' e, dans l 'a nple e:vi'sa, us 155 t os e S de conductiîti peuvent 8 tre remplacées ( si ne >t) par les types contraires-
-10
Claims (4)
1 Procédé de réalisation d'un dispositif semiconducteur suivant lequel on introduit un dopant dans une partie superficielle d'une région de substrat semiconductrice pour former au moins une 05 première couche enterrée d'un premier type de conductivité, après quoi on fait croître sur la région de substrat une couche épitaxiale ( 13) d'une concentration de dopage totale en atomes par cm inféerieure à celle de la couche enterrée et on forme par diffusion à partir de la couche enterrée une région du premier type de conducti10 vité dans la partie sus-jacente de la couche épitaxiale, région dans laquelle on réalise des zones semncoinductrices d'un élément semiconducteur, contigës à la surface, Caractérisé en ce qu'on réalise ladite diffusion de façon à laisser subsister au-dessus de la couche enterrée ( 6, 7, 10, 11, 12) une couche superficielle ( 13 A) ayant à 15 peu près la même concentration de dopage que la couche épitaxiale originale, après quoi dans la couche superficielle ( 13 A) située audessus de la couche enterrée, on réalise un transistor à effet de
champ à électrode de grille isolée.
2 Procédé selon la revendication 1, caractérisé en ce que la
couche épitaxiale ( 13) est du second type de conductivité, opposé.
3 Procédé selon la revendication 1 ou 2, caractérisé en ce que dans la région de canal du transistor à effet de champ, on réalise dans ladite couche superficielle une implantation d'ions ( 20)
déterminant la tension de seuil du transistor à effet de champ.
4 Procédé selon la revendication 3, caractérisé en ce qu'après ladite diffusion, au moins à l'endroit du transistor à effet de champ à réaliser, on forme un masque contre l'oxydation ( 15, 16) laissant à découvert des parties marginales de la région située audessus de la couche enterrée ( 6, 7,10,11,12) et on forme en dehors de la région, un masque d'implantation ( 18), après quoi, par implantation ionique, on forme de façon sélective des zones ( 17) d'interruption de canal dans les parties marginales, après quoi on effectue
ladite implantation à une énergie telle que les ions traversent le masque contre l'oxydation ( 15, 16) mais sont arrêtés par le masque 35 d'implantation et en ce qu'ensuite, on élimine le masque d'implanta-
-11 tion ( 18) et, dans les parties de la surface non recouvertes du masque contre l'oxydation ( 15, 16), on forme par oxydation thermique
une confilration dloxyde noyé ( 21).
Proc 5 dé selon l'une quelconque des revendications 1 à 4,
aracris en ce c 'à co de la première couche enterrée du premier -ir Te de conductivîte, on realise une seconde couche enterree du second tvple de conducti'vit au moyen d'un dopant qui, à la même température, se diffuse dnsm la couche 5 pitaxiale à peu pres à la mnme vitesse que celui de la première couche enterrée et en ce que dans 10 la partie de couche épitsxial e située aulessus de ela seconde couche enterr-eé on forme u secon ristor à effe b de chru à lectrode de grille isolee;-o l-9 struct e est eomple-ntaire de celle du uremier t Gransistor à effet de chamro 6 Pro/ede selon la revendicstion 5 carct ris 5 en ce que la "s eh pitaxile 2 est en sililcium et en ce queon utilise du phosphore e du bore comne dopant pour les eouches enterrées
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NLAANVRAGE8302383,A NL188923C (nl) | 1983-07-05 | 1983-07-05 | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2548831A1 true FR2548831A1 (fr) | 1985-01-11 |
| FR2548831B1 FR2548831B1 (fr) | 1988-10-14 |
Family
ID=19842115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8410513A Expired FR2548831B1 (fr) | 1983-07-05 | 1984-07-03 | Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4535529A (fr) |
| JP (1) | JPS6037760A (fr) |
| CA (1) | CA1216966A (fr) |
| CH (1) | CH665308A5 (fr) |
| DE (1) | DE3423776C2 (fr) |
| FR (1) | FR2548831B1 (fr) |
| GB (1) | GB2143086B (fr) |
| IT (1) | IT1174221B (fr) |
| NL (1) | NL188923C (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0320977A2 (fr) * | 1987-12-18 | 1989-06-21 | Kabushiki Kaisha Toshiba | Procédé pour fabriquer des dispositifs semi-conducteurs comportant des puits jumeaux |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031232A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| US4578128A (en) * | 1984-12-03 | 1986-03-25 | Ncr Corporation | Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants |
| US5023193A (en) * | 1986-07-16 | 1991-06-11 | National Semiconductor Corp. | Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks |
| KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| US5102811A (en) * | 1990-03-20 | 1992-04-07 | Texas Instruments Incorporated | High voltage bipolar transistor in BiCMOS |
| JP2511784Y2 (ja) * | 1991-01-11 | 1996-09-25 | 福代 杉田 | 繊維製品用仕上機 |
| US5454258A (en) * | 1994-05-09 | 1995-10-03 | Olin Corporation | Broad range moisture analyzer and method |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
| KR19980702335A (ko) * | 1995-12-21 | 1998-07-15 | 요트. 게. 아. 롤페즈 | 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치 |
| JP3304803B2 (ja) * | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| EP0078571A1 (fr) * | 1981-10-28 | 1983-05-11 | Koninklijke Philips Electronics N.V. | Dispositif semi-conducteur et son procédé de fabrication |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190277A (en) * | 1975-02-05 | 1976-08-07 | Handotaisochino seizohoho | |
| JPS5214388A (en) * | 1975-07-25 | 1977-02-03 | Hitachi Ltd | Process for complementary insulated gate semiconductor integrated circuit device |
| FR2358748A1 (fr) * | 1976-07-15 | 1978-02-10 | Radiotechnique Compelec | Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede |
| US4132573A (en) * | 1977-02-08 | 1979-01-02 | Murata Manufacturing Co., Ltd. | Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion |
| US4128439A (en) * | 1977-08-01 | 1978-12-05 | International Business Machines Corporation | Method for forming self-aligned field effect device by ion implantation and outdiffusion |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| NL187328C (nl) * | 1980-12-23 | 1991-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| JPS57134948A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Semiconductor device |
| JPS57136342A (en) * | 1981-02-17 | 1982-08-23 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4420344A (en) * | 1981-10-15 | 1983-12-13 | Texas Instruments Incorporated | CMOS Source/drain implant process without compensation of polysilicon doping |
| US4442591A (en) * | 1982-02-01 | 1984-04-17 | Texas Instruments Incorporated | High-voltage CMOS process |
| JPS59107561A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
-
1983
- 1983-07-05 NL NLAANVRAGE8302383,A patent/NL188923C/xx not_active IP Right Cessation
-
1984
- 1984-06-28 DE DE3423776A patent/DE3423776C2/de not_active Expired - Fee Related
- 1984-07-02 CH CH3177/84A patent/CH665308A5/de not_active IP Right Cessation
- 1984-07-02 US US06/627,308 patent/US4535529A/en not_active Expired - Lifetime
- 1984-07-02 IT IT21721/84A patent/IT1174221B/it active
- 1984-07-03 FR FR8410513A patent/FR2548831B1/fr not_active Expired
- 1984-07-04 GB GB08417046A patent/GB2143086B/en not_active Expired
- 1984-07-04 JP JP59137406A patent/JPS6037760A/ja active Granted
- 1984-07-05 CA CA000458184A patent/CA1216966A/fr not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| EP0078571A1 (fr) * | 1981-10-28 | 1983-05-11 | Koninklijke Philips Electronics N.V. | Dispositif semi-conducteur et son procédé de fabrication |
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 21, no. 10, mars 1979, page 4017, New York, US; C.M. McKENNA et al.: "Subcollector capping" * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0320977A2 (fr) * | 1987-12-18 | 1989-06-21 | Kabushiki Kaisha Toshiba | Procédé pour fabriquer des dispositifs semi-conducteurs comportant des puits jumeaux |
| EP0320977A3 (fr) * | 1987-12-18 | 1990-02-14 | Kabushiki Kaisha Toshiba | Procédé pour fabriquer des dispositifs semi-conducteurs comportant des puits jumeaux |
Also Published As
| Publication number | Publication date |
|---|---|
| IT8421721A0 (it) | 1984-07-02 |
| GB2143086A (en) | 1985-01-30 |
| CH665308A5 (de) | 1988-04-29 |
| NL188923C (nl) | 1992-11-02 |
| FR2548831B1 (fr) | 1988-10-14 |
| IT1174221B (it) | 1987-07-01 |
| US4535529A (en) | 1985-08-20 |
| NL188923B (nl) | 1992-06-01 |
| JPH0412628B2 (fr) | 1992-03-05 |
| NL8302383A (nl) | 1985-02-01 |
| CA1216966A (fr) | 1987-01-20 |
| GB8417046D0 (en) | 1984-08-08 |
| IT8421721A1 (it) | 1986-01-02 |
| JPS6037760A (ja) | 1985-02-27 |
| GB2143086B (en) | 1987-03-04 |
| DE3423776C2 (de) | 1997-07-31 |
| DE3423776A1 (de) | 1985-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2663464A1 (fr) | Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication. | |
| FR2477771A1 (fr) | Procede pour la realisation d'un dispositif semiconducteur a haute tension de blocage et dispositif semiconducteur ainsi realise | |
| FR2796757A1 (fr) | Procede de fabrication de substrat soi et dispositif a semiconducteur | |
| FR2652448A1 (fr) | Procede de fabrication d'un circuit integre mis haute tension. | |
| FR2498812A1 (fr) | Structure de transistors dans un circuit integre et son procede de fabrication | |
| FR2649831A1 (fr) | Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| FR2481518A1 (fr) | Procede de realisation d'un dispositif semiconducteur comportant des transistors a effet de champ complementaires | |
| FR2548831A1 (fr) | Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur | |
| FR2461360A1 (fr) | Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede | |
| FR2531812A1 (fr) | Dispositif a circuits integres a semiconducteurs du type " bi-cmos-ic " et son procede de fabrication | |
| EP0004292A2 (fr) | Procédé de fabrication d'un transistor bipolaire de type MESA présentant des régions d'émetteur et de base auto-alignées | |
| FR2496342A1 (fr) | Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication | |
| KR940008566B1 (ko) | 반도체장치의 제조방법 | |
| FR3067516A1 (fr) | Realisation de regions semiconductrices dans une puce electronique | |
| FR2803101A1 (fr) | Procede de fabrication de composants de puissance verticaux | |
| FR2483685A1 (fr) | Transistor de puissance a effet de champ (fet) du type v-mos a grille maillee | |
| FR2620570A1 (fr) | Procede de fabrication de dispositif semi-conducteur " bicmos " | |
| FR2533367A1 (fr) | Procede de fabrication d'un dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semiconducteur | |
| FR2497404A1 (fr) | Transistor mos a fonctionnement bipolaire en saturation | |
| FR2581796A1 (fr) | Circuit integre bipolaire comprenant des transistors pnp verticaux avec collecteur sur le substrat, et procede pour la realisation d'un tel circuit | |
| FR2688631A1 (fr) | Dispositif semi-conducteur ayant un courant maximum controlable important et procede pour sa fabrication. | |
| FR2764119A1 (fr) | Transistor bipolaire a grille isolee et procede pour sa fabrication | |
| EP0037764B1 (fr) | Structure de dispositif à semiconducteur à anneau de garde, et à fonctionnement unipolaire | |
| JPH0387072A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name | ||
| CD | Change of name or company name | ||
| D6 | Patent endorsed licences of rights | ||
| ST | Notification of lapse |