FR2649831A1 - Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication - Google Patents

Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication Download PDF

Info

Publication number
FR2649831A1
FR2649831A1 FR9008962A FR9008962A FR2649831A1 FR 2649831 A1 FR2649831 A1 FR 2649831A1 FR 9008962 A FR9008962 A FR 9008962A FR 9008962 A FR9008962 A FR 9008962A FR 2649831 A1 FR2649831 A1 FR 2649831A1
Authority
FR
France
Prior art keywords
layer
island
region
semiconductor layer
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9008962A
Other languages
English (en)
Other versions
FR2649831B1 (fr
Inventor
Tadashi Nishimura
Tsuyoshi Yamano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP13300190A external-priority patent/JPH03129777A/ja
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of FR2649831A1 publication Critical patent/FR2649831A1/fr
Application granted granted Critical
Publication of FR2649831B1 publication Critical patent/FR2649831B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

L'invention concerne un dispositif à semi-conducteur comprenant un transistor à effet de champ. Le dispositif comprend : un substrat 1 isolant ayant une surface principale; une couche à semi-conducteur en forme d'îlot 3 d'un premier type de conductivité formé sur la surface principale du substrat isolant; des régions de source 31 et de drain 32 d'un second type de conductivité espacées entre elles dans la couche à semi-conducteur en forme d'îlot 3 de façon à définir une région de canal 33; une électrode de grille 7 formée sur la surface de canal par une pellicule isolante; une pellicule isolante 6 de paroi latérale formée sur une paroi latérale d'une autre région que la région de source 31 dans la couche à semi-conducteur en forme d'îlot; une couche 5 de paroi latérale à semi-conducteur du premier type de conductivité formée sur une paroi latérale de la couche à semi-conducteur en forme d'îlot correspondant à la région de source et la pellicule isolante de paroi latérale; les potentiels de la région de source et de la couche de paroi latérale à semi-conducteur étant maintenus identiques. Application aux transistors SOI-MOS.

Description

-1-
DISPOSITIF SOI-MOS PRESENTANT UNE STRUCTURE DE PAROI
LATERALE CONDUCTRICE ET PROCEDE POUR SA FABRICATION
La présente invention se rapporte de façon géné-
rale à des dispositifs SOI-MOS et à leurs procédés de fabrication et, concerne notamment ce type de dispositif muni d'une structure de paroi latérale nouvelle dans le
but d'améliorer ces caractéristiques fonctionnelles.
De façon générale, un transistor à effet de champ avec des régions de source et de drain formées sur une surface du substrat à semi-conducteur en silicium
est désigné MOS en bloc. Une autre structure de transis-
tor à effet de champ est une structure SOI-MOS dans la-
quelle les régions de source de drain et de canal sont
formées dans une mince pellicule de silicium sur un sub-
strat isolant tel qu'un saphir ou une mince pellicule isolante. Par rapport au SOI-MOS, le MOS en bloc présente
les inconvénients suivants. Tout d'abord, dans la struc-
ture CMOS, une région de substrat de type n ou un puits de type n d'un pMOS et d'une région de substrat de type p ou un puits de type p d'un nMOS forme une jonction pn, et il existe des transistors bipolaires parasites. Dans ce cas, deux transistors bipolaires de pnp et de npn existent pour former un thyristor pnpn parasite. Par conséquent, il se produit un phénomène selon lequel le thyristor demeure conducteur et n'est pas rétabli en
raison d'un effet tel qu'un bruit extérieur, c'est-à-di-
re qu'il se produit un verrouillage. On ne peut réduire excessivement la distance entre le pMOS et le nMOS car pour éviter le verrouillage, il faut réduire les gains des transistors bipolaires formant le thyristor pnpn parasite. Par conséquent, avec la structure MOS en bloc, la densité d'intégration d'un transistor se heurte à des
limites.
En outre, dans la structure MOS en bloc, toutes -2-
les régions de source et de drain-présentent des jonc-
tions pn formées entre celle-ci et les substrats ou puits. Par conséquent, la capacitance parasite à la
jonction pn est un facteur défavorable dans le fonction-
nement à vitesse élevée du transistor. La figure 7 est une vue en coupe montrant un dispositif SOI-MOS général classique. Sur la figure 7,
le SOI-MOS comprend par exemple une couche à semi-con-
ducteur 3 de type p en forme d'ilot ayant une périphérie
isolée sur un substrat isolant 2 de saphir ou similaire.
Une région de source n+ 31 et une région de drain n+ 32 isolées l'une de l'autre sont prévues dans la couche à
semi-conducteur 3 de façon à atteindre une interface en-
tre la couche à semi-conducteur 3 et le substrat isolant 2. Une électrode de grille 7 de silicium polycristallin ou similaire est prévue sur une région de canal 33 entre les régions de source et de drain 31 et 32 à travers une
pellicule d'oxyde de grille 6.
Ainsi, dans une structure SOI-MOS, l'isolation parfaite entre les transistors est possible. Avec une structure CMOS même lorsqu'une région de type n et une
région de type p sont proches, la production de ver-
rouillage est empêchée et la capacitance parasite est
réduite de sorte que l'on obtient un dispositif à semi-
conducteur extrêmement fiable. On vient récemment de
trouver que si l'épaisseur d'une couche de silicium for-
mée sur un substrat isolant -est inférieure à 0,1 gm, les caractéristiques telles que la capacité d'excitabilité du courant et la canalisation courte sont améliorées par
suite d'une région de canal entièrement épuisée (appau-
vrie). Ceci est signalé dans une publication pa_ J.P.
Colinge et al. intitulé "CMOS circuits made in thin
SIMOX films" dans Electronics letters vol. 23, pp. 1162-
1164 (1987). Par conséquent, le dispositif SOI-MOS est
sensé constituer une structure de base pour un transis-
tor de l'ordre du sous-micron.
-3-
Pour obtenir de façon pratique les caractéristi-
ques décrites ci-dessus, on peut isoler chaque transis-
tor SOI-MOS par le procédé LOCOS (oxydation locale du
silicium) ou par le procédé d'isolation du type mesa.
La figure 8 est une vue en coupe partielle mon- trant une structure d'un transistor SOI-MOS isolé par le procédé LOCOS. Sur la figure 8, une couche isolante 2 est formée sur un substrat de silicium 1. Une couche de
silicium monocristallin 3 est formée sur la couche iso-
lente 2. Une pellicule d'oxyde isolante épaisse 40 est formée sur la couche de silicium monocristallin 3 de
façon à isoler les régions actives espacées entre elles.
Une région de source 31, une région de drain 32 et une
région de canal 33 sont formées dans la couche de sili-
cium monocristallin 3 en tant que région active. Une électrode de grille 7 est formée sur la région de canal
33 à travers une pellicule d'oxyde de grille 6. Une cou-
che d'inter-liaison en aluminium 10 est formée sur les
surfaces respectives de la région de source 31, l'élec-
trode de grille 7 et la région de drain 32. La structure
isolée par le procédé LOCOS ne convient pas à l'isola-
tion des éléments d'un dispositif SOI-MOS miniaturisé étant donné que la couche d'oxyde isolante 40 s'étend fortement dans la direction latérale pour former ce que
l'on appelle parfois un bec d'oiseau.
La figure 9 est une vue en coupe partielle mon-
trant un dispositif SOI-MOS dont les éléments sont iso-
lés par le procédé d'isolation du type mesa. Sur la fi-
gure 9, les couches de silicium monocristallin 3 sépa-
rées entre elles sont formées sur une couche isolante 2.
Une pellicule isolante intercouche 9 remplit les espaces
entre ces couches monocristallines 3 par une couche iso-
lante mince 4 de façon à isoler chaque couche de sili-
cium monocristallin 3. Une région de source 31, une ré-
gion de drain 32 et une réion de canal 33 sont formées -4-
dans la couche de silicium monocristallin 3. Une élec-
trode de grille 7 est formée sur la région de canal 33
par une pellicule d'oxyde de grille 3. Une couche d'in-
ter-connexion d'aluminium 10 est formée sur les surfaces respectives de la région de source 31, la région de
drain 32 et l'électrode de grille 7. Ce type de structu-
re isolée du type mesa peut être réalisé avec précision à l'aide d'un modèle de réserve en mettant en oeuvre la
technique de photolithogrpahie. Par conséquent, le pro-
cédé d'isolation du type mesa convient à l'isolation
d'un nombre croissant de transistors SOI-MOS miniaturi-
sés. Cependant, avec le procédé d'isolation du type mesa comme cela est montré à la figure 10, un transistor MOS parasite peut être formé sur une paroi latérale ou sur
une portion de coin 3a, 3b des couches de silicium mono-
cristallin 3.
La figure 10 est une vue en coupe partielle per-
pendiculaire à la coupe montrée à la figure 9, et une
vue en coupe partielle montrant une section dans une di-
rection le long d'une largeur de canal. Une couche de
silicium monocristallin 3 est formée en une configura-
tion en forme d'ilot de façon à s'extruder d'une couche isolante 2. Ainsi, une électrode de grille 7 est formée par une pellicule d'oxyde de grille 6 non seulement sur une surface supérieure mais sur les surfaces latérales de la couche de silicium monocristallin 3. A ce stade, lorsqu'une tension est appliquée sur l'électrode de grille 7, un transistor MOS parasite est formé sur les surfaces latérales 3a et 3b dans une direction d'une
longueur de canal de la couche de silicium monocristal-
lin 3.
Comme cela a été décrit ci-dessus, lorsqu'un transistor MOS parasite est formé, les caractéristiques
de tension courant de drain-grille deviennent déficien-
tes à l'intérieur de la plage montrée par P comme cela est indiqué à la figure 11. Ceci est du au fait que la -5- formation d'un transistor MOS parasite sur une surface
de paroi latérale de la couche de silicium monocristal-
lin provoque l'écoulement d'un courant de fuite entre
une source et un drain à une tension de grille relative-
ment faible. Pour résoudre le problème, une tension de
seuil Vth de transistor normale doit étre inclue en aug-
mentant la concentration d'inpureté de toute une région de canal 3c à la figure 10 et similaire. Cependant, la tension de seuil accrue Vth entraîne une réduction d'une tension =(tension fournie) - (tension de seuil), qui à son tour nécessite une réduction du courant de drain
d'un transistor SOI-MOS.
Une structure d'un transistor SOI-MOS visant à résoudre le problème précité est décrit dans le brevet japonais mis à l'inspection publique no 62-298162. La figure 12 est une vue en plan partielle montrant un agencement en plan du dispositif SOI-MOS divulgué dans le document officiel précité, la figure 13 est une coupe
partielle prise le long de la ligne XIII-XIII de la fi-
gure 12. Sur les figures 12 et 13, une couche de sili-
cium monocristallin 3 est formée sur un substrat isolant 2. Une pellicule d'oxyde de grille 6 est formée sur une
surface supérieure de la couche de silicium monocris-
tallin 3, et la pellicule isolante mince 4 est formée
sur une surface latérale de la couche monocristallin 3.
Une couche de silicium polycristallin 52 dans laquelle on introduit une impureté de type p est formée sur une périphérie de la couche de silicium monocristallin 3 de façon à l'entourer de la pellicule isolante 4. Une
pellicule isolante 61 est formée sur une surface exté-
rieure de la couche de silicium polycristallin 52. Une électrode de grille 7 s'étend au-dessus de la pellicule
d'oxyde de grille 6 et de la pellicule isolante 61.
L'électrode de grille 7 est reliée à une couche d'inter-
connexion 71. Une région de source 31 et une région de -6-
drain 32 sont formées dans la couche de silicium mono-
cristallin 3 de type p en introduisant une impureté de type n. La région de source 31 et la couche de silicium monocristallin de type p 52 sont reliées à une couche d'interconnexion 10 par un trou de contact 11 ce qui permet de maintenir identique le potentiel de la région de source 31 et de la couche de silicium polycristallin
52. La région de drain 32 est reliée à une couche d'in-
ter-connexion 10 par un trou de contact 12. Selon la
structure précitée, étant donné qu'un potentiel de cou-
che de silicium polycristallin 52 de type p formé sur la paroi latérale de la couche de silicium monocristallin 3 est maintenu identique à celui de la région de source
31, la surface latérale de la couche de silicium mono-
cristallin 3 n'est jamais converti pour être une couche d'inversion ou une couche d'épuisement. Par conséquent,
un courant de fuite entre la source et le drain s'écou-
lant par la surface latérale dans la direction d'une
longueur de canal peut être évitée.
Par ailleurs, une autre structure du transistor
MOI-MOS visant à empêcher un courant de fuite de la pa-
roi latérale comme dans le cas précédent est décrite dans le brevet japonais mis à l'inspection publique n 59-181670. La figure 14 est une vue en plan partielle montrant un agencement en plan du transistor SOI-MOS
décrit, la figure 15 est une vue en coupe partielle pri-
se selon une ligne XV-XV de la figure 14, et la figure 16 est une vue en coupe partielle prise le long d'une ligne XVI-XVI à la figure 14. Sur les figures 15 et 16, une couche de silicium monocristallin 3 est formée sur un substrat isolant 2. Une région de source 31 et une
région de drain 32 des régions d'impureté n+ sont for-
mées dans la couche de silicium monocristallin 3 comme cela est montré aux figures 14 et 16. Une électrode de grille 7 est formée sur une région de canal 33 par une pellicule d'oxyde de grille 6 comme cela est montré aux -7- figures 15 et 16. Une couche de silicium polycristallin 52 dans laquelle on a introduit une impureté de type p
est formée sur une paroi latérale de la couche de sili-
cium monocristallin 3 par la pellicule isolante 4 comme cela est montré aux figures 14 et 15. Sur la figure 16, une couche d'inter-connexion d'aluminium 10 est reliée à la région de source 31 et la région de drain 32 par des
trous de contact formé dans une pellicule isolante d'in-
ter-couche 9. Dans cette structure, pour maintenir les potentiels de la région de source 31 et de la couche de silicium polycristallin 52 identique, des évidements 4a sont formés dans la pellicule isolante mince 4 comme cela est montré à la figure 14. La région de source 31 et la couche de silicium polycristallin 52 sont reliées
par les évidements 4a.
Cependant, même si un courant de fuite produit sur la paroi latérale peut être réduit comme cela a été décrit ci-dessus, les problèmes suivants montrés à la
figure 16 ne peuvent être résolus.
En miniaturisant un transistor SOI-MOS, une aug-
mentation de la tension de drain provoque l'augmentation
sensible d'un champ électrique dans la direction du ca-
nal à proximité du drain notamment dans un transistor MOS à canal court. Par conséquent, les électrons ((a) sur la figure 17) injectés à partir de la région de source dans la région de canal sont mis en accélération par le champ électrique puissant pour passer facilement
à un état d'énergie élevée. Les électrons à haute éner-
gie entrent en collision avec les atomes de silicium à proximité des portions d'extrémité de la région de drain, de sorte qu'un plus grand nombre de paires d'électrons et de trous sont produits comme cela est montré à la figure 17. Parmi les électrons et les trous produits par ionisation d'impacts ((b) sur la figure 17) tels que décrits ci-dessus, les électrons sont attirés -8-
vers un champ électrique de drain supérieur pour s'écou-
ler dans la région de drain et font alors partie du cou-
rant de drain. Les trous sont ramenés inversement par le champ électrique de drain pour s'écouler dans une couche d'épuisement sous la région de canal ou sous la région de source ((c) sur la figure 17). Ce genre de phénomène est observé non seulement dans un transistor MOS à canal
court mais également dans un transistor MOS à canal re-
lativement long. Avec le transistor MOS à canal court - notamment, il se produit un nombre extraordinairement grand de trous-électrons par rapport au transistor MOS à
canal long.
Lorsque les trous ainsi produits par ionisation d'impacts s'écoulent dans la couche d'épuisement sous la région de canal, les trous font croître les potentiels à
proximité de la région de canal et de la région de sour-
ce de sorte que la hauteur de la barrière de potentiel
est abaissée. Lorsque la barrière de potentiel à proxi-
mité de la région de source est abaissée, une quantité d'électrons est implantée depuis la région de source jusque dans la région de substrat ou dans la région de canal, de sorte que l'ionisation d'impacts devient de plus en plus active et davantage de paires d'électrons
et de trous sont produites. Les trous produits font di-
minuer davantage la barrière de potentiel à proximité de la région de source et les électrons implantés depuis la
région de source augmentent de plus en plus. Par consé-
quent, le transistor MOS finit par tomber en panne.
Etant donné que dans la structure SOI-MOS, un transistor MOS est formé sur un substrat isolant ou sur une pellicule, une région de substrat du transistor MOS
est en flottement. Par conséquent, comme cela a été dé-
crit ci-dessus, à mesure que l'on augmente la tension de drain, les trous (dans le cas du nMOS parmi les paires
d'électrons et de trous produits par ionisation d'im-
pacts de canal, les courants porteurs demeurent dans la région de substrat et polarisent celle-ci pour la rendre positive, faisant ainsi tomber la tension de seuil, ce qui a pour résultat l'augmentation soudaine des courants de drain. De cette façon, le potentiel de la région de substrat du transistor SIO-MOS est rendu instable. Ce phénomène est désigné sous l'appellation d'effets de flottement du substrat. De plus, l'ionisation d'impacts
précitées est produite également à proximité de la por-
tion d'extrémité de la région de drain en raison d'une petite quantité de courant de fuite entre la source et
le drain.
Un but de la présente invention consiste à sta-
biliser les caractéristiques électriques d'un transistor'
dans un transistor SOI-MOS.
Un autre objet de la présente invention est de
réduire les courants de fuite des parois latérales pro-
voqués par un transistor MOS parasite dans un transistor
SOI-MOS.
Un but supplémentaire. de la présente invention est de stabiliser une barrière de potentiel à proximité
d'une portion d'extrémité d'une région de drain et empê-
cher la création d'une tension de panne entre la source
et le drain dans un transistor SOI-MOS.
Un autre but supplémentaire de la présente in-
vention est d'empêcher l'effet de flottement de substrat
dans un transistor SOI-MOS.
Un autre but encore de la présente invention consiste à structurer un inverseur CMOS en utilisant un
transistor SOI-MOS ayant des caractéristiques électri-
ques stables.
Un autre but encore de la présente invention est de fabriquer un dispositif à semi-conducteur comprenant un transistor SOI-MOS avec la possibilité de stabiliser
les caractéristiques électriques.
- 10 -
Un autre but encore de la présente invention est
de fabriquer un transistor SOI-MOS dans lequel le cou-
rant de fuite de paroi latérale provoqué par un transis-
tor MOS parasite peut être réduit.
Un autre but encore de la présente invention est
de fabriquer un transistor SOI-MOS dans lequel une bar-
rière de potentiel à proximité d'une portion d'extrémité
d'une région de source peut être stabilisée et dans le-
quel on peut empêcher la création d'une tension de rup-
ture entre la source et le drain.
Un autre but encore de la présente invention est de fabriquer un transistor SOI-MOS dans lequel on peut empêcher l'effet de flottement du substrat. Selon la
présente invention, un dispositif à semi-conducteur com-
prenant un transistor à effet de champ comportant des régions de source, de drain et de canal dans une couche
à semi-conducteur formée sur un substrat isolant incor-
pore un substrat isolant, une couche à semi-conducteur en forme d'îlot d'un premier type de conductivité, des
régions de source et de drain d'un second type de con-
ductivité, une électrode de grille, une pellicule iso-
lante de paroi latérale, et une couche de paroi latérale
semi-conducteur du premier type de conductivité. La cou-
che à semi-conducteur en forme d'ilot du premier type de conductivité est formée sur une surface principale du substrat isolant, qui présente une surface principale et
une paroi latérale et se trouve isolée de l'environne-
ment. Les régions de source et de drain du second type de conductivité sont espacées entre elles dans la couche à semi-conducteur en forme d'îlot de façon à définir la région de canal dont une partie de la surface principale de la couche à semi-conducteur en forme d'îlot constitue sa surface de canal. L'électrode de grille est formée sur la surface de canal par la pellicule isolante. La pellicule isolante de paroi latérale est formée sur une paroi latérale dans une région autre que la région
- 11 -
de source de la couche à semi-conducteur en forme d'!lot. La couche de paroi latérale à semi-conducteur du premier type de conductivité est formée sur une paroi latérale de la couche à semi-conducteur en forme d'ilot correspondant à la région de source et à la pellicule isolante de paroi latérale. Les potentiels de la région
de source et de la couche de paroi latérale à semi-con-
ducteur sont maintenus identiques.
Selon un procédé de fabrication d'un dispositif à semi-conducteur, on forme d'abord sur une surface
principale d'un substrat isolant une couche à semi-con-
ducteur en forme d'îlot d'un premier type de conductivi-
té ayant une surface principale et une paroi latérale, et se trouvant isolée de l'environnement. Une pellicule isolante de grille est formée sur la surface principale de la couche à semi-conducteur en forme d'ilot et une pellicule isolante de paroi latérale est formée sur la paroi latérale de celle-ci. Une couche de paroi latérale à semi-conducteur du premier type de conductivité est formée sur la pellicule isolante de paroi latérale. Une électrode de grille est formée sur la pellicule isolante
de grille. Il s'ensuit qu'une paire de régions sont es-
pacées entre elles avec l'électrode de grille prévue en-
tre celles-ci dans la couche à semi-conducteur en forme d'ilot. La pellicule isolante positionnée entre la paroi latérale de la couche à semi-conducteur en forme d'ilot correspondant à l'une de la paire de région et à la couche de paroi latérale à semi-conducteur est enlevée sélectivement. Une couche à semi-conducteur est formée de façon à rempliret à relier entre la paroi latérale
de la couche à semi-conducteur en forme d'îlot corres-
pondant à l'une des régions et la couche de paroi laté-
rale à semi-conducteur. Une région de source est formée dans l'une des régions et une région de drain est formée
dans l'autre région en dopant sélectivement des impure-
tés d'un second type de conductivité dans la couche à
- 12 -
semi-conducteur en forme d'ilot, en se servant de
l'électrode de grille comme masque.
Dans la présente invention, on maintient le po-
tentiel de la couche de paroi latérale à semi-conducteur entourant la couche à semi-conducteur en forme d'ilot identique à celui de la région de source, un potentiel
de la surface de paroi latérale de la couche à semi-con-
ducteur en forme d'ilot est fixé par la couche de paroi latérale à semiconducteur. Par conséquent, même si une tension est appliquée sur l'électrode de grille, on peut empêcher l'inversion de la surface de paroi latérale de
la couche à semi-conducteur en forme d'ilot à une ten-
sion inférieure à la tension de seuil. De cette manière, on réduit le courant de fuite dû à un transistor MOS parasite formé sur la surface de paroi latérale de la
couche à semi-conducteur en forme d'îlot.
De plus, une ionisation d'impacts est produite à proximité de la portion d'extrémité de la région de
drain également en raison d'une petite quantité de cou-
rant de fuite entre la source et le drain. L'ionisation d'impacts provoque la diffusion de trous sous la région
de canal. Cependant, dans la présente invention, la cou-
che de paroi latérale à semi-conducteur du premier type
de conductivité est formée en liaison directe à la ré-
gion de source. La couche de paroi latérale à semi-con-
ducteur du premier type de conductivité présente une in-
terface entre la couche de paroi latérale à semi-conduc-
* teur et une région à proximité de la portion d'extrémité
de la région de canal. Par conséquent, les trous pro-
duits sont amenés dans la couche de paroi latérale à
semi-conducteur du premier type de conductivité à tra-
vers l'interface. Il s'ensuit qu'un potentiel à proximi-
té de la portion d'extrémité de la région de source est fixé et que les caractéristiques du transistor SOI-MOS
deviennent extrêmement stables.
- 13 -
Ce qui précède ainsi que d'autres objets, parti-
cularités, aspects, avantages de la présente invention
apparaîtront plus clairement à la lecture de la descrip-
tion détaillée suivante de la présente invention avec préférence au dessin d'accompagnement dans lequel: - La figure 1 est une vue en plan montrant un agencement en plan d'un transistor SOI-MOS selon la
présente invention.
- La figure 2A est une vue en coupe prise selon
la ligne IIA-IIA sur la figure 1.
- La figure 2B est une vue en coupe prise selon
une ligne IIB-IIB à la figure 1.
- La figure 2C est un schéma de circuit équiva-
lent montrant un transistor MOS parasite découpé selon
la présente invention.
- Les figures 3A, 3B, 3C, 3D, 3E, 3F, 3G, 3H,
3I, 3J, 3K, 3L, 3M et 3N sont des vues en coupe partiel-
le montrant les étapes séquentielles d'un procédé de fa-
brication du transistor SOI-MOS selon. la présente inven-
tion.
- La figure 4A est une vue en plan correspon-
dant à la figure 3E.
- La figure 4B est une vue en plan correspon-
dant à la figure 3H.
- La figure 4C est une vue en plan correspon-
dant à la figure 3J.
- La figure 4D est une vue en plan correspon-
dant à la figure 3K.
- La figure 4E est une vue en plan correspon-
dant à la figure 3N.
- La figure 5 est une vue en plan partielle montrant un agencement en plan d'un inverseur CMOS structuré par le transistor SOI-MOS selon la présente invention. - La figure 6 est une vue en coupe partielle
prise selon la ligne VI-VI de la figure 5.
- 14 -
- La figure 7 est une vue en coupe partielle %
montrant un transistor classique SOI-MOS.
- La figure 8 est une vue en coupe partielle
montrant un transistor classique SOI-MOS dont les élé-
ments ont été isolés par le procédé LOCOS. - La figure 9 est une vue en coupe partielle
montrant un transistor SOI-MOS classique dont les élé-
ments sont isolés par le procédé d'isolation mesa.
- La figure 10 est une vue en coupe partielle 1n montrant une section prise sur une largeur de canal du
transistor SOI-MOS montré à la figure 9.
- La figure 11 est un grahique montrant les caractéristiques de la tension courant de drain-grille
d'un transistor classique SOI-MOS.
- La figure 12 est une vue en plan partielle-
montrant un transistor SOI-MOS classique perfectionné.
- La figure 13 est une vue en coupe partielle
prise selon la ligne XIII-XIII à la figure 12.
- La figure 14 est une vue en plan partielle
montrant un autre transistor SOI-MOS classique perfec-
tionné. - La figure 15 est une vue en coupe partielle
prise sur la ligne XV-XV à la figure 14.
- La figure 16 est une vue en coupe partielle
prise selon la ligne XVI-XVI à la figure 14.
- La figure 17 est une vue en coupe schématique
montrant le mécanisme de rupture par ionisation d'im-
pacts dans un transistor classique SOI-MOS.
- La figure 18 est un schéma de circuit équiva-
lent montrant une cellule de mémoire à accès aléatoire
statique à laquelle peut s'appliquer le transistor SOI-
MOS selon la présente invention.
On va maintenant décrire un mode de réalisation
de la présente invention avec référence aux dessins.
Sur les figures 1, 2A et 2B, une couche isolante
- 15 -
2, par exemple une couche d'oxyde de silicium., est for- mée sur un substrat i de type p. Un îlot de silicium mo-
nocristallin 3 de type p est formé sur la couche isolan-
te 2. Une région de source 31 et une région de drain 32 des régions d'impureté n+ sont formées dans l'ilot de silicium monocristallin 3. Une région de canal 33 est formée entre la région de source 31 et la région de drain 32. Une électrode de grille 7 est formée sur la région de canal 33 par une pellicule d'oxyde de grille 6, l'électrode de grille ayant par exemple une couche de silicium polycristallin, ou une structure à deux couches constituées par une couche de silicium polycristallin et une couche de siliciure métallique à point de fusion élevé. Une couche isolante mince 4 par exemple d'une pellicule d'oxyde de silicium est formée sur une paroi latérale de l'ilot de silicium 3 monocristallin. Une couche de silicium polycristallin 5 dans laquelle une
impureté de type p+ est dopée est formée sur le côté ex-
térieur de la paroi latérale de l'ilot de silicum mono-
cristallin 3. La couche de silicium polycristallin 5 est formée directement sur une surface de paroi latérale de
la région de source 31. La couche de silicium polycris-
tallin 5 est formée sur la paroi latérale de l'îlot de silicium polycristallin 3 excluant la région de source 31, par la pellicule isolante 4. Une paroi latérale 8 de pellicule d'oxyde de silicium est formée pour servir de
séparation sur la paroi latérale de l'électrode de gril-
le 7. Comme cela est montré aux figures 1 et 2B, la pellicule isolante 4 est formée de façon à s'étendre à partir de la surface latérale de l'électrode de grille 7
vers la région de source 31 sur une.largeur t de la pa-
roQi latérale 8. La largeur t de la paroi latérale 8 est
fixée dans la plage de 0,1.m à 0,2 àm. Si t est infé-
rieur à 0,1 pm, la pellicule isolante de grille pourrait être endommagée. Ceci est possible étant donné que si t
- 16 -
dépasse 0,2 pm, aucune interface de contact ne peut être formée entre le voisinage de la portion d'extrémité de
la région de canal 33 et la couche de silicium polycris-
tallin 5 p+ (région de diffusion d'impuretés p+). Ceci se rapporte à une fonction d'extraction des trous s'écoulant sous la région de canal que l'on va décrire ultérieurement. Une pellicule isolante d'intercouche 9 d'oxyde
de silicium ou similaire formée par le procédé de dépo-
sition en phase gazeuse par procédé chimique (CVD) est formé sur l'ilot de silicium monocristallin 3. Des trous
de contact 11 et 12 sont formés dans la pellicule iso-
lante d'intercouche 9. Les trous de contact 11 sont for-
més de telle manière que les surfaces de la région de source 31 et de la couche de silicium polycristallin 5 sont exposées simultanément. Les potentiels de la région de source 31 et de la couche de silicium polycristallin sont maintenus identiques en formant une couche d'interconnexion d'aluminium 10 à travers le trou de contact 11. La région de drain 32 est raccordée à la couche d'interconnexion d'aluminium 10 par le trou de contact 12. Dans la structure décrite ci-dessus, on trouve une structure MOS parasite dans laquelle une pellicule isolante mince 4 est utilisée comme pellicule d'oxyde de grille et la couche de silicium polycristallin p+ 5 en
tant qu'électrode de grille dans la portion de paroi la-
térale de l'ilot de silicium monocristallin 3 comme cela
est montré à la figure 2C. Dans la structure MOS parasi-
te cependant, une portion devant être l'électrode de
grille 5 est du type p et un potentiel de la portion de-
vant être l'électrode de grille est maintenu identique à
celui de la région de source 31. Le potentiel est consi-
déré fondammentalement comme un potentiel de terre. Par conséquent, la portion de paroi latérale de l'ilot de silicium monocristallin 3 n'est jamais convertie ni en
- 17 -
une couche d'inversion, ni en une couche d'épuisement.
Par conséquent, un transistor MOS parasite constitué de
la région de source et de la région de drain et présen-
tant la structure MOS décrite ci-dessus est toujours dans un état hors tension. Il s'ensuit qu'aucun courant de fuite de paroi latérale ne se produit entre la source et le drain. Moyennant quoi, dans le transistor SOI-MOS
montré à la figure 1 et à la figure 2A, seul un transis-
tor utilisant la surface principale de l'ilot de sili-
cium monocristallin 3 en tant que surface de canal con-
tribue à l'amélioration des caractéristiques électri-
ques.
- De plus, dans le transistor SOI-MOS de la pré-
sente invention, même si la production d'une petite quantité de courant de fuite provoque une ionisation d'impacts, les potentiels de la région de substrat ou à proximité de la portion d'extrémité de la région de source ne deviennent jamais instables. Par exemple, en supposant que la production d'une petite quantité de
courant de fuite provoque l'ionisation d'impacts à pro-
ximité de la portion d'extrémité de la région de drain
32, les trous sont alors diffusés sous la région de ca-
nal 33 de façon similaire à (c) montré à la figure 17.
Les trous (c) s'écoulant ainsi sous la région de canal comme indiqué par (h) à la figure 1 sont amenés dans la
couche de silicium polycristallin p+ 5 ayant une inter-
face à proximité de la portion d'extrémité de la région de canal 33. Par conséquent, un potentiel à proximité de
la portion d'extrémité de la région de source 31 est fi-
xé et on peut éviter la réduction d'une tension de rup-
ture entre la source et le drain.
Par conséquent, selon les deux caractéristiques
précitées, le transistor SOI-MOS de la présente inven-
tion démontre des caractéristiques électriques extrême-
ment stables.
On va maintenant décrire un exemple d'un procédé
- 18 -
de fabrication d'un transistor SOI-MOS selon la présente invention. Les figures 3A à 3M sont des vues en coupe
partielles montrant les étapes séquentielles de fabrica-
tion du transistor SOI-MOS de la présente invention.
Sur la figure 3A, des ions d'oxygène sont injec- tés sous une tension d'accélération de 200 KeV sur une surface d'un substrat de silicium 1 de type p (17-20 Ocm) ayant une direction plane d'une surface principale (100). La figure 3A montre une diffusion verticale de
concentration d'oxygène à ce moment. La quantité d'in-
jection est de 1,8 x 1018 - 2,0 x 1018/cm2.
Sur la figure 3B, un procédé de recuit est ef-
fectué en atmosphère d'azote à une température de 13500C pendant 60 minutes pour former ainsi une couche isolante
2 en oxyde de silicium ayant une épaisseur de 5000 A lo-
gée à une profondeur prédéterminée de la surface du sub-
strat de silicium 1. Une couche de silicium monocristal-
lin 30 d'une épaisseur de 2500 A est formée en une por-
tion de surface. Ainsi, un procédé pour former une cou-
che d'oxyde de silicium directement dans le substrat de
silicium tel que décrit ci-dessus est désigné sous l'ap-
pellation de procédé SIMOX (séparation par oxygène im-
planté). Le procédé SIMOX est décrit dans un document publié par K. Izumi et al; Electron. Lett., 14 (1978)
593. "CMOS Devices Fabricated on Buried SiO2 Layers For-
med by Oxygen Implantation into Silicon".
Sur la figure-3C, une pellicule d'oxyde 21 d'une
épaisseur de 500 A est formée sur une surface de la cou-
che de silicium monocristallin 30. Comme cela est montré à la figure 3D, un Ilot de silicium monocristallin 3 et une pellicule d'oxyde 21A sont gravés pour donner une
forme d'ilot.
Sur les figures 3E et 4A, une pellicule isolante mince 4 est formée par oxydation des surfaces de paroi
latérale de l'ilot de silicium monocristallin 3.
Comme cela est montré à la figure 3F, une couche
- 19 -
de silicium polycristallin d'une épaisseur de pellicule de 2000-3000 A est formée par le procédé classique de déposition en phase gazeuse par procédé chimique à basse pression (procédé LPCVD). Le procédé LPCVD est l'un des types de procédé de formation de pellicule sous basse
pression. Ce procédé.de formation de pellicule est ex-
cellent en ce qui concerne l'uniformité de l'épaisseur
de pellicule et la productivité. Après celui-ci, on pro-
cède au dopage d'une impureté du type de conductivité souhaité dans la couche de silicium polycristallin. Dans ce cas, on dope du bore à concentration élevée en tant
qu'impureté de type p dans la couche de silicium poly-
cristallin pour former un transistor à effet de champ MOS de canal n. De cette manière, est formée une couche
de silicium polycristallin p+ 51.
La couche de silicium polycristallin 51 est en-
levée sélectivement en ayant recours à une gravure en retrait selon la technique de gravure ionique réactive
(RIE) uniquement sur la paroi latérale de l'ilot de si-
licium polycristallin 3 comme cela est montré à la fi-
gure 3G. Après l'enlèvement de la pellicule d'oxyde 21A par gravure humide, une pellicule d'oxyde 22 d'une épaisseur de 100-150 A est formée sur toute la surface
de l'Ilot de silicium monocristallin 3.
On obtient ainsi la structure montrée à la figu-
re 3H et à la figure 4B.
Comme cela est montré à la figure 3I, on forme
une électrode de grille 7 à partir de silicium polycris-
tallin ou similaire. Une pellicule d'oxyde 23 est dépo-
sée sur toute la surface par le procédé de déposition en
phase gazeuse par un procédé chimique (CVD).
Sur les figures 3J et 4C, la pellicule d'oxyde
de silicium 23 est enlevée sélectivement en ayant re-
cours à une technique de gravure en retrait (procédé RIE) ainsi on ne forme la pellicule d'oxyde de silicium 23A que sur la paroi latérale de l'électrode de grille 7.
- 20 -
Sur la figure 3K et sur la figure 4D, le côté de
la région de drain de l'électrode de grille 7 est recou-
vert d'une réserve 24 servant de masque.
Sur la figure 3L, la pellicule d'oxyde 22 sur le côté de la région de source est enlevée par gravure hu- mide en utilisant la réserve 24 en tant que masque. En
même temps, on enlève la pellicule isolante 4 sur le cô-
té de la région de source.
Comme cela est montré sur la figure 3M, après
l'enlèvement de la réserve 24, on fait pousser le sili-
cium jusqu'à une très mince épaisseur par leprocédé CVD.
Moyennant quoi, une mince couche de silicium 25 est for-
mée sur toute la surface de façon à remplir une région à partir de laquelle on enlève la pellicule isolante 4,
c'est-à-dire un espace entre la couche de silicium poly-
cristallin 5 sur le côté de la région de source et
l'ilot de silicium monocristallin 3.
Sur la figure 3N et sur la figure 4E, une couche de silicium formée de façon à relier la région de source à l'électrode de grille 7 est oxydée sur toute sa surface et l'électrode de grille et la région de source sont isolés. En même temps, une pellicule d'oxyde est
également formée sur une surface de la couche de sili-
cium polycristallin 5 formée sur la paroi latérale de l'ilot de silicium monocristallin 3. Moyennant quoi, une
pellicule d'oxyde 91 faisant partie de la pellicule iso-
lante d'intercouche et une paroi latérale. 8 sont for-
mées. Après quoi, on introduit une impureté de type n
dans l'îlot de silicium monocristallin 3 en ayant re-
cours à l'électrode de grille 7 en tant que masTue de façon à former la région de source 31 et la région de drain 32 comme cela est montré à la figure 2. Après la formation d'une pellicule isolante intercouche 9, la couche d'interconnexion d'aluminium 10 est reliée à la
- 21 -
région de source 31 et la région de drain 32 par les
trous de contact 11 et 12.
Le transistor SOI-MOS selon la présente inven-
tion est ainsi réalisé.
La figure 5 est une vue en plan partielle mon- trant un inverseur CMOS structuré par le transistor SOI-MOS de la présente invention, la figure 6 est une vue en coupe partielle montrant une section prise sur la ligne VIVI de la figure 5. On va maintenant décrire en référence à ces figures une structure d'un inverseur
CMOS constitué par les transistors SOI-MOS selon la pré-
sente invention.
Une couche isolante 2 est formée sur un substrat de silicium 1. Une couche 3n de silicium monocristallin de type n et une couche 3p de silicium monocristallin de
type p sont formées sur la couche isolante 2. Un tran-
sistor MOS de canal p est formé dans la couche de sili-
cium monocristallin 3n. Un transistor MOS de canal n est formé dans la couche de silicium monocristallin 3p. Une région de source 31p, une région de drain 32p et une région de canal 33n sont formées dans la couche 3n de silicium monocristallin de type n. Une région de source 31n, une région de drain 32n et une région de canal 33 p
sont formées dans la couche 3p de silicium monocristal-
lin de type p. Les deux couches 3p et 3n de silicium monocristallin sont disposées de telle manière que la région de drain 32p du transistor MOS de canal p et la région de drain 32n du transistor MOS de canal m sont en
contact entre elles.
Les régions de drain 32p et 32n sont reliées à
une couche d'interconnexion en aluminium 10 par un con-
tact commun 12s. La région de source 31p est reliée à une couche d'interconnexion en aluminium 10 par un trou
de contact 11p et son potentiel est maintenu à un poten-
tiel d'alimentation de puissance. La région de source
- 22 -
31n est reliée à une couche d'interconnexion en alumi-
nium 10 par un trou de contact lin et son potentiel est
maintenu à un potentiel de masse. Une électrode de gril-
le 7p est formée sur la région de canal 33n par une pel-
licule d'oxyde de grille 6. Une électrode de grille 7n est formée sur la région de canal 33p par la pellicule
d'oxyde de grille 6. Les pellicules isolantes d'inter-
couche 9 sont formées entre des couches d'interconnexion
d'aluminium respectives.
Les couches de silicium polycristallin 5n et 5p sont formées dans la périphérie des couches 3n et 3p de
silicium monocristallin respective. La couche de sili-
cium polycristallin 5n dans laquelle est dopée l'impu-
reté de type n est formée sur la surface de paroi laté-
rale de la couche 3n de silicium monocristallin dans la-
quelle est formée un transistor MOS de canal p. Par ailleurs, la couche de silicium polycristallin 5p dans laquelle est dopée l'impureté du type p est formée sur une surface de paroi latérale de la couche de silicium monocristallin 3p dans laquelle est formé un transistor
MOS de canal n. Une mince pellicule isolante 4 est for-
mée sur la surface de paroi latérale des ilots 3n et 3p
de silicium monocristallin excluant les régions de sour-
ce respectives 31p et 31n.
Apres la formation d'une couche de silicium po-
lycristallin non-dopé 51 dans une étape montrée à la figure 3F, le dopage d'impureté de type n ou de type p est realisé par implantation ionique en utilisant un
masque dans chaque région de la couche 5n et 5p de sili-
cium polycristallin pour obtenir des types de conducti-
* vité différents entre eux. Dans ce dopage, une portion ou deux régions de drain 32p du transistor MOS de canal p et 32n du transistor MOS de canal n sont en contact entre elles, ne doivent pas être strictement isolée en une région de type n et en une région de type p. C'est
- 23 -
dans une couche de silicium polycristallin formée sur les surfaces de paroi latérale des régions de source 31p
et 31n et des régions de canal 33n et 33p que les cou-
ches de silicium polycristallin 5n et 5p doivent avoir la région de type de conductivité n et la région de type
de conductivité p qui sont isolées entre elles. Par con-
séquent, comme dans ce qui précède, la région de type n
et la région de type p ne doivent pas être isolées lors-
que deux régions de drain sont en contact entre elles.
En d'autres termes, une région marginale pour l'aligne-
ment de masque lors de l'implantation des ions de type n ou d'impureté de type p peut être obtenue à l'endroit o
les deux régions de drain sont en contact entre elles.
Ainsi, le transistor SOI-MOS selon la présente
invention peut s'appliquer à un inverseur CMOS.
En outre, le transistor SOI-MOS selon la présen-
te invention peut être appliqué à un inverseur CMOS for-
mant une mémoire à accès aléatoire statique (SRAM). Sur la figure 18, le transistor SOI-MOS selon la présente invention est utilisé pour deux transistors MOS de canal
n entourés d'une entrée dans une cellule de mémoire.
Comme dans ce qui précède, selon la présente in-
vention, on peut obtenir un transistor SOI-MOS dans le-
quel les courants de fluide de paroi latérale dus à un transistor MOS parasite peuvent être réduits. En outre,
étant donné que l'on peut stabiliser une barrière de po-
tentiel à proximité de la portion d'extrémité de la ré-
gion de source et un potentiel de la région de substrat,
on peut obtenir un dispositif à semi-conducteur compre-
nant un transistor SOI-MOS dans lequel on peut éviter la réduction d'une tension de rupture entre la source et le
drain. Par conséquent, les caractéristiques électroni-
ques du transistor SOI-MOS deviennent extrêmement sta-
bles. Bien que l'on ait décrit et illustré la présente
- 24 -
invention en détail, il demeure bien entendu que ceci n'a été fait qu'à titre d'illustration et d'exemple et ne doit pas être interprété à titre limitatif, l'esprit et la portée de la présente invention n'étant limités
que par les termes des revendications ci-annexées.
- 25 -

Claims (13)

REVENDICATIONS
1. Dispositif à semi-conducteur comprenant un transistor à effet de champ comportant des régions de
source, de drain et de canal dans une couche à semi-con-
ducteur formée sur un substrat isolant, comprenant: un substrat isolant (1) ayant une surface principale, une couche à semi-conducteur en forme d'îlot (3) d'un premier type de conductivité formé sur la surface principale du substrat isolant, ayant une surface principale et une paroi latérale et étant isolé de l'environnement, des régions de source (31) et de drain (32) d'un second type de conductivité espacées entre elles dans la couche à semi-conducteur en forme d'îlot (3) de façon à définir une région de canal (33) ayant une partie de la surface principale de la couche à semi-conducteur en forme d'ilot sous forme de surface de canal, une électrode de grille (7) formée sur la surface de canal par une pellicule isolante, une pellicule isolante (6) de paroi latérale formée sur une paroi latérale d'une autre région que la région de source dans la couche à semi-conducteur en forme d'îlot,
une couche (5) de paroi latérale à semi-
conducteur du premier type de conductivité formée sur une paroi latérale de la couche à semi-conducteur en forme d'îlot correspondant à la région de source (31) et la pellicule isolante de paroi latérale, les potentiels de la région de source (31.) et de la couche (5) de paroi latérale à semi- conducteur
étant maintenus identiques.
2. Dispositif à semi-conducteur selon la reven-
dication 1, comprenant de plus une couche (10) d'inter-
connexion destinée à relier à la région de source (31)
- 26 -
la couche de paroi latérale à semi-conducteur par une
région de contacts communs.
3. Dispositif à semi-conducteur selon la reven-
dication 1, dans lequel le substrat isolant (1) comprend une couche de silicium (1) et une couche d'oxyde de
silicium (2) formée sur la couche de silicium.
4. Dispositif à semi-conducteur selon la reven-
dication 1, dans lequel la couche (3) à semi-conducteur en forme d'ilot présente sa périphérie revétue d'une
couche isolante (4) formée sur le substrat isolant.
5. Dispositif à semi-conducteur selon la reven-
dication 1, comprenatn une pellicule isolante (9) formée au moins sur une paroi latérale du côté de la région de source (31) de l'électrode de grille (7), la pellicule
isolante de paroi latérale présentant une portion d'ex-
trémité s'étendant sur le côté de la région de source de
façon à la relier avec la pellicule isolante (9).
6. Dispositif à semi-conducteur comprenant un transistor à effet de champ comportant des régions de source (31p,31n), de drain (32p,32n) et de canal (33p,33n) dans une couche à semi-conducteur formée sur un substrat isolant (1), comprenant: un substrat isolant (1,2) ayant une surface principale, une première couche à semi-conducteur (3p) en forme d'îlot du premier type de conductivité et une seconde couche à semi-conducteur (3n) en forme d'îlot formées sur la surface principale du substrat isolant
(1,2), ayant une surface principale et une paroi latéra-
le et étant isolées de l'environnement, des premières régions de source et de drain du second type de conductivité (31n,32n) espacées entre elles dans la première couche à semi-conducteur (3p) en forme d'îlot de façon à définir une première région de
- 27 -
canal (33p) ayant une partie de la surface principale de la couche (3p) & semi-conducteur en forme d'îlot en tant que surface de canal, une première électrode de grille (7n) formée sur la première surface de canal par une pellicule isolante (6), des secondes régions de source (31p) et de drain (32p) du premier type de conductivité espacées entre elles dans la seconde couche à semi-conducteur (3n) en forme d'ilot de façon à définir une seconde région de canal (33n) ayant une partie de la surface principale de la seconde couche à semi-conducteur (3n) en forme d.'îlot en tant que seconde surface de canal, une seconde électrode de grille (7p) formée sur les secondes surfaces de canal par une pellicule isolante (6), la première couche à semi-conducteur (3p) en forme d'îlot et la seconde couche à semi-conducteur en forme d'îlot (3n) étant disposées de façon que les première (32n) et seconde (32p) régions.de drain soient en contact entre elles, une pellicule isoiante (9) de paroi latérale formée sur une paroi latérale des régions autres que la première région de source (32n) et la seconde région de source (32p) dans la première couche à semi-conducteur (3p) en forme d'îlot et dans la seconde couche à semi- conducteur (3n) en forme d'îlot, une première couche (5p) de paroi latérale à semi-conducteur du premier type de conductivité formée
sur une paroi latérale de la première couche à semi-
conducteur (3p) en forme d'îlot correspondant à la première région de source (31n) et la pellicule isolante de paroi latérale, une seconde couche (5n) de paroi latérale à semi-conducteur du second type de conductivité formée
sur une paroi latérale de la seconde couche à semi-
conducteur (3n) en forme- d'ilot correspondant à la
- 28 -
seconde région de source et la pellicule isolante de paroi latérale,
les potentiels de la première région de sour-
ce (31n) et de la première couche de paroi latérale à semi-conducteur (5p) étant maintenus à un premier potentiel, et les potentiels de la seconde région (31p) de source et de la seconde couche de paroi latérale à
semi-conducteur (5n) étant maintenus à un second poten-
tiel.
7. Dispositif à semi-conducteur selon la reven-
dication 6, comprenant de plus une couche d'interliaison (10) destinée à relier la première région de drain (32n)
à la seconde région de drain (32p) par un contact com-
mun.
8. Dispositif à semi-conducteur selon la reven-
dication 6, comprenant de plus une première couche d'in-
terliaison (10) destinée à relier la première région de source (31n) à la première couche (5p) de paroi latérale à semi-conducteur par une région de contact commun, et une seconde couche d'interliaison (10) destinée à relier la seconde région de source (31p) à la seconde couche (5n) de paroi latérale à semi-conducteur par une autre
région de contact commun.
9. Dispositif à semi-conducteur selon la reven-
dication 6, dans lequel le substrat isolant comprend une couche d'oxyde de silicium (2) formée sur un substrat de
silicium (1).
10. Dispositif à semi-conducteur selon la reven-
dication 6, dans lequel les première (3p) et seconde (3n) couches à semiconducteur en forme d'ilot ont leur périphérie isolée par une couche isolante (4) formée sur
le substrat isolant.
11. Procédé de fabrication d'un dispositif à semi-conducteur comprenant un transistor à effet de champ comportant des régions de source (31) de drain (32) et de canal (33) dans une couche à semi-conducteur
- 29 -
formée sur un substrat isolant, comprenant les étapes consistant à: former une couche à semi-conducteur (3) en forme d'ilot d'un premier type de conductivité formé sur une surface principale du substrat isolant (1,2) , ayant une surface principale et formant une paroi latérale et isolée de l'environnement, former une pellicule isolante de grille (21) sur la surface principale de la couche à semi-conducteur (3) en forme d'ilot et une pellicule isolante (4) de paroi latérale sur la paroi latérale de la couche à semi-conducteur (3) en forme d'îlot, former une couche de paroi latérale (5) à semi-conducteur du premier type de conductivité sur la pellicule isolante (4) de paroi latérale, former une électrode de grille (7) sur la pellicule isolante de grille (21a,22) intercalée entre une paire de régions dans la couche à semi-conducteur (3) en forme d'ilot, enlever sélectivement la pellicule isolante (4) de paroi latérale entre une paroi latérale de la couche à semi-conducteur (3) en forme d'ilot correspondant à l'une des paires de régions et de la couche (5) de paroi latérale à semi-conducteur, former une couche à semi-conducteur (25) en remplissant et en reliant la paroi latérale de la couche à semiconducteur (3) en forme d'ilot correspondant à
l'une de la paire de régions à la couche de paroi laté-
rale à semi-conducteur, former une région de source dans cette région
et une région de drain dans l'autre région en dopant sé-
lectivement les impuretés d'un second type de conducti-
vité dans la couche à semi-conducteur en forme d'ilot -
(3) en utilisant l'électrode de grille (7) comme masque.
12. Procédé de fabrication d'un dispositif à se-
mi-conducteur selon la revendication 11, dans lequel
- 30 -
l'étape consistant à former la couche à semi-conducteur en forme d'ilot (3) comprend la formation d'une couche isolante (2) constituée d'une pellicule d'oxyde de silicium enrobée à une profondeur prédéterminée de la surface principale d'un substrat (1) de silicium du premier type de conductivité et former une couche (30) de silicium sur la couche isolante (2) par un procédé thermique après l'implantation d'ion d'oxygène dans la surface principale du substrat de silicium (1) du
premier type de conductivité.
13. Procédé de fabrication d'un dispositif à semi-conducteur selon la revendication 11, dans lequel l'étape consistant à former la couche (5) de paroi
latérale à semi-conducteur du premier type de conducti-
vité comprend la formation d'une couche (51) à semi-conducteur du premier type de conductivité sur toute la surface du substrat isolant et la couche à semi-conducteur (3) en forme d'ilot et à enlever sélectivement la couche à semi-conducteur par gravure
anisotrope.
FR909008962A 1989-07-13 1990-07-13 Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication Expired - Fee Related FR2649831B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP18095289 1989-07-13
JP13300190A JPH03129777A (ja) 1989-07-13 1990-05-23 電界効果型トランジスタを備えた半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
FR2649831A1 true FR2649831A1 (fr) 1991-01-18
FR2649831B1 FR2649831B1 (fr) 1992-02-07

Family

ID=26467446

Family Applications (1)

Application Number Title Priority Date Filing Date
FR909008962A Expired - Fee Related FR2649831B1 (fr) 1989-07-13 1990-07-13 Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication

Country Status (2)

Country Link
US (1) US5060035A (fr)
FR (1) FR2649831B1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905789A1 (fr) * 1996-06-14 1999-03-31 Mitsubishi Denki Kabushiki Kaisha Composant a semi-conducteurs ayant une structure silicium sur isolant et procede de fabrication de ce composant
CN103389443A (zh) * 2012-05-07 2013-11-13 无锡华润上华科技有限公司 绝缘体上硅mos器件动态击穿电压的测试方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449953A (en) * 1990-09-14 1995-09-12 Westinghouse Electric Corporation Monolithic microwave integrated circuit on high resistivity silicon
JP2635831B2 (ja) * 1991-01-28 1997-07-30 株式会社東芝 半導体装置
US5434441A (en) * 1992-01-31 1995-07-18 Canon Kabushiki Kaisha Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness
JP3191061B2 (ja) * 1992-01-31 2001-07-23 キヤノン株式会社 半導体装置及び液晶表示装置
US5331116A (en) * 1992-04-30 1994-07-19 Sgs-Thomson Microelectronics, Inc. Structure and method for forming contact structures in integrated circuits
US5445107A (en) * 1993-11-22 1995-08-29 Motorola, Inc. Semiconductor device and method of formation
US5448513A (en) * 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
US6232649B1 (en) 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
FR2728390A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de formation d'un transistor a film mince
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
JP2748885B2 (ja) * 1995-03-06 1998-05-13 日本電気株式会社 半導体集積回路装置
US5904535A (en) * 1995-06-02 1999-05-18 Hyundai Electronics America Method of fabricating a bipolar integrated structure
US6191484B1 (en) 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US6244247B1 (en) 1996-05-16 2001-06-12 Ngk Spark Plug Co., Ltd. Ignition device for internal combustion engines
US6355955B1 (en) 1998-05-14 2002-03-12 Advanced Micro Devices, Inc. Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6140171A (en) * 1999-01-20 2000-10-31 International Business Machines Corporation FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication
US8187174B2 (en) * 2007-01-22 2012-05-29 Capso Vision, Inc. Detection of when a capsule camera enters into or goes out of a human body and associated operations
US7500392B1 (en) 2007-10-11 2009-03-10 Memsys, Inc. Solid state microanemometer device and method of fabrication
KR101802436B1 (ko) * 2011-12-07 2017-11-29 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054895A (en) * 1976-12-27 1977-10-18 Rca Corporation Silicon-on-sapphire mesa transistor having doped edges
JPS59181670A (ja) * 1983-03-31 1984-10-16 Toshiba Corp Ｍｏｓ型半導体装置
JPS60180053A (ja) * 1984-02-27 1985-09-13 Hitachi Medical Corp 電離箱形放射線検出器
GB2211022A (en) * 1987-10-09 1989-06-21 Marconi Electronic Devices Silicon-on-insulator field effect transistor with improved turn-on

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPS62298162A (ja) * 1986-06-18 1987-12-25 Nec Corp Ｓｏｉ　ｍｉｓトランジスタ
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
SE461490B (sv) * 1987-08-24 1990-02-19 Asea Ab Mos-transistor utbildad paa ett isolerande underlag

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054895A (en) * 1976-12-27 1977-10-18 Rca Corporation Silicon-on-sapphire mesa transistor having doped edges
JPS59181670A (ja) * 1983-03-31 1984-10-16 Toshiba Corp Ｍｏｓ型半導体装置
JPS60180053A (ja) * 1984-02-27 1985-09-13 Hitachi Medical Corp 電離箱形放射線検出器
GB2211022A (en) * 1987-10-09 1989-06-21 Marconi Electronic Devices Silicon-on-insulator field effect transistor with improved turn-on

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ELECTRONICS LETTERS. vol. 23, no. 21, 08 octobre 1987, ENAGE GB pages 1162 - 1164; J. P. COLINGE et al: "CMOS CIRCUITS MADE IN THIN SIMOX FILMS" *
PATENT ABSTRACTS OF JAPAN vol. 10, no. 27 (E-378)(2084) 04 février 1986, & JP-A-60 180053 (SUWA SEIKOSHA K.K.) 21 septembre 1985, *
PATENT ABSTRACTS OF JAPAN vol. 9, no. 39 (E-297)(1762) 19 février 1985, & JP-A-59 181670 (TOSHIBA K.K.) 16 octobre 1984, *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905789A1 (fr) * 1996-06-14 1999-03-31 Mitsubishi Denki Kabushiki Kaisha Composant a semi-conducteurs ayant une structure silicium sur isolant et procede de fabrication de ce composant
EP0905789A4 (fr) * 1996-06-14 1999-08-25 Mitsubishi Electric Corp Composant a semi-conducteurs ayant une structure silicium sur isolant et procede de fabrication de ce composant
US6225663B1 (en) 1996-06-14 2001-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having SOI structure and method of fabricating the same
US6509211B2 (en) 1996-06-14 2003-01-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having SOI structure and method of fabricating the same
CN103389443A (zh) * 2012-05-07 2013-11-13 无锡华润上华科技有限公司 绝缘体上硅mos器件动态击穿电压的测试方法
CN103389443B (zh) * 2012-05-07 2015-12-09 无锡华润上华科技有限公司 绝缘体上硅mos器件动态击穿电压的测试方法

Also Published As

Publication number Publication date
US5060035A (en) 1991-10-22
FR2649831B1 (fr) 1992-02-07

Similar Documents

Publication Publication Date Title
FR2649831A1 (fr) Dispositif soi-mos presentant une structure de paroi laterale conductrice et procede pour sa fabrication
EP2009682B1 (fr) Transistor à effet de champ de type finfet isolé du substrat
FR2796757A1 (fr) Procede de fabrication de substrat soi et dispositif a semiconducteur
EP0007005B1 (fr) Procédé de fabrication de transistors à effet de champ du type métal-oxyde-semiconducteur à grille et trous de contact auto-alignés
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
EP1722421A2 (fr) Photodiode intégrée de type à substrat flottant
EP0581625B1 (fr) Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant
FR2744566A1 (fr) Dispositif a semiconducteurs comprenant deux dispositifs elementaires, et procede de fabrication
FR2689683A1 (fr) Dispositif semiconducteur à transistors complémentaires.
EP0577498B1 (fr) Transistor JFET vertical à mode de fonctionnement bipolaire optimisé et procédé de fabrication correspondant
FR3049111A1 (fr) Procede de realisation de transistors mos et bipolaires
FR2496342A1 (fr) Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR2802339A1 (fr) Transistor mos durcis
FR2944641A1 (fr) Point memoire ram a un transistor.
EP1006573A1 (fr) Procédé de fabrication de circuits intégrés BICMOS sur un substrat CMOS classique
EP1517377A1 (fr) Transistor bipolaire
FR2577338A1 (fr) Procede de fabrication d&#39;une memoire dynamique en circuit integre et memoire obtenue par ce procede
EP0607075B1 (fr) Composant électronique semi-conducteur à résistance dynamique négative, méthodes d&#39;utilisation et procédé de fabrication correspondants
EP3826061B1 (fr) Dispositif électronique hybride et procédé de fabrication d&#39;un tel dispositif
FR3073977A1 (fr) Transistors de circuit 3d a grille retournee
FR3069702A1 (fr) Procede de fabrication simultanee de transistors soi et de transistors sur substrat massif
EP1291922A1 (fr) Structure de contact sur une région profonde formée dans un substrat semiconducteur
EP0432057B1 (fr) Circuit intégré comprenant des mémoires et son procédé de fabrication
FR2667726A1 (fr) Dispositif a semi-conducteur ayant une couche d&#39;arret de canal dopee double et procede de fabrication.

Legal Events

Date Code Title Description
D6 Patent endorsed licences of rights
ST Notification of lapse

Effective date: 20080331