JP3191061B2 - 半導体装置及び液晶表示装置 - Google Patents
半導体装置及び液晶表示装置Info
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Description
【０００１】
【産業上の利用分野】本発明はＰＭＯＳ（Ｐチャネル型
ＭＯＳ；Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）ト
ランジスタとＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジ
スタとを有する半導体装置、及び該半導体装置を周辺駆
動回路に使用し、さらに画素電極のスイッチング素子と
してＰＭＯＳトランジスタを使用した液晶表示装置に関
する。
ＭＯＳ；Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）ト
ランジスタとＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジ
スタとを有する半導体装置、及び該半導体装置を周辺駆
動回路に使用し、さらに画素電極のスイッチング素子と
してＰＭＯＳトランジスタを使用した液晶表示装置に関
する。
【０００２】
【従来の技術】近年、半導体技術の進歩は著しいものが
有り、より小型化、高速化、そしてより消費電力の小さ
い半導体素子及び装置が求められている。その中で、Ｐ
チャネル型とＮチャネル型のエンハンスメント型ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）をそれぞ
れ負荷及びインバータ素子に用いたＣＭＯＳ（相補型Ｍ
ＯＳ）インバータは製造工程がやや繁雑ではあるもの
の、消費電力が極めて小さいことからさらなる開発が進
められている。
有り、より小型化、高速化、そしてより消費電力の小さ
い半導体素子及び装置が求められている。その中で、Ｐ
チャネル型とＮチャネル型のエンハンスメント型ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）をそれぞ
れ負荷及びインバータ素子に用いたＣＭＯＳ（相補型Ｍ
ＯＳ）インバータは製造工程がやや繁雑ではあるもの
の、消費電力が極めて小さいことからさらなる開発が進
められている。
【０００３】図１（ａ）にＣＭＯＳインバータの一例の
断面図を示す。図中、１６がＮＭＯＳトランジスタ、１
７がＰＭＯＳトランジスタであり、下地絶縁層２により
絶縁された基板１上に形成され、ＳｉＯ2 ３により互い
に分離されている。ＮＭＯＳトランジスタ１６はＮ+ 型
ソース４、Ｎ+ 型ドレイン５、Ｐ型チャネル領域１０、
Ｎ型電界緩和領域１２、１２’、ゲート絶縁膜８、ゲー
ト電極９、ソース電極１４、ドレイン電極１５などによ
り構成される。ゲート電極は通常多結晶Ｓｉ、ソース及
びドレイン電極はＡｌで形成されている。
断面図を示す。図中、１６がＮＭＯＳトランジスタ、１
７がＰＭＯＳトランジスタであり、下地絶縁層２により
絶縁された基板１上に形成され、ＳｉＯ2 ３により互い
に分離されている。ＮＭＯＳトランジスタ１６はＮ+ 型
ソース４、Ｎ+ 型ドレイン５、Ｐ型チャネル領域１０、
Ｎ型電界緩和領域１２、１２’、ゲート絶縁膜８、ゲー
ト電極９、ソース電極１４、ドレイン電極１５などによ
り構成される。ゲート電極は通常多結晶Ｓｉ、ソース及
びドレイン電極はＡｌで形成されている。
【０００４】一方ＰＭＯＳトランジスタは、Ｐ+ 型ドレ
イン６、Ｐ+ 型ソース７、Ｎ型チャネル領域１１、Ｐ型
電界緩和領域１３、１３’、ゲート絶縁膜８’、ゲート
電極９’、ソース電極１４’、ドレイン電極１５’など
により構成される。
イン６、Ｐ+ 型ソース７、Ｎ型チャネル領域１１、Ｐ型
電界緩和領域１３、１３’、ゲート絶縁膜８’、ゲート
電極９’、ソース電極１４’、ドレイン電極１５’など
により構成される。
【０００５】図１（ｂ）は上記ＣＭＯＳインバータの等
価回路図である。本図に示すように、ＮＭＯＳトランジ
スタ１６のドレイン電極１５とＰＭＯＳトランジスタ１
７のドレイン電極１５’が共通の出力電極に接続され、
その出力電圧はＶout で示される。また、ＮＭＯＳトラ
ンジスタ１６のソース電極１４は低圧側電源に、ＰＭＯ
Ｓトランジスタ１７のソース電極１４’は高圧側電源に
接続され、それぞれの電圧はＶSS及びＶDDで示される。
さらに、基板１がＮＭＯＳトランジスタ１６及びＰＭＯ
Ｓトランジスタ１７に対する寄生ＭＯＳトランジスタの
ゲート電極を形成している。即ち、下地絶縁層２をゲー
ト絶縁層、１１をチャネル領域、６及び７をドレイン及
びソースとする寄生ＰＭＯＳトランジスタを形成すると
同時に２をゲート絶縁層、１０をチャネル領域、４及び
５をソース及びドレインとする寄生ＮＭＯＳトランジス
タを形成しており、図１（ｂ）のＶbackはこの寄生ＣＭ
ＯＳトランジスタの入力電圧を示している。
価回路図である。本図に示すように、ＮＭＯＳトランジ
スタ１６のドレイン電極１５とＰＭＯＳトランジスタ１
７のドレイン電極１５’が共通の出力電極に接続され、
その出力電圧はＶout で示される。また、ＮＭＯＳトラ
ンジスタ１６のソース電極１４は低圧側電源に、ＰＭＯ
Ｓトランジスタ１７のソース電極１４’は高圧側電源に
接続され、それぞれの電圧はＶSS及びＶDDで示される。
さらに、基板１がＮＭＯＳトランジスタ１６及びＰＭＯ
Ｓトランジスタ１７に対する寄生ＭＯＳトランジスタの
ゲート電極を形成している。即ち、下地絶縁層２をゲー
ト絶縁層、１１をチャネル領域、６及び７をドレイン及
びソースとする寄生ＰＭＯＳトランジスタを形成すると
同時に２をゲート絶縁層、１０をチャネル領域、４及び
５をソース及びドレインとする寄生ＮＭＯＳトランジス
タを形成しており、図１（ｂ）のＶbackはこの寄生ＣＭ
ＯＳトランジスタの入力電圧を示している。
【０００６】
【発明が解決しようとする課題】図９に従来のＣＭＯＳ
インバータの入出力特性を示した。従来のＣＭＯＳイン
バータの場合、寄生ＭＯＳトランジスタのしきい値電圧
の絶対値を大きくすることが困難であり、ＮＭＯＳ、Ｐ
ＭＯＳの寄生トランジスタのしきい値をそれぞれ
Ｖthbn，Ｖthbpとすると、Ｖthbn−Ｖthbp（ＰＭＯＳト
ランジスタのしきい値は通常負である）＞ＶDD−ＶSS、
即ちＶSS＜ＶSS＋Ｖthbn＜ＶDD＋Ｖthbp＜ＶDDとなり、
Ｖbackをいかなる値に設定しても、寄生ＮＭＯＳ又は寄
生ＰＭＯＳトランジスタが動作してしまう。図９に示し
た様に、Ｖback＝０Ｖ付近では、寄生ＰＭＯＳトランジ
スタが動作しているためにＶinがＶDDに近づいてもＰＭ
ＯＳトランジスタのリーク電流により、出力が完全にＶ
SSまで落ちない。一方Ｖback＝３Ｖ付近では、寄生ＮＭ
ＯＳトランジスタが動作しているためにＶinがＶSSに近
づいてもＮＭＯＳトランジスタのリーク電流により、出
力が完全にＶDDにまで上がらない。
インバータの入出力特性を示した。従来のＣＭＯＳイン
バータの場合、寄生ＭＯＳトランジスタのしきい値電圧
の絶対値を大きくすることが困難であり、ＮＭＯＳ、Ｐ
ＭＯＳの寄生トランジスタのしきい値をそれぞれ
Ｖthbn，Ｖthbpとすると、Ｖthbn−Ｖthbp（ＰＭＯＳト
ランジスタのしきい値は通常負である）＞ＶDD−ＶSS、
即ちＶSS＜ＶSS＋Ｖthbn＜ＶDD＋Ｖthbp＜ＶDDとなり、
Ｖbackをいかなる値に設定しても、寄生ＮＭＯＳ又は寄
生ＰＭＯＳトランジスタが動作してしまう。図９に示し
た様に、Ｖback＝０Ｖ付近では、寄生ＰＭＯＳトランジ
スタが動作しているためにＶinがＶDDに近づいてもＰＭ
ＯＳトランジスタのリーク電流により、出力が完全にＶ
SSまで落ちない。一方Ｖback＝３Ｖ付近では、寄生ＮＭ
ＯＳトランジスタが動作しているためにＶinがＶSSに近
づいてもＮＭＯＳトランジスタのリーク電流により、出
力が完全にＶDDにまで上がらない。
【０００７】このように従来のＣＭＯＳインバータでは
寄生ＭＯＳトランジスタの動作によりリーク電流が流
れ、その理想的な入出力特性を得ることができなかっ
た。
寄生ＭＯＳトランジスタの動作によりリーク電流が流
れ、その理想的な入出力特性を得ることができなかっ
た。
【０００８】半導体装置の作製にあたっては、キャリア
の移動度の高い単結晶Ｓｉが高速駆動の観点から望まし
いが、従来、単結晶Ｓｉを絶縁層上に設けるためにはＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｉｇｅｎ）法が取られていたが、この方法
では下地絶縁層を最大で５０００Åにするのが限度であ
り、後述する膜厚と上記しきい値との関係からしきい値
の絶対値を上げるためには下地絶縁層の膜厚をあげるこ
とが必要であるものの、上記製造上の問題により膜厚を
５０００Å以上にすることができなかった。
の移動度の高い単結晶Ｓｉが高速駆動の観点から望まし
いが、従来、単結晶Ｓｉを絶縁層上に設けるためにはＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎ
ｔｅｄ Ｏｘｉｇｅｎ）法が取られていたが、この方法
では下地絶縁層を最大で５０００Åにするのが限度であ
り、後述する膜厚と上記しきい値との関係からしきい値
の絶対値を上げるためには下地絶縁層の膜厚をあげるこ
とが必要であるものの、上記製造上の問題により膜厚を
５０００Å以上にすることができなかった。
【０００９】
【課題を解決するための手段及び作用】本発明者等は製
造方法を変えることにより、従来にない厚い下地絶縁層
上にも単結晶Ｓｉ薄膜を形成しうることを知見し、本発
明を達成した。
造方法を変えることにより、従来にない厚い下地絶縁層
上にも単結晶Ｓｉ薄膜を形成しうることを知見し、本発
明を達成した。
【００１０】 即ち本発明は、少なくとも単結晶Ｓｉ領
域を有して絶縁層上に形成された薄膜Ｓｉ層内の該単結
晶Ｓｉ領域に形成されたＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタを有する半導体装置であって、該ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタの下地絶縁
層厚ＴBOX、低圧側電源電圧ＶSS、高圧側電源電圧ＶDD
が、下記数式で示される関係 ＴBOX＞（ＶDD−ＶSS−Ｋ2）／Ｋ1 （但し、Ｋ1≡（Ｑ BN ＋Ｑ BP ）／ε BOX ，Ｋ2≡２φFN＋
２φFP−１．０３であり、εBOXは上記下地絶縁層の誘
電率、ＱBN及びＱBPは上記ＮＭＯＳ及びＰＭＯＳの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記ＮＭＯＳ及びＰＭＯＳのチャネルの擬フェルミポテン
シャルである）を有していることを特徴とする半導体装
置及び該半導体装置を周辺駆動回路に用いた液晶表示装
置を提供するものである。
域を有して絶縁層上に形成された薄膜Ｓｉ層内の該単結
晶Ｓｉ領域に形成されたＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタを有する半導体装置であって、該ＮＭ
ＯＳトランジスタ及びＰＭＯＳトランジスタの下地絶縁
層厚ＴBOX、低圧側電源電圧ＶSS、高圧側電源電圧ＶDD
が、下記数式で示される関係 ＴBOX＞（ＶDD−ＶSS−Ｋ2）／Ｋ1 （但し、Ｋ1≡（Ｑ BN ＋Ｑ BP ）／ε BOX ，Ｋ2≡２φFN＋
２φFP−１．０３であり、εBOXは上記下地絶縁層の誘
電率、ＱBN及びＱBPは上記ＮＭＯＳ及びＰＭＯＳの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記ＮＭＯＳ及びＰＭＯＳのチャネルの擬フェルミポテン
シャルである）を有していることを特徴とする半導体装
置及び該半導体装置を周辺駆動回路に用いた液晶表示装
置を提供するものである。
【００１１】以下、本発明について詳細に説明する。
【００１２】前記したように、ＣＭＯＳインバータの動
作原理において、寄生ＮＭＯＳ及び寄生ＰＭＯＳトラン
ジスタが動作しないようなＶbackが存在するための必要
条件は、ＶSS＋Ｖthbn＞ＶDD＋Ｖthbpである。
作原理において、寄生ＮＭＯＳ及び寄生ＰＭＯＳトラン
ジスタが動作しないようなＶbackが存在するための必要
条件は、ＶSS＋Ｖthbn＞ＶDD＋Ｖthbpである。
【００１３】一方、Ｖthbn、Ｖthbpは以下のように表す
ことができる。
ことができる。
【００１４】 Ｖthbn＝＋（ＱBN／ＣBOX ）＋２φFN＋ＶFB ＶFB＝−ｑＱSS／ＣBOX −０．８８ Ｖthbp＝−（ＱBP／ＣBOX ）−２φFP＋ＶFB Ｖthbp＝−ｑＱSS／ＣBOX ＋０．１５ ＣBOX ：下地絶縁層の単位面積当たりの容量（Ｆ／ｃｍ
2 ） ｑ：電気素量 ε：Ｓｉの誘電率 Ｎc ：チャネルの不純物濃度 φFN、φFP：ＮＭＯＳ及びＰＭＯＳトランジスタのチャ
ネルの擬フェルミポテンシャル φF ＝（ｋＴ／ｑ）ｌｎ（Ｎc ／ｎi ） ｋ：ボルツマン定数 Ｔ：絶対温度 ｎi ：Ｓｉの真性キャリア濃度 ＶFB：フラットバンド電圧 よって、 Ｖthbn−Ｖthbp＝（ＱBN＋ＱBP／ＣBOX ）＋２φFN＋２φFP−１．０３ 上記ＱBN、ＱBP、φFN、φFPは全てチャネル不純物濃度
Ｎcn、Ｎcpが決まると一義的に決まる。
2 ） ｑ：電気素量 ε：Ｓｉの誘電率 Ｎc ：チャネルの不純物濃度 φFN、φFP：ＮＭＯＳ及びＰＭＯＳトランジスタのチャ
ネルの擬フェルミポテンシャル φF ＝（ｋＴ／ｑ）ｌｎ（Ｎc ／ｎi ） ｋ：ボルツマン定数 Ｔ：絶対温度 ｎi ：Ｓｉの真性キャリア濃度 ＶFB：フラットバンド電圧 よって、 Ｖthbn−Ｖthbp＝（ＱBN＋ＱBP／ＣBOX ）＋２φFN＋２φFP−１．０３ 上記ＱBN、ＱBP、φFN、φFPは全てチャネル不純物濃度
Ｎcn、Ｎcpが決まると一義的に決まる。
【００１５】 ＣBOX＝εBOX／ＴBOX εBOX：下地絶縁層の誘電率 ＴBOX：下地絶縁層の厚さ であるから、上記式のうちＣBOXのみが下地絶縁層の厚
さで変化する。従って、 Ｖthbn−Ｖthbp＝Ｋ1ＴBOX＋Ｋ2 但し、Ｋ1≡（Ｑ BN ＋Ｑ BP ）／ε BOX Ｋ2≡２φFN＋２φFP−１．０３ ∴ＶDD−ＶSS＜Ｖthbn−Ｖthbp＝Ｋ1ＴBOX＋Ｋ2 ∴ＴBOX＞（ＶDD−ＶSS−Ｋ2）／Ｋ1 上記数式を満足する厚さを有していれば、しきい値の絶
対値が大きく、従ってリーク電流を防止することができ
る。
さで変化する。従って、 Ｖthbn−Ｖthbp＝Ｋ1ＴBOX＋Ｋ2 但し、Ｋ1≡（Ｑ BN ＋Ｑ BP ）／ε BOX Ｋ2≡２φFN＋２φFP−１．０３ ∴ＶDD−ＶSS＜Ｖthbn−Ｖthbp＝Ｋ1ＴBOX＋Ｋ2 ∴ＴBOX＞（ＶDD−ＶSS−Ｋ2）／Ｋ1 上記数式を満足する厚さを有していれば、しきい値の絶
対値が大きく、従ってリーク電流を防止することができ
る。
【００１６】本発明において、上記数式で導き出される
厚さを有していれば、下地絶縁層の製造方法は特に限定
されないが、前記した通り、従来のＳＩＭＯＸ基板では
絶縁層の厚みを増すことができない。本発明において
は、例えば、条件を変えたＳＩＭＯＸ、また多孔質Ｓｉ
基体上にエピタキシャル成長、或いは多結晶又はアモル
ファスＳｉ薄膜をレーザーアニール処理することによ
り、厚い絶縁層上に単結晶Ｓｉ領域を作ることができ
る。
厚さを有していれば、下地絶縁層の製造方法は特に限定
されないが、前記した通り、従来のＳＩＭＯＸ基板では
絶縁層の厚みを増すことができない。本発明において
は、例えば、条件を変えたＳＩＭＯＸ、また多孔質Ｓｉ
基体上にエピタキシャル成長、或いは多結晶又はアモル
ファスＳｉ薄膜をレーザーアニール処理することによ
り、厚い絶縁層上に単結晶Ｓｉ領域を作ることができ
る。
【００１７】
【実施例】以下本発明を実施例により具体的に説明す
る。
る。
【００１８】実施例１ 多孔質Ｓｉ基体を用いて単結晶Ｓｉ薄膜を形成した。こ
の単結晶Ｓｉ薄膜の製造方法について説明する。
の単結晶Ｓｉ薄膜の製造方法について説明する。
【００１９】この多孔質Ｓｉ基体には、透過型電子顕微
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
鏡による観察によれば、平均約６００Å程度の径の孔が
形成されており、その密度は単結晶Ｓｉに比べると、半
分以下になるにもかかわらず、その単結晶性は維持され
ており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシャ
ル成長させることも可能である。ただし、１０００℃以
上では、内部の孔の再配列が起こり、増速エッチングの
特性が損なわれる。このため、Ｓｉ層のエピタキシャル
成長には、分子線エピタキシャル成長法、プラズマＣＶ
Ｄ法、熱ＣＶＤ法、光ＣＶＤ法、バイアス・スパッタ
法、液晶成長法等の低温成長が好適とされる。
【００２０】ここでＰ型Ｓｉを多孔質化した後に単結晶
層をエピタキシャル成長させる方法について説明する。
層をエピタキシャル成長させる方法について説明する。
【００２１】先ず、Ｓｉ単結晶基体を用意し、それをＨ
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
Ｆ溶液を用いた陽極化成法によって、多孔質化する。単
結晶Ｓｉの密度は２．３３ｇ／ｃｍ3 であるが、多孔質
Ｓｉ基体の密度はＨＦ溶液濃度を２０〜５０重量％に変
化させることで、０．６〜１．１ｇ／ｃｍ3 に変化させ
ることができる。この多孔質層は下記の理由により、Ｐ
型Ｓｉ基体に形成され易い。
【００２２】多孔質Ｓｉは半導体の電解研磨の研究過程
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
において発見されたものであり、陽極化成におけるＳｉ
の溶解反応において、ＨＦ溶液中のＳｉの陽極反応には
正孔が必要であり、その反応は、次のように示される。
【００２３】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ →ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ→ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ →ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ→Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
ている。また、ｎ及びλはそれぞれＳｉ１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質Ｓｉが形成されるとし
ている。
【００２４】以上のことから、正孔の存在するＰ型Ｓｉ
は、多孔質化され易いと言える。
は、多孔質化され易いと言える。
【００２５】一方、高濃度Ｎ型Ｓｉも多孔質化されうる
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
ことが報告されているおり、従って、Ｐ型、Ｎ型の別に
こだわらずに多孔質化を行うことができる。
【００２６】また、多孔質層はその内部に大量の空隙が
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
形成されているために、密度が半分以下に減少する。そ
の結果、体積に比べて表面積が飛躍的に増大するため、
その化学エッチング速度は、通常の単結晶層のエッチン
グ速度に比べて著しく増速される。
【００２７】単結晶Ｓｉを陽極化成によって多孔質化す
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
る条件を以下に示す。尚、陽極化成によって形成する多
孔質Ｓｉの出発材料は、単結晶Ｓｉに限定されるもので
はなく、他の結晶構造のＳｉでも可能である。
【００２８】印加電圧： ２．６（Ｖ） 電流密度： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
１：１ 時間： ２．４（時間） 多孔質Ｓｉの厚み： ３００（μｍ） Ｐｏｒｏｓｉｔｙ： ５６（％） このようにして形成した多孔質化Ｓｉ基体の上にＳｉを
エピタキシャル成長させて単結晶Ｓｉ薄膜を形成する。
単結晶Ｓｉ薄膜の厚さは好ましくは５０μｍ以下、さら
に好ましくは２０μｍ以下である。
【００２９】次に上記単結晶Ｓｉ薄膜表面を酸化した
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
後、最終的に基板を構成することになる基体を用意し、
単結晶Ｓｉ表面の酸化膜と上記基体を貼り合わせる。或
いは新たに用意した単結晶Ｓｉ基体の表面を酸化した
後、上記多孔質Ｓｉ基体上の単結晶Ｓｉ層と貼り合わせ
る。この酸化膜を基体と単結晶Ｓｉ層の間に設ける理由
は、例えば基体としてガラスを用いた場合、Ｓｉ活性層
の下地界面により発生する界面準位は上記ガラス界面に
比べて、酸化膜界面の方が準位を低くできるため、電子
デバイスの特性を、著しく向上させることができるため
である。さらに、後述する選択エッチングにより多孔質
Ｓｉ気体をエッチング除去した単結晶Ｓｉ薄膜のみを新
しい基体に貼り合わせても良い。貼り合わせはそれぞれ
の表面を洗浄後に室温で接触させるだけでファン デル
ワールス力で簡単には剥すことができない程充分に密
着しているが、これをさらに２００〜９００℃、好まし
くは６００〜９００℃の温度で窒素雰囲気下熱処理し完
全に貼り合わせる。
【００３０】さらに、上記の貼り合わせた２枚の基体全
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
体にＳｉ3 Ｎ4 層をエッチング防止膜として堆積し、多
孔質Ｓｉ基体の表面上のＳｉ3 Ｎ4 層のみを除去する。
このＳｉ3 Ｎ4 層の代わりにアピエゾンワックスを用い
ても良い。この後、多孔質Ｓｉ基体を全部エッチング等
の手段で除去することにより薄膜単結晶Ｓｉ層を有する
半導体基板が得られる。
【００３１】この多孔質Ｓｉ基体のみを無電解湿式エッ
チングする選択エッチング法について説明する。
チングする選択エッチング法について説明する。
【００３２】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸、フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸、過酸化水素水
を加えた弗酸又はバッファード弗酸の混合液、アルコー
ルを加えた弗酸又はバッファード弗酸の混合液、過酸化
水素水とアルコールとを加えた弗酸又はバッファード弗
酸の混合液が好適に用いられる。これらの溶液に貼り合
わせた基板を湿潤させてエッチングを行う。エッチング
速度は弗酸、バッファード弗酸、過酸化水素水の溶液濃
度及び温度に依存する。過酸化水素水を添加することに
よって、Ｓｉの酸化を増速し、反応速度を無添加に比べ
て増速することが可能となり、さらに過酸化水素水の比
率を変えることにより、その反応速度を制御することが
できる。またアルコールを添加することにより、エッチ
ングによる反応生成気体の気泡を、瞬時にエッチング表
面から攪拌することなく除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。
【００３３】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００３４】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００３５】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、且つ上記
過酸化水素水の効果を奏する範囲で設定される。
【００３６】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、且つ上記ア
ルコールの効果を奏する範囲で設定される。
【００３７】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００３８】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００３９】このようにして得られた半導体基板は、通
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
常のＳｉウエハーと同等な単結晶Ｓｉ層が平坦にしかも
均一に薄層化されて基板全域に大面積に形成されてい
る。
【００４０】本実施例においては、単結晶Ｓｉ基板上に
厚さ１００００ÅのＳｉＯ2 膜を形成して単結晶Ｓｉ薄
膜に貼り合わせることにより下地絶縁層とし、図１に示
されるＣＭＯＳインバータを作成した。上記膜厚の設定
方法について以下に説明する。
厚さ１００００ÅのＳｉＯ2 膜を形成して単結晶Ｓｉ薄
膜に貼り合わせることにより下地絶縁層とし、図１に示
されるＣＭＯＳインバータを作成した。上記膜厚の設定
方法について以下に説明する。
【００４１】ＱSS（下地絶縁層の固定正電荷）（ｃ
ｍ-2）をパラメータとした寄生ＮＭＯＳトランジスタの
膜厚（ＴBOX ）−しきい値（Ｖthbn）特性を図３に示
す。但し、チャネル領域濃度は１×１０16ｃｍ-3とし
た。
ｍ-2）をパラメータとした寄生ＮＭＯＳトランジスタの
膜厚（ＴBOX ）−しきい値（Ｖthbn）特性を図３に示
す。但し、チャネル領域濃度は１×１０16ｃｍ-3とし
た。
【００４２】また、ＱSSをパラメータとした寄生ＰＭＯ
Ｓトランジスタの膜厚−しきい値（Ｖthbp）特性を図４
に示す。チャネル領域濃度は５×１０15である。
Ｓトランジスタの膜厚−しきい値（Ｖthbp）特性を図４
に示す。チャネル領域濃度は５×１０15である。
【００４３】図３及び図４よりさらに両トランジスタの
しきい値差Ｖthbn−Ｖthbpと膜厚の関係を、チャネル領
域濃度を１×１０16ｃｍ-3、５×１０15ｃｍ-3として図
５に示した。
しきい値差Ｖthbn−Ｖthbpと膜厚の関係を、チャネル領
域濃度を１×１０16ｃｍ-3、５×１０15ｃｍ-3として図
５に示した。
【００４４】前記したように、寄生ＮＭＯＳ、ＰＭＯＳ
トランジスタが動作しないＶbackが存在するためには、
少なくとも、ＶDD−ＶSS＜Ｖthbn−Ｖthbpでなければな
らない。さらに、しきい値以下のゲート電圧領域で流れ
る電流を考慮し、許容する電流をパラメータとして描い
たグラフが図５である。図５において、Ｖback＝
Ｖthbn、Ｖthbpの時に流れる電流を１μＡとし、そこか
ら２桁落ち（許容電流＝１０μＡ）、４桁落ち（許容電
流＝１０ｎＡ）、６桁落ち（許容電流１００ｐＡ）とし
た時のＶthbn−ＶthbpとＴBOX の関係を示している。
尚、このグラフにおいてて、ＱSSの大きさは影響しな
い。
トランジスタが動作しないＶbackが存在するためには、
少なくとも、ＶDD−ＶSS＜Ｖthbn−Ｖthbpでなければな
らない。さらに、しきい値以下のゲート電圧領域で流れ
る電流を考慮し、許容する電流をパラメータとして描い
たグラフが図５である。図５において、Ｖback＝
Ｖthbn、Ｖthbpの時に流れる電流を１μＡとし、そこか
ら２桁落ち（許容電流＝１０μＡ）、４桁落ち（許容電
流＝１０ｎＡ）、６桁落ち（許容電流１００ｐＡ）とし
た時のＶthbn−ＶthbpとＴBOX の関係を示している。
尚、このグラフにおいてて、ＱSSの大きさは影響しな
い。
【００４５】本実施例においてはＶDD−ＶSS＝１４Ｖ、
許容電流＝１００ｐＡ、しきい値差とＶDD−ＶSSとのマ
ージンを５Ｖとして図５より下地絶縁膜層厚ＴBOX ＝１
００００Åに決定した。
許容電流＝１００ｐＡ、しきい値差とＶDD−ＶSSとのマ
ージンを５Ｖとして図５より下地絶縁膜層厚ＴBOX ＝１
００００Åに決定した。
【００４６】このＣＭＯＳインバータの入出力特性を図
２に示す。ＶDD＝８Ｖ、ＶSS＝−６Ｖ、Ｖback＝３Ｖで
理想に近い値を示した。このＣＭＯＳインバータは１４
Ｖと高い電源電圧の駆動回路に用いることができる。
２に示す。ＶDD＝８Ｖ、ＶSS＝−６Ｖ、Ｖback＝３Ｖで
理想に近い値を示した。このＣＭＯＳインバータは１４
Ｖと高い電源電圧の駆動回路に用いることができる。
【００４７】実施例２ 実施例１において、下地絶縁層を厚さ８０００Å／５０
０Å／１０００ÅのＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の三層
構造とした。この三層膜の誘電率よりＳｉＯ2単層構造
に換算すると約９２５０Åとなる。本実施例において、
ＳｉＮはＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃ
ＶＤ）法で堆積したが、ＳｉＯ2 堆積後にＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）で１０
００℃、６０ｓｅｃほど窒化し、形成しても良い。
０Å／１０００ÅのＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の三層
構造とした。この三層膜の誘電率よりＳｉＯ2単層構造
に換算すると約９２５０Åとなる。本実施例において、
ＳｉＮはＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃ
ＶＤ）法で堆積したが、ＳｉＯ2 堆積後にＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）で１０
００℃、６０ｓｅｃほど窒化し、形成しても良い。
【００４８】例えば液晶表示装置の表示部などのように
透明にするために、Ｓｉ基板を部分的に裏面エッチング
して除去する必要が有る場合には、上記ＳｉＮ層が良好
なストッパーとなるためエッチストップが容易であり、
均一な裏面エッチングによるくりぬきを行うことができ
る。
透明にするために、Ｓｉ基板を部分的に裏面エッチング
して除去する必要が有る場合には、上記ＳｉＮ層が良好
なストッパーとなるためエッチストップが容易であり、
均一な裏面エッチングによるくりぬきを行うことができ
る。
【００４９】本実施例を実施例１と比較すると、若干寄
生ＭＯＳトランジスタのしきい値は低下するもの、ＶDD
−ＶSS＝１４Ｖの動作は十分可能であった。
生ＭＯＳトランジスタのしきい値は低下するもの、ＶDD
−ＶSS＝１４Ｖの動作は十分可能であった。
【００５０】実施例３ 従来、ＳＩＭＯＸ基板の作製法は、酸素イオンの注入量
を４×１０17〜２．４×１０18ｃｍ-2で、１５０〜３０
０ＫｅＶの加速エネルギーにより、通常３〜５回に分け
て注入し、その後１１００〜１２５０℃で２〜２０時間
熱処理する。
を４×１０17〜２．４×１０18ｃｍ-2で、１５０〜３０
０ＫｅＶの加速エネルギーにより、通常３〜５回に分け
て注入し、その後１１００〜１２５０℃で２〜２０時間
熱処理する。
【００５１】本実施例では酸素イオン注入を、通常の倍
の電荷で行うダブルチャージとし、イオン注入の平均飛
程（イオン注入深さ）Ｒp ＝８０００Å、イオン注入の
飛程の分散ΔＲp ＝４０００Åに設定することにより厚
さ１００００ÅのＳｉＯ2 膜を形成することができた。
このＳＩＭＯＸ基板で実施例１に示したようなＣＭＯＳ
インバータを作製すると、リークのない優れたＣＭＯＳ
インバータが得られた 。 実施例４ 図６（ａ）に示すように、酸素イオン注入をエネルギー
量を変えて３段注入することによりＳＩＭＯＸ基板を作
製した。Ｒp ＝１５０、２５０、４００ＫｅＶ、イオン
注入のドーズ量Ｄｏｓｅ＝５×１０17、２×１０18、４
×１０18ｃｍ-2で、図６（ｂ）に示す１２００℃、３６
時間熱処理後の酸素プロファイルにより、約１．３μｍ
のＳｉＯ2 膜上のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）が実現した。このＳＩＭＯＸ基板にＣ
ＭＯＳインバータを形成すると２０Ｖの駆動回路を作製
することができる。
の電荷で行うダブルチャージとし、イオン注入の平均飛
程（イオン注入深さ）Ｒp ＝８０００Å、イオン注入の
飛程の分散ΔＲp ＝４０００Åに設定することにより厚
さ１００００ÅのＳｉＯ2 膜を形成することができた。
このＳＩＭＯＸ基板で実施例１に示したようなＣＭＯＳ
インバータを作製すると、リークのない優れたＣＭＯＳ
インバータが得られた 。 実施例４ 図６（ａ）に示すように、酸素イオン注入をエネルギー
量を変えて３段注入することによりＳＩＭＯＸ基板を作
製した。Ｒp ＝１５０、２５０、４００ＫｅＶ、イオン
注入のドーズ量Ｄｏｓｅ＝５×１０17、２×１０18、４
×１０18ｃｍ-2で、図６（ｂ）に示す１２００℃、３６
時間熱処理後の酸素プロファイルにより、約１．３μｍ
のＳｉＯ2 膜上のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）が実現した。このＳＩＭＯＸ基板にＣ
ＭＯＳインバータを形成すると２０Ｖの駆動回路を作製
することができる。
【００５２】実施例５ 透明基板上に多結晶又はアモルファスＳｉ層を形成した
後、必要な部分をレーザーアニール処理して単結晶化さ
せた、本発明の半導体装置を有するアクティブマトリク
ス方式の液晶表示装置を作製した。図７（ａ）はこの装
置の平面図であり、中央に表示部７２、その周囲を駆動
回路部７１が取り囲んでいる。アクティブマトリクス及
びその駆動回路を集積したチップは、支持基板上の多結
晶又はアモルファス領域７３に形成されたデバイス領域
７４に有る。レーザーアニール光源はヘリウムネオンを
光源とする高出力（５〜１０００ｍＷ）のものである。
本実施例の表示装置において、高速のスイッチング動作
を要求されるのは駆動回路のみであるため、レーザーア
ニール光源を図のように、駆動回路部上のみを走査させ
る。走査された部分は単結晶領域となり、キャリアの移
動度が通常の単結晶Ｓｉと同様になり、高速駆動が可能
になる。また、レーザーアニール処理はコストを上げる
結果となるが、本実施例に示した如く、必要最小限の領
域に限って処理することにより無駄なコストの上昇を抑
えて、画素数２０万以上の高集積高精細の液晶表示装置
を作製することができる。
後、必要な部分をレーザーアニール処理して単結晶化さ
せた、本発明の半導体装置を有するアクティブマトリク
ス方式の液晶表示装置を作製した。図７（ａ）はこの装
置の平面図であり、中央に表示部７２、その周囲を駆動
回路部７１が取り囲んでいる。アクティブマトリクス及
びその駆動回路を集積したチップは、支持基板上の多結
晶又はアモルファス領域７３に形成されたデバイス領域
７４に有る。レーザーアニール光源はヘリウムネオンを
光源とする高出力（５〜１０００ｍＷ）のものである。
本実施例の表示装置において、高速のスイッチング動作
を要求されるのは駆動回路のみであるため、レーザーア
ニール光源を図のように、駆動回路部上のみを走査させ
る。走査された部分は単結晶領域となり、キャリアの移
動度が通常の単結晶Ｓｉと同様になり、高速駆動が可能
になる。また、レーザーアニール処理はコストを上げる
結果となるが、本実施例に示した如く、必要最小限の領
域に限って処理することにより無駄なコストの上昇を抑
えて、画素数２０万以上の高集積高精細の液晶表示装置
を作製することができる。
【００５３】実施例６ 図８に本発明の液晶表示装置として好ましい態様の一例
を示した。本実施例では駆動回路部７１は厚いＳｉＯ2
膜（例えば１００００Å）８３上に形成され、ＶDD−Ｖ
SS＝１４Ｖの駆動を可能としている。一方液晶セルに電
圧を印加する際のスイッチング素子であるトランジスタ
を有する表示部７２は、薄いＳｉＯ2 膜８２上に形成さ
れ、表示部７２の裏面下の単結晶Ｓｉ基板８１をウエッ
トエッチングにより除去した後、補強のため、裏面充填
材（シリコン系のゴム）８４が充填されている。この充
填材はほとんど透明であり、下方から与えられるバック
ライトの光を有効に表示部に透過させることができる。
を示した。本実施例では駆動回路部７１は厚いＳｉＯ2
膜（例えば１００００Å）８３上に形成され、ＶDD−Ｖ
SS＝１４Ｖの駆動を可能としている。一方液晶セルに電
圧を印加する際のスイッチング素子であるトランジスタ
を有する表示部７２は、薄いＳｉＯ2 膜８２上に形成さ
れ、表示部７２の裏面下の単結晶Ｓｉ基板８１をウエッ
トエッチングにより除去した後、補強のため、裏面充填
材（シリコン系のゴム）８４が充填されている。この充
填材はほとんど透明であり、下方から与えられるバック
ライトの光を有効に表示部に透過させることができる。
【００５４】また、表示部では、スイッチングトランジ
スタとしてＰＭＯＳトランジスタのみを用いている。裏
面充填材８４は絶縁性であり、従って、裏面充填材に可
動イオン（通常正イオン）が存在してもこの電荷により
ＰＭＯＳの寄生トランジスタが動作することはない。
スタとしてＰＭＯＳトランジスタのみを用いている。裏
面充填材８４は絶縁性であり、従って、裏面充填材に可
動イオン（通常正イオン）が存在してもこの電荷により
ＰＭＯＳの寄生トランジスタが動作することはない。
【００５５】このようにＳｉＯ2 膜厚を不必要に厚くし
ないことにより、単結晶シリコン基板のくりぬきを行っ
た後にＳｉＯ2 膜及びデバイス領域に残留する応力を緩
和することができる。その結果、デバイス領域上の液晶
の配列の乱れを防止し、延ては画質を向上させる。
ないことにより、単結晶シリコン基板のくりぬきを行っ
た後にＳｉＯ2 膜及びデバイス領域に残留する応力を緩
和することができる。その結果、デバイス領域上の液晶
の配列の乱れを防止し、延ては画質を向上させる。
【００５６】
【発明の効果】以上説明したように、本発明の半導体装
置は、従来の問題点であったリーク電流を下地絶縁層の
膜厚を制御することにより防止し、高電源電圧で高速駆
動することができ、この半導体装置を駆動回路に用いた
本発明の液晶表示装置は、より高精細、高画質な画像表
示を可能とするものである。
置は、従来の問題点であったリーク電流を下地絶縁層の
膜厚を制御することにより防止し、高電源電圧で高速駆
動することができ、この半導体装置を駆動回路に用いた
本発明の液晶表示装置は、より高精細、高画質な画像表
示を可能とするものである。
【図１】本発明の半導体装置の一例を示す断面図、及び
その等価回路図である。
その等価回路図である。
【図２】本発明の実施例１のＣＭＯＳインバータの入出
力特性を示す図である。
力特性を示す図である。
【図３】寄生ＮＭＯＳトランジスタの膜厚−しきい値特
性を示す図である。
性を示す図である。
【図４】寄生ＰＭＯＳトランジスタの膜厚−しきい値特
性を示す図である。
性を示す図である。
【図５】寄生ＭＯＳのしきい値と膜厚の関係を示す図で
ある。
ある。
【図６】本発明の実施例４で行ったＳＩＭＯＸの工程及
び酸素濃度プロファイルを示す図である。
び酸素濃度プロファイルを示す図である。
【図７】本発明の実施例５の説明図である。
【図８】本発明の実施例６の断面図である。
【図９】従来のＣＭＯＳインバータの入出力特性を示す
図である。
図である。
１ 基板 ２ 下地絶縁層 ３ ＳｉＯ2 層 ４ Ｎ+ 型ソース ５ Ｎ+ 型ドレイン ６ Ｐ+ 型ドレイン ７ Ｐ+ 型ソース ８、８’ ゲート絶縁膜 ９、９’ ゲート電極 １０ Ｐ型チャネル領域 １１ Ｎ型チャネル領域 １２、１２’ Ｎ型電界緩和領域 １３、１３’ Ｐ型電界緩和領域 １４、１４’ ソース電極 １５、１５’ ドレイン電極 １６ ＮＭＯＳトランジスタ １７ ＰＭＯＳトランジスタ ７１ 駆動回路部 ７２ 表示部 ７３ 多結晶又はアモルファス領域 ７４ デバイス領域 ７５ 単結晶化領域 ７６ レーザーアニール光源 ８１ 単結晶シリコン ８２、８３ ＳｉＯ2 ８４ 裏面充填材 ８５ デバイス領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平３−119733（ＪＰ，Ａ) 特開 昭63−114217（ＪＰ，Ａ) 特開 昭60−10676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 H01L 21/208 H01L 21/762 H01L 21/8238 H01L 27/092 H01L 29/786
Claims (5)
- 【請求項１】 少なくとも単結晶Ｓｉ領域を有して絶縁
層上に形成された薄膜Ｓｉ層内の該単結晶Ｓｉ領域に形
成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タを有する半導体装置であって、該ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタの下地絶縁層厚ＴBOX、低
圧側電源電圧ＶSS、高圧側電源電圧ＶDDが、下記数式で
示される関係 ＴBOX＞（ＶDD−ＶSS−Ｋ2）／Ｋ1 （但し、Ｋ1≡（Ｑ BN ＋Ｑ BP ）／ε BOX ，Ｋ2≡２φFN＋
２φFP−１．０３であり、εBOXは上記下地絶縁層の誘
電率、ＱBN及びＱBPは上記ＮＭＯＳ及びＰＭＯＳの空乏
層が最大幅に達した時のバルク電荷、φFN及びφFPは上
記ＮＭＯＳ及びＰＭＯＳのチャネルの擬フェルミポテン
シャルである）を有していることを特徴とする半導体装
置。 - 【請求項２】 単結晶Ｓｉ領域が、多孔質Ｓｉ基体上に
エピタキシャル成長させることにより得られた薄膜であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 単結晶Ｓｉ領域が、ＳＩＭＯＸにより形
成された薄膜であることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 単結晶Ｓｉ領域が、多結晶又はアモルフ
ァスＳｉ薄膜をレーザーアニール処理して単結晶化させ
た薄膜であることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 画素電極のスイッチング素子にＰＭＯＳ
トランジスタを、周辺駆動回路にＣＭＯＳインバータを
用いた液晶表示装置であって、該ＣＭＯＳインバータが
請求項１記載の半導体装置であり、上記ＰＭＯＳトラン
ジスタの下地絶縁層が該ＣＭＯＳの下地絶縁層よりも薄
いことを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049692A JP3191061B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体装置及び液晶表示装置 |
| DE69328911T DE69328911T2 (de) | 1992-01-31 | 1993-01-27 | Verfahren zur Herstellung eines CMOS-Inverters auf einem SOI-Substrat mit Hilfe einer SIMOX Technik |
| EP93300572A EP0554063B1 (en) | 1992-01-31 | 1993-01-27 | Method of producing a CMOS inverter on a soi-substrate with a SIMOX technique |
| US08/274,156 US5412240A (en) | 1992-01-31 | 1994-07-14 | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US08/285,535 US5434441A (en) | 1992-01-31 | 1994-08-04 | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049692A JP3191061B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体装置及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307189A JPH05307189A (ja) | 1993-11-19 |
| JP3191061B2 true JP3191061B2 (ja) | 2001-07-23 |
Family
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