FR2667726A1 - Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. - Google Patents
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Abstract
Un dispositif à semi-conducteur comprend une couche d'oxyde de champ épaisse (3) dans une zone d'isolation (I) afin de définir une zone active (A) et une zone de contact de substrat (C) sur un substrat semi-conducteur (1) dopé avec une première impureté; une première couche d'arrêt de canal (2) sur une partie du substrat (1) en contact avec une surface inférieure de la couche d'oxyde de champ (3), et une deuxième couche d'arrêt de canal (8) sur une partie du substrat (1) horizontalement espacée d'une distance prescrite de la zone active (A) et en contact avec la surface inférieure de la dite couche d'oxyde de champ (3). Un procédé de fabrication du dispositif comprend l'étape de fabrication de la couche d'arrêt de canal dopée double. Il en résulte que la panne du dispositif à semi-conducteur NMOS due au porteurs chauds peut être empêchée et la tolérance de blocage du dispositif à semi-conducteur CMOS peut être améliorée en réduisant la résistance de substrat.
Description
DISPOSITIF A SEMI-CONDUCTEUR AYANT UNE COUCHE
D'ARRET DE CANAL DOPEE DOUBLE ET PROCEDE DE FABRICATION.
La présente invention se rapporte à un dispositif
à semi-conducteur et à un procédé de fabrication de celui-
ci, et plus particulièrement à un dispositif à semi- conducteur ayant une couche d'arrêt de canal dopée double
et à un procédé de fabrication de celui-ci.
Avec les progrès des techniques sub-microniques
des dispositifs à semi-conducteur, une plaquette de semi-
conducteur, par exemple un dispositif de mémoire vive dynamique, atteint des domaines de densité d'intégration de l'ordre du mégabit En détail, le dispositif de mémoire vive dynamique de 4 mégabit est aujourd'hui en production de masse, le dispositif de mémoire vive dynamique de 16 mégabit passe d'une étape de recherche à l'étape d'essai de fabrication, et les dispositifs de mémoire vive dynamique de 64 mégabit et de 256 mégabit sont en cours d'étude active. Le dispositif de mémoire vive dynamique de l'échelle du mégabit doit son progrès à la réduction de taille du transistor MOS Les dimensions du dispositif sont rapidement réduites par la réduction de taille du transistor MOS, mais le niveau d'alimentation n'est pas réduit autant que cela, augmentant ainsi l'intensité de champ interne du dispositif L'augmentation de l'intensité de champ détériore non seulement les caractéristiques du dispositif, telles qu'une caractéristique de polarisation, mais donne lieu encore à de nombreux problèmes, par exemple l'abaissement de la tension de seuil, le phénomène de perforation, l'effet de porteur chaud, et l'abaissement de
la tension de blocage.
Plus en détail, dans le cas d'un dispositif NMOS, des porteurs dans le canal d'un transistor MOS sont accélérés par un champ électrique élevé à proximité d'un drain Si l'énergie accélérée des porteurs dépasse la barrière d'énergie des couches de silicium et d'oxyde de grille, les porteurs sont transformés en porteurs chauds, et ces porteurs chauds génèrent des paires électron-trou par une ionisation d'impact La plupart des électrons nouvellement générés est absorbée dans le drain en fonction du champ électrique du drain, mais une partie de ces électrons est absorbée dans la couche d'oxyde de grille comme électrons chauds d'avalanche, modifiant ainsi la tension de seuil ou abaissant la conductance mutuelle De même, les trous s'écoulent dans un substrat pour former une tension de substrat, et la tension de substrat a pour
résultat un abaissement de la tension de maintien du drain.
Dans le cas des dispositifs CMOS, des circuits de thyristor pnpn parasites sont inévitablement formés, et le problème de blocage devient plus sérieux avec les progrès de la miniaturisation De plus, un espace entre le transistor NMOS et le transistor PMOS, la largeur de puits interposée entre eux, sont également réduits avec la miniaturisation Par conséquent, certains mesures destinées à isoler complètement deux transistors ou à améliorer la
tolérance au blocage sont nécessaires.
Par conséquent, c'est un objet de la présente invention que de prévoir un dispositif à semi-conducteur NMOS ayant une couche d'arrêt de canal dopée double afin de réduire la résistance de substrat, afin de résoudre les problèmes décrits ci-dessus des techniques conventionnelles. C'est un autre objet de la présente invention que de prévoir un dispositif à semi-conducteur CMOS ayant une
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couche d'arrêt de canal dopée double afin d'améliorer la
tolérance de panne.
C'est encore un autre objet de la présente invention que de prévoir un procédé plus approprié de fabrication du dispositif à semi- conducteur ayant les
caractéristiques ci-dessus.
Afin de réaliser ces objets ainsi que d'autres, selon un aspect de la présente invention, il est prévu un dispositif à semi-conducteur, comprenant une couche d'oxyde de champ épaisse dans une zone d'isolation afin de définir une zone active et une zone de contact de substrat sur un substrat semi-conducteur dopé avec une première impureté; et une première couche d'arrêt de canal formée en dopant la première impureté ayant une densité plus élevée que celle de la première impureté du substrat, sur une partie du substrat en contact avec une surface inférieure de la couche d'oxyde de champ, et comportant en outre une deuxième couche d'arrêt de canal formée en dopant la première impureté ayant une densité plus élevée que celle de la première impureté de la première couche d'arrêt de canal, sur une partie du substrat horizontalement espacée d'une distance prescrite de la zone active et en contact avec la surface inférieure de la couche d'oxyde de champ, les première et deuxième couches d'arrêt de canal devenant une couche d'arrêt de canal dopée double afin de
réduire la résistance du substrat.
Selon un autre aspect de la présente invention, il est prévu un dispositif à semi-conducteur CMOS comprenant un substrat semi- conducteur du premier type dopé
avec une première impureté; un puits du deuxième type semi-
conducteur formé en dopant une deuxième impureté sur le substrat; une zone d'isolation destinée à définir une zone active et une zone de contact de substrat sur le substrat;
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une couche d'oxyde de champ épaisse formée sur le puits et sur la zone d'isolation du substrat afin de définir une zone active et une zone de contact de puits dans le puits; une première couche d'arrêt de canal du premier type conducteur formée en dopant une première impureté ayant une densité plus élevée que celle de la première impureté du substrat, sur une partie du substrat en contact avec la surface inférieure de la couche d'oxyde de champ; et une autre première couche d'arrêt de canal du deuxième type conducteur formée en dopant une deuxième impureté ayant une densité plus élevée que celle de la deuxième impureté du puits sur une partie du puits en contact avec la surface inférieure de la couche d'oxyde de champ, et comportant en outre une deuxième couche d'arrêt de canal du premier type conducteur formée en dopant une première impureté ayant une densité plus élevée que celle de la première impureté de la première couche d'arrêt de canal du premier type conducteur, sur une partie du substrat horizontalement espacée d'une distance prescrite de la zone active et en contact avec la surface inférieure de la couche d'oxyde de champ; et une autre deuxième couche d'arrêt de canal du deuxième type conducteur formée en dopant la deuxième impureté ayant une densité plus élevée que celle de la deuxième impureté de la première couche d'arrêt de canal du deuxième type conducteur, sur une partie du puits horizontalement espacée d'une distance prescrite de la zone active et en contact avec la surface inférieure de la couche d'oxyde de champ, les couches d'arrêt de canal devenant une couche d'arrêt de canal dopée double afin de réduire la résistance
du substrat et la résistance du puits.
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Selon la présente invention, le procédé de fabrication d'un dispositif à semi-conducteur ayant les caractéristiques ci-dessus comprend les étapes de: dépôt séquentiel d'une couche d'oxyde et d'une couche de nitrure sur le substrat semi-conducteur dopé avec une première impureté, gravure consécutive de la couche de nitrure afin de former un dessin de nitrure, et implantation ionique de la première impureté dans la surface de la zone d'isolation du substrat semi-conducteur en utilisant le dessin de couche de nitrure comme un masque de façon à former la première couche d'arrêt de canal; formation de la couche d'oxyde de champ par croissance thermique de la couche d'oxyde de la zone d'isolation, et activation de la première couche d'arrêt de canal; enlèvement du dessin de couche de nitrure, recouvrement consécutif de la zone active et d'une partie de la couche d'oxyde de champ adjacente avec une photoréserve, et implantation ionique de la première impureté en utilisant la photoréserve comme masque de façon à former la deuxième couche d'arrêt de canal dans la partie du substrat semi-conducteur sous la couche d'oxyde de champ et dans la partie du substrat semi-conducteur de la zone de contact de substrat; et activation de la deuxième couche d'arrêt de canal, et formation d'un élément dans la zone active par un
procédé de fabrication de transistor MOS.
La présente invention va maintenant être décrite en détail en se référant aux dessins, dans lesquels: La figure 1 est une vue en coupe schématique représentant la structure d'un dispositif à semi-conducteur NMOS conventionnel ayant une couche d'arrêt de canal dopée unique; La figure 2 est une vue en coupe schématique représentant la structure d'un dispositif à semi-conducteur CMOS conventionnel ayant une couche d'arrêt de canal dopée unique; La figure 3 est une vue en coupe schématique représentant la structure d'une forme de réalisation d'un dispositif à semi-conducteur NMOS ayant une couche d'arrêt de canal dopée double selon la présente invention; La figure 4 est une vue en coupe schématique
d'une autre forme de réalisation d'un dispositif à semi-
conducteur NMOS ayant une couche d'arrêt de canal dopée
double selon la présente invention.
Les figures 5 A à 5 D illustrent le processus de fabrication d'une autre forme de réalisation d'un dispositif à semi-conducteur NMOS ayant une couche d'arrêt de canal dopée double selon la présente invention; et La figure 6 est une vue en coupe schématique représentant la structure d'un dispositif à semi-conducteur CMOS ayant une couche d'arrêt de canal dopée double selon
la présente invention.
Si l'on se réfère au figures 1 et 2, un dispositif à semi-conducteur NMOS et un dispositif CMOS conventionnels vont être décrits en détail afin de mieux comprendre la présente invention Sur la figure 1, un dispositif à semi-conducteur NMOS conventionnel possède une zone active (A), une zone d'isolation (I), et une zone de contact de substrat (C) dans un substrat en silicium ( 1) dopé avec une première impureté, par exemple une du type p. Une couche d'oxyde de champ épaisse ( 3) est formée sur la zone d'isolation (I) du substrat semi-conducteur ( 1), et une première couche d'arrêt de canal P+ ( 2) est formée dans une partie du substrat semi-conducteur ( 1) en contact avec
la surface inférieure de la couche d'oxyde de champ ( 3).
Une couche de diffusion de drain N+ ( 4 a) et une couche de diffusion de source N+ ( 4 b) sont formées sur la zone formant le dispositif ou zone active (A) du substrat ( 1), et une couche d'électrode de grille ( 5) réalisée en silicium polycristallin ou en siliciure métallique, ou la combinaison empilée des deux, est formée dans la zone de canal ( 4 c) entre une couche de diffusion de drain et une couche de diffusion de source ( 4 a) et ( 4 b) sur une zone de canal ( 4 c) qui en est électriquement isolée Une couche de diffusion de contact ohmique P++ ( 6) est formée dans la zone de contact de substrat (C) du substrat semi-conducteur
( 1) De manière conventionnelle, le substrat semi-
conducteur ( 1) a une impureté du type P ayant une densité de 1015 à 1016/cm 2, et la première couche de canal d'arrêt ( 2) a une impureté du type P ayant une densité de surface de crête de environ 1016 à 1017/cm 2 qui est environ dix fois plus élevée que celle de l'impureté du type P du substrat ( 1) avec une profondeur de environ 1 gm Dans le dispositif NMOS, une tension de masse (Vss) est reliée à la couche de diffusion de source ( 4 b), une tension de drain (VD) d'une valeur entre la tension de masse (Vss) et une tension d'alimentation (Vcc) est appliquée à la couche de diffusion de drain ( 4 a) en fonction de l'état opérationnel, et la tension de masse ou une tension de polarisation de substrat (VBB) est appliquée à la couche de diffusion de contact ohmique de substrat ( 6) Dans une plaquette de mémoire vive dynamique conventionnelle, la tension de polarisation de substrat (VBB) est une tension négative de environ 2 V, et une tension de grille (VG) de environ O à
Vcc est appliquée sur la couche d'électrode de grille ( 5).
Lorsque la tension de drain (VD) est maintenue à un niveau élevé, une zone d'appauvrissement ( 7) est formée comme cela est représenté sur la figure 1, et des porteurs chauds sont alors générés par le champ électrique élevé dans la zone d'appauvrissement ( 7) autour de la couche de
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diffusion de drain ( 4 a), de telle sorte qu'un courant de substrat (IB) est amené à s'écouler dans la couche de diffusion de contact ohmique de substrat ( 6) Si la tension de grille (VG) augmente progressivement, le courant de substrat (IB) augmente avec l'augmentation du courant de canal au niveau de l'étage initial, a alors une caractéristique similaire à un fonctionnement de triode, et chute par la réduction de la probabilité d'ionisation d'impact, du fait de l'affaiblissement du champ électrique près du drain Par conséquent, la valeur maximum du courant de substrat (IB) est obtenue au point pour lequel la tension de grille (VG) est une moitié de la tension de drain (VD) Lorsque la résistance de la couche d'arrêt de canal ( 2) est désignée par (R 2) et la résistance du substrat ( 1) par (Ri), le courant de substrat (IB) est déterminé par l'équation suivante
IB = VN VBB
RB o VN est la tension d'un noeud N et RB = Ri R 2
R 1 +R 2
C'est à dire que la tension VN du noeud N est donnée par:
VN = VBB + RB * IB
Ainsi, si la valeur du courant de substrat (IB) augmente sous le niveau de tension de fonctionnement élevée, le
produit RB * IB augmente pour s'approcher du cas ou VN > 0.
Il en résulte que la diode N+ P disposée entre la couche de diffusion de source ( 4 b) et le substrat ( 1) du transistor NNOS est polarisée de manière directe pour induire une
injection d'électron de la masse vers le substrat semi-
conducteur ( 1) Le phénomène d'injection d'électron abaisse à son tour les caractéristiques de rafraîchissement de
cellule dans la plaquette de mémoire vive dynamique.
D'autre part, si la tension (VN) du noeud (N) augmente pour être supérieure à la tension de polarisation de substrat (VBB) nécessaire au fonctionnement de la plaquette, la tension de seuil du transistor NMOS est abaissée pour modifier les caractéristiques opérationnelles du circuit dans son ensemble, provoquant ainsi la panne du dispositif. Par conséquent, même si le courant de substrat (IB) est généré dans le transistor NMOS, la panne mentionnée ci-dessus peut être empêchée et les performances du dispositif peuvent être grandement améliorées en abaissant la résistance de substrat (RB) à la valeur de la couche de diffusion de contact ohmique de substrat ( 6) afin
de diminuer la chute de tension totale RB * IB.
De manière conventionnelle, plusieurs mesures ont été suggérées pour réduire la résistance (RB), par exemple augmentation de la densité d'impureté de type p du substrat ( 1), ou augmentation de la densité d'impureté de type p de la première couche d'arrêt de canal ( 2) Une autre mesure consiste à fabriquer le substrat ( 1) en faisant croître une couche épitaxiale du type p à faible densité avec une épaisseur de environ 3 à 6 gm sur une rondelle de haute densité de environ 1019/cm 2 ou davantage Il a été mis en évidence que les procédés conventionnels présentent les désavantages suivants Le procédé de la croissance épitaxiale nécessite des techniques compliquées de croissance épitaxiale qui sont d'un coût de fabrication élevé Dans le procédé d'augmentation de la densité du substrat, l'effet de corps est augmenté, ce qui entraîne la variation de la tension de seuil en fonction du changement de la tension de substrat, avec pour résultat une mauvaise influence sur le fonctionnement du circuit Et le procédé d'augmentation de la densité de la couche d'arrêt de canal abaisse la tension de claquage du transistor NMOS pour réduire les caractéristiques de fonctionnement du fait de
l'augmentation de tension du dispositif.
Dans un dispositif à semi-conducteur CMOS conventionnel ayant une couche d'arrêt de canal dopée unique représenté sur la figure 2, un puits du type N ( 11) dopé avec une deuxième impureté ayant une densité de environ 1016 à i 017/cm 2 est formée dans un substrat semi- conducteur du type P ( 10) dopé avec une première impureté ayant une densité de environ 10 î 4 à 1016/cm 2 Une couche d'oxyde de champ épaisse ( 13) est formée dans une zone d'isolation du substrat ( 10), et une première couche d'arrêt de canal du type P ( 12 a) est formée dans une partie du substrat ( 10) en contact avec la surface inférieure de la couche d'oxyde de champ ( 13), et une première couche d'arrêt de canal du type N ( 12 b) est formée dans le puits du type N ( 11) Une zone de diffusion de drain ( 14 a) et une zone de diffusion de source ( 14 b) du transistor NMOS sont formées dans une zone active du substrat ( 10), et une couche d'électrode de grille ( 16) est formée sur une zone de canal ( 14 c) entre la zone de diffusion de drain et la zone de diffusion de source ( 14 a) et ( 14 b) d'une manière telle que la couche d'électrode de grille ( 16) est électriquement isolée de la zone de canal ( 14 c) Une zone de diffusion de drain ( 15 a) et une zone de diffusion de source ( 15 b) d'un transistor PMOS sont formées dans le puits du type N ( 11) de la zone active, et une couche d'électrode de grille ( 17) est formée sur et électriquement isolée d'une zone de canal ( 15 c) entre la zone de diffusion
de drain et la zone de diffusion de source ( 15 a) et ( 15 b).
Une couche de diffusion de contact ohmique P++ ( 18) est formée dans le substrat ( 10) de la zone de contact de substrat, et une couche de diffusion de contact ohmique N++ ( 19) est formée dans le puits du type N ( 11) d'une zone de contact de puits D'une manière générale, le circuit inverseur du dispositif à semi-conducteur CMOS relie de façon courante la couche de diffusion de drain ( 14 a) et il ( 15 a) des transistors NMOS et PMOS et génère une tension de sortie (Vout), de façon à fournir une tension d'entrée (Vin) aux deux électrodes de grille ( 16) et ( 17) Une tension d'alimentation (Vcc) est appliquée à la fois à la couche de diffusion de source ( 15 b) du transistor PMOS et à la couche de diffusion de contact ohmique de puits N++ ( 19) formée dans le puits de type N ( 11), et la couche de diffusion de source ( 14 b) du transistor NMOS est reliée à une tension de masse (Vss) Une tension négative de environ 2 V ou une tension de polarisation de substrat (VBB) de O V est appliquée à la couche de diffusion de contact ohmique
P++ ( 18) formée dans le substrat ( 10).
Le circuit inverseur CMOS possède un circuit thyristor parasite comme cela est représenté sur la figure 2 Le courant de maintien (IH) du circuit thyristor parasite peut être exprimé par l'équation suivante, o les facteurs d'amplification de courant d'un transistor vertical PNP et d'un transistor horizontal NPN sont respectivement Bp et Bn, la résistance de substrat RB, et
la résistance de puits RW.
IH = Bp(Bn+l)(VF/RB)+Bn(Bp+l)(VFJRW) Bp Bn-1 Comme cela est indiqué par l'équation ci-dessus, la tolérance de blocage est augmentée de manière effective en abaissant les facteurs d'amplification de courant des transistors bipolaires de thyristor, la résistance de substrat et la résistance de puits Toutefois, les valeurs mentionnées ci-dessus sont augmentées par une simple réduction de la taille d'élément avec comme conséquence
d'abaisser la résistance au blocage.
Plusieurs procédés ont été suggérés comme solution pour améliorer la tolérance de blocage dans le dispositif à semi-conducteur CMOS conventionnel, par exemple une structure à double puits afin de réduire la résistance de substrat RB, une implantation ionique fortement accélérée afin d'abaisser la résistance de puits sans modifier la densité de sa surface affectant la capacité de jonction et l'effet de polarisation de substrat en augmentant la densité de la partie profonde de la surface du puits, une structure de rondelle par croissance épitaxiale, ou une isolation de sillon Mais la structure de double puits ne peut améliorer suffisamment la tolérance de blocage car elle réduit seulement la résistance de substrat, et l'implantation ionique réduit seulement la résistance de puits et augmente le coût de fabrication du fait de ses procédures compliquées Le procédé de rondelle épitaxiale augmente le coût de la rondelle, et l'isolation de sillon nécessite non seulement des procédures compliquées mais entraîne également un fuite du fait des
défauts du silicium au cours de la formation du sillon.
Une forme de réalisation de la présente invention va maintenant être décrite en détail en se référant aux
figures 3 à 6.
Sur la figure 3, le dispositif à semi-conducteur NMOS selon la présente invention possède une deuxième couche d'arrêt de canal additionnelle ( 8) d'impureté P++ de densité élevée sur une partie du substrat ( 1) en contact avec la surface inférieure de la couche d'oxyde de champ ( 3) de la zone d'isolation, à comparer au dispositif NMOS
conventionnel NMOS représenté sur la figure 1 et décrit ci-
dessus La deuxième couche d'arrêt de canal ( 8) est formée de façon à être espacée de la zone active d'une distance prédéterminée de environ 2 à 4 Mm, par exemple La distance prédéterminée est une distance suffisante pour que la zone d'appauvrissement n'atteigne pas la deuxième couche d'arrêt de canal ( 8), lorsque le transistor NMOS est polarisé de manière inverse, c'est à dire une distance qui n'abaisse pas la tension de claquage du transistor NMOS La structure restante de cette forme de réalisation est similaire à celle du dispositif représenté sur la figure 1, et les mêmes références sont utilisées La densité d'impuretés de la deuxième couche d'arrêt de canal ( 8) est de préférence environ 102 à 104 fois celle de l'impureté P+ de la première couche d'arrêt ( 2), par exemple, lorsque la densité de la première couche est de 1016 à 10 o 7/cm 2, de telle sorte que la densité de crête de la deuxième couche d'arrêt de canal ( 8) est de 1018 à 1021/cm 2 Par conséquent, la résistance de substrat (RB) est fortement réduite par le branchement en parallèle de la résistance de la deuxième couche d'arrêt de canal de densité élevée au branchement en parallèle de la résistance du substrat en silicium et de la résistance de la première couche d'arrêt
de canal P+.
Un autre dispositif NMOS représenté sur la figure 4 diffère de la forme de réalisation représentée sur la figure 3 en ce qu'une couche d'arrêt de canal de densité élevée ( 8 a) est reliée à la couche de diffusion de contact
ohmique de substrat ( 6) de la zone de contact de substrat.
D'autres caractéristiques sont similaires à celles représentées sur les figures 1 à 3 et sont donc repérées avec les mêmes références Sur la figure 4, la couche de diffusion de contact ohmique de substrat ( 6) est reliée directement à la deuxième couche d'arrêt de canal de densité élevée ( 8 a), à comparer au dispositif représenté
sur la figure 3.
Les processus de fabrication du dispositif tel que représenté sur la figure 4 vont être décrit en détail en se référant aux figures 5 A à 5 D. Si l'on se réfère à la figure 5 A, une couche d'oxyde ( 20) est amené à croître thermiquement dans une atmosphère d'oxygène à une épaisseur de environ 200 à 500 sur un substrat semi-conducteur en silicium ( 1) dopé avec une impureté du type P, par exemple un ion bore B+ de 1015 à 1017/cm 2 Une couche de Si 3 N 4 ayant une épaisseur de environ 1000 à 1500 A est alors déposée sur la couche d'oxyde par l'intermédiaire d'un dépôt de vapeur chimique, à la suite de quoi un dessin de couche de nitrure ( 21) est formé de façon à définir la zone d'isolation en gravant la couche de Si 3 N 4 par l'intermédiaire d'un procédé de photogravure Un ion bore B+ est implanté de manière ionique autour de la surface du substrat de la zone d'isolation avec une dose de 1017 à 1019/cm 2 à l'énergie de environ 30 à 35 Ke V en utilisant le dessin de couche de
nitrure ( 21) comme un masque.
Si l'on se réfère à la figure 5 B, la couche d'oxyde ( 20) est amené à croître thermiquement pour avoir une épaisseur de environ 3000 à 5000 3 à une température de environ 900 à 1000 OC, après le processus d'implantation ionique A la suite de cela, une couche d'oxyde de champ ( 3) est formée sur la zone d'isolation du substrat ( 1) et une première couche d'arrêt de canal ( 2) est formée sur la partie du substrat en contact avec la surface inférieure de la couche d'oxyde de champ ( 3) en activant l'ion implanté Si l'on se réfère à la figure 5 C, le dessin de la couche de nitrure ( 21) est enlevé par un procédé d'évacuation humide, après que la couche d'oxyde de champ ( 3) soit formée La zone active est ensuite recouverte avec une photoréserve ( 22) par un procédé de photogravure et un ion bore B+ est implanté avec une dose de environ 1014 à 1016/cm 2 et à l'énergie de environ 140 Ke V ou plus, une couche à ion implanté destinée à former une deuxième couche d'arrêt de canal à haute densité ( 8 a) ayant une densité de crête de 1 oî 8 à 1021/cm 2 est alors formée dans le substrat ( 1) sous la couche d'oxyde de champ ( 3) La couche à ion implanté formée dans le substrat ( 1) de la zone de contact de substrat est formée plus profondément que la couche à
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ion implanté formée dans le substrat semi-conducteur sous
la couche d'oxyde de champ ( 3) de la zone d'isolation.
Si l'on se réfère à la figure 5 D, un transistor NMOS est formé sur la zone active après formation de la deuxième couche d'arrêt de canal à haute densité ( 8 a) en activant la couche à ion implanté, et le processus est terminé en formant une couche de diffusion de contact ohmique de substrat ( 6) dans le substrat ( 1) de la zone de contact de substrat par l'intermédiaire d'un processus de
fabrication de transistor NMOS conventionnel.
Dans les procédures, les tensions de claquage des zones de source et de drain du transistor NMOS sont déterminées par le profil des densités d'impureté du substrat semi-conducteur ( 1), de la couche d'arrêt de canal, et des couches de diffusion de drain et de source ( 4 a) et ( 4 b) Comme les densités des impuretés peuvent être optimisées, il suffit que l'espace entre la deuxième couche d'arrêt de canal à haute densité ( 8 a) et les couches de diffusion de drain et de source n++ ( 4 a) et ( 4 b) de la zone active soit maintenu suffisant pour isoler la deuxième couche d'arrêt de canal à haute densité ( 8 a) de la zone d'appauvrissement formée autour des couches de diffusion de drain et de source N++ ( 4 a) et ( 4 b) à la tension de fonctionnement. Par exemple, dans un dispositif à semi-conducteur ayant une règle de conception de environ 1 gm, si la densité d'impureté de première couche d'arrêt de canal ( 2) est de environ 1016 à 1017/cm 2, à la condition que la tension polarisée de manière inverse soit de environ 10 V, la largeur de la zone d'appauvrissement est de environ 1,5 pm ou moins Par conséquent, si la distance entre la deuxième couche d'arrêt de canal à haute densité ( 8 a) et
les couches de diffusion n++ ( 4 a), ( 4 b) est maintenue au-
dessus de 2 Dom, la tension de claquage et les autres caractéristiques des transistors NMOS ne sont pas influencées par la formation de la deuxièmecouche d'arrêt de canal ( 8 a) Il en résulte que, lorsque la plupart de la zone d'isolation occupant une grande partie du dispositif à semi-conducteur est reliée à une autre par la deuxième couche d'arrêt de canal à haute densité ( 8 a), la résistance de substrat (RB) peut être réduite de un dixième à un centième, comparé au dispositif conventionnel illustré sur la figure 1 Le processus de fabrication du dispositif à semi-conducteur NMOS est pris comme exemple dans la forme de réalisation mentionnée ci-dessus, mais la couche d'arrêt de canal à haute densité peut être formée dans un
dispositif à semi-conducteur PMOS par un procédé similaire.
Plus en détail, si la couche d'oxyde de champ a une
épaisseur de environ 3000 dans le dispositif à semi-
conducteur PMOS, ceci peut être réalisé en implantant un ion phosphore P+ à l'énergie de environ 300 Ke V ou plus En variante, la deuxième couche d'arrêt de canal à haute densité est définie par un procédé de photogravure conventionnel et l'implantation ionique est alors réalisée avant de former la couche d'oxyde de champ, sans aucune implantation ionique additionnelle avec une énergie élevée comme cela est nécessaire avec le dispositif de la figure 3. La figure 6 est une vue en coupe schématique représentant la structure du dispositif à semi-conducteur CMOS ayant la couche d'arrêt de canal dopée double de la présente invention Le dispositif CMOS représenté sur la figure 6 est différent du dispositif dopé de manière simple conventionnel représenté sur la figure 2 en ce que des deuxièmes couches d'arrêt de canal additionnelles du premier et deuxième type conducteur ( 30 a) et ( 30 b) de densité élevée sont prévues en plus des premières couches d'arrêt de canal additionnelles du premier et deuxième type conducteur ( 12 a) et ( 12 b) du dispositif conventionnel Les caractéristiques restantes du dispositif sont similaires à celui représenté sur la figure 2, et les mêmes références sont ainsi utilisées Une deuxième couche d'arrêt de canal ( 30 a) de P++ est formée dans un substrat semi-conducteur de type P ( 10), ainsi qu'une deuxième couche d'arrêt de canal ( 30 b) de N++ dans un puits de type N ( 11) Par conséquent, la résistance de substrat (RB) et la résistance de puits (RW) peuvent être simultanément réduites pour améliorer la
tolérance de blocage.
Comme cela a été décrit ci-dessus, le dispositif à semi-conducteur CMOS selon la présente invention peut être fabriqué en ajoutant deux étapes de photogravure et deux étapes d'implantations ioniques à densité élevée afin de former respectivement les deuxièmes couche d'arrêt de canal de P++ et N++, en plus du processus de fabrication
CMOS conventionnel.
Sur la figure 6, les couches d'arrêt de canal de densité élevée ( 30 a) et ( 30 b) sont respectivement des couches P++ et N++ et constituent des diodes polarisées de manière inverse Par conséquent, si la distance entre elles est faible, la couche P++ à densité élevée et la couche N++ deviennent plus proche l'une de l'autre afin d'abaisser la tension de claquage entre le puits et le substrat Il est ainsi préférable que les couches d'arrêt de canal de densité élevée ( 30 a) et ( 30 b) soient également espacées
plus que d'une distance prédéterminée.
Claims (10)
1 Dispositif à semi-conducteur comprenant une couche d'oxyde de champ épaisse ( 3) dans une zone d'isolation (I) afin de définir une zone active (A) et une zone de contact de substrat (C) sur un substrat semiconducteur ( 1) dopé avec une première impureté; et une première couche d'arrêt de canal ( 2) dopée avec la dite première impureté ayant une densité plus élevée que celle de la dite première impureté du dit substrat ( 1), sur une partie du dit substrat ( 1) en contact avec une surface inférieure de la dite couche d'oxyde de champ ( 3), caractérisé en ce qu'il comporte en outre: une deuxième couche d'arrêt de canal ( 8) dopée avec la dite première impureté ayant une densité plus élevée que celle de la dite première impureté de la dite première couche d'arrêt de canal ( 2), sur une partie du dit substrat ( 1) horizontalement espacée d'une distance prescrite de la dite zone active (A) et en contact avec la surface inférieure de la dite couche d'oxyde de champ ( 3), les dites première et deuxième couches d'arrêt de canal ( 3), ( 8) devenant une couche d'arrêt de canal dopée
double afin de réduire la résistance du substrat.
2 Dispositif à semi-conducteur selon la revendication 1, caractérisé en ce que la dite distance prédéterminée entre la dite deuxième couche d'arrêt de canal ( 8) et la dite zone active (A) est une distance telle qu'une zone d'appauvrissement générée dans la dite zone active (A) n'atteint pas la dite distance de la dite
deuxième couche d'arrêt de canal.
3 Dispositif à semi-conducteur selon la revendication 2, caractérisé en ce que la dite distance prédéterminée entre la dite deuxième couche d'arrêt de canal ( 8) et la dite zone active (A) est de environ 2 à 4 Am. 4 Dispositif à semi- conducteur selon la revendication 1, caractérisé en ce que la densité d'impuretés de la dite deuxième couche d'arrêt de canal ( 8) est de environ 102 à 104 fois celle de la dite première
couche d'arrêt de canal ( 2).
Dispositif à semi-conducteur selon la revendication 1, caractérisé en ce que le dit substrat semi-conducteur ( 1) est un substrat silicium de type P ayant une densité d'impureté de environ 1015 à io 17/cm 2, la dite première couche d'arrêt de canal ( 2) a une densité d'impureté de environ 3 fois ou plus celle du dit substrat ( 1), et la dite deuxième couche d'arrêt de canal ( 8) de environ plus de 10 fois celle de la dite première couche
d'arrêt de canal ( 2).
6 Dispositif à semi-conducteur selon la revendication 1, caractérisé en ce que le dit substrat semi-conducteur ( 1) est un substrat silicium de type N ayant une densité d'impureté de environ 1015 à 1017/cm 2, la dite première couche d'arrêt de canal ( 2) a une densité d'impureté de environ plus de 3 fois celle du dit substrat ( 1), et la dite deuxième couche d'arrêt de canal ( 8) de environ 10 fois celle de la dite première couche d'arrêt de
canal ( 2).
7 Dispositif à semi-conducteur selon la revendication 1, caractérisé en ce que la dite deuxième couche d'arrêt de canal ( 8) est formée de manière successive dans la dite zone de contact de substrat (C) du dit substrat. 8 Dispositif à semi- conducteur CMOS comprenant un substrat semi-conducteur du premier type ( 10) dopé avec une
première impureté; un puits du deuxième type semi-
conducteur ( 11) formé en dopant une deuxième impureté sur le dit substrat ( 10); une zone d'isolation destinée à définir une zone active et une zone de contact de substrat sur le dit substrat ( 10); une couche d'oxyde de champ épaisse ( 13) formée sur la dite zone d'isolation du dit substrat et sur le dit puits ( 11) afin de définir une zone active et une zone de contact de puits dans le dit puits ( 11); une première couche d'arrêt de canal ( 12 a) du dit premier type conducteur formée en dopant une première impureté ayant une densité plus élevée que celle de la dite première impureté du dit substrat ( 10), sur une partie du dit substrat en contact avec la surface inférieure de la dite couche d'oxyde de champ ( 13); et une autre première couche d'arrêt de canal ( 12 b) du deuxième type conducteur formée en dopant une deuxième impureté ayant une densité plus élevée que celle de la dite deuxième impureté du dit puits ( 11) sur une partie du dit puits ( 11) en contact avec la surface inférieure de la dite couche d'oxyde de champ, caractérisé en ce qu'il comporte en outre: une deuxième couche d'arrêt de canal ( 30 a) du dit premier type conducteur formée en dopant une première impureté ayant une densité plus élevée que celle de la dite première impureté de la première couche d'arrêt de canal ( 12 a) du dit premier type conducteur, sur une partie du dit substrat ( 10) horizontalement espacée d'une distance prescrite de la dite zone active et en contact avec la surface inférieure de la dite couche d'oxyde de champ ( 13); et une autre deuxième couche d'arrêt de canal ( 30 b) du dit deuxième type conducteur formée en dopant la dite deuxième impureté ayant une densité plus élevée que celle de la dite deuxième impureté de la dite première couche d'arrêt de canal ( 12 b) du deuxième type conducteur, sur une partie du dit puits ( 11) horizontalement espacée d'une distance prescrite de la dite zone active et en contact avec la surface inférieure de la dite couche d'oxyde de champ ( 13), les dites couches d'arrêt de canal devenant une couche d'arrêt de canal dopée double afin de réduire la
résistance du substrat et la résistance du puits.
9 Dispositif à semi-conducteur selon la revendication 8, caractérisé en ce que le dit substrat ( 10) est substrat en silicium du type P ayant une densité d'impureté de environ 1014 à 1016/cm 2, et le dit puits ( 11) est un puits du type N ayant une densité d'impureté de environ 1016 à 10 7/cm 2
Procédé de fabrication d'un dispositif à semi-
conducteur selon l'une quelconque des revendications 1 à 9,
le dit procédé étant caractérisé en ce qu'il comprend les étapes de: dépôt séquentiel d'une couche d'oxyde et d'une couche de nitrure sur le dit substrat semi-conducteur dopé avec une première impureté, gravure consécutive de la dite couche de nitrure afin de former un dessin de nitrure, et implantation ionique de la dite première impureté dans la
surface de la dite zone d'isolation du dit substrat semi-
conducteur en utilisant le dit dessin de couche de nitrure comme un masque de façon à former la dite première couche d'arrêt de canal; formation de la dite couche d'oxyde de champ par croissance thermique de la dite couche d'oxyde de la dite zone d'oxydation, et activation de la dite première couche d'arrêt de canal; enlèvement du dit dessin de couche de nitrure, recouvrement consécutif de la dite zone active et d'une partie de la dite couche d'oxyde de champ adjacente avec une photoréserve, et implantation ionique de la dite première impureté en utilisant la dite photoréserve comme masque de façon à former la dite deuxième couche d'arrêt de canal dans la dite partie du substrat semi-conducteur sous la dite couche d'oxyde de champ et dans la dite partie du dit substrat semi-conducteur de la dite zone de contact de substrat; et activation de la dite deuxième couche d'arrêt de canal, et formation d'un dispositif dans la dite zone
active par un procédé de fabrication de transistor MOS.
11 Procédé selon la revendication 10, caractérisé en ce que la dite implantation ionique destinée à former la dite première couche d'arrêt de canal est réalisée par implantation d'ion bore à l'énergie de 30 à 35 Ke V de façon à maintenir la densité d'impureté à environ 1016 à
7/cm I -
12 Procédé selon la revendication 11, caractérisé en ce que la dite implantation ionique destinée à former la dite deuxième couche d'arrêt de canal est réalisée par implantation d'ion bore à l'énergie de 140 Ke V ou plus de façon maintenir la densité d'impureté à environ 1018 à
î 021/cm 2-
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13 Procédé selon la revendication 12, caractérisé en ce que la largeur de la dite couche d'oxyde de champ positionnée de manière adjacente à la dite zone active et recouverte par la dite photoréserve est de environ 2 à 4 Am.
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| ITMI910106A0 (it) | 1991-01-18 |
| ITMI910106A1 (it) | 1992-07-18 |
| IT1246231B (it) | 1994-11-16 |
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