JP4804754B2 - 保護素子 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、保護素子に関し、特に被保護素子の高周波特性を劣化させずに静電破壊電圧を大幅に向上させる保護素子に関する。
【背景技術】
【０００２】
第１１図に、接合または容量を有する半導体装置の等価回路図を示す。
【０００３】
第１１図（Ａ）は、ＧａＡｓＭＥＳＦＥＴ、第１１図（Ｂ）は、バイポーラトランジスタ、第１１図（Ｃ）は、ＭＯＳＦＥＴを示す等価回路図である。
【０００４】
このように、どのような半導体デバイスも、静電破壊電圧を考えるとき、図の如くダイオード、容量、抵抗（高周波デバイスの場合はインダクタを含むこともある）から構成される等価回路で表現できる。
【０００５】
また、このダイオードは、ＰＮ接合やショットキ接合を表す。例えばＧａＡｓＭＥＳＦＥＴのダイオードはショットキーバリアダイオードであり、バイポーラトランジスタのダイオードはＰＮ接合ダイオードである。
【０００６】
従来の半導体装置において、一般に静電気からデバイスを保護するには、静電破壊しやすいＰＮ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の如く、一般に静電気からデバイスを保護するには、静電破壊しやすい、ＰＮ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が考えられる。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかった。
【０００８】
このため、これらのマイクロ波通信用デバイスは、他の音響用、映像用、電源用デバイスと異なり、これらのデバイスに内在するショットキ接合容量またはＰＮ接合容量、ゲートＭＯＳ容量が小さく、それらの接合が静電気に弱いという問題があった。また、マイクロ波集積回路に集積化される容量も容量値が小さく、絶縁破壊に弱いという問題があった。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、一の方向に延在する２つの側面を有し、前記一の方向に対して直交する方向の幅が５μｍ以下の第１の高濃度不純物領域と、前記第１の高濃度不純物領域の１つの前記側面に対向配置され、該第１の高濃度不純物領域よりも前記一の方向に対して直交する方向の幅が広く、該第１の高濃度不純物領域と同導電型の第２の高濃度不純物領域と、前記前記第１および第２の高濃度不純物領域の周囲に配置される半絶縁性の絶縁領域と、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成され、電子電流およびホール電流の経路となる第１の電流経路と、前記第２の高濃度不純物領域から、前記第１および第２の高濃度不純物領域よりも深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成され、電子電流およびホール電流の経路となる第２の電流経路とを具備し、前記第１および第２の高濃度不純物領域を２端子として、被保護素子の２端子間に並列に接続し、前記被保護素子の２端子間に印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記静電エネルギーを減衰させることにより解決するものである。
【００１１】
以下に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００１２】
第１に、静電破壊しやすいＰＮ接合又は、ショットキ接合を含む被保護素子、あるいは容量を構成する被保護素子の２端子間に、高濃度領域−絶縁領域−高濃度領域からなる保護素子を並列接続することにより、外部から印加される静電エネルギーをバイパスさせることができる。これにより保護素子が接続された端子間では、静電破壊に弱い接合や容量が存在する動作領域に至る経路途中で保護素子により静電エネルギーが放電されるので、静電破壊から被保護素子を保護することができる。
【００１３】
第２に、保護素子は、高濃度領域−絶縁領域−高濃度領域からなり、ＰＮ接合を有さないため、保護素子自体の寄生容量が発生しない。被保護素子と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、被保護素子の静電破壊を防ぐことができる。
【００１４】
第３に、保護素子を接続することにより、最低静電破壊電圧となる２端子間の静電破壊電圧を２０Ｖ以上向上させることができ、２００Ｖ以上にできる。
【００１５】
第４に、被保護素子の端子と接続するパッドに近接して保護素子を接続することにより、静電エネルギーの印加直後に放電することができ、より静電破壊耐圧の向上に寄与できる。
【００１６】
第５に、被保護素子の端子と接続するボンディングパッドから動作領域への経路途中に保護素子を接続することにより、最も効果的に動作領域の静電破壊に弱い接合や容量を静電破壊から保護できる。
【００１７】
第６に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
【００１８】
第７に、保護素子２００は、保護素子の端子となる第１Ｎ＋型領域２０１および第２Ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とすることにより、絶縁領域２０３に第２の電流経路Ｉ２が形成され、電子電流、ホール電流、再結合のいずれも広い範囲に分布し、その分伝導度変調効率が高くなる。
【００１９】
第８に、第２の電流経路Ｉ２により電流が広い範囲に渡って流れるため温度が低下し、その分キャリアの移動度が上がり、さらに電流が増える。
【００２０】
第９に、第２の電流経路Ｉ２により、印加される静電気の電圧が高くなればなるほど伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
【００２１】
第１０に、保護素子の一方の端子となる高濃度領域の幅を５μｍ以下とすることで、第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
【００２２】
第１１に、第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保することにより、静電破壊電圧を２０倍以上向上させることができる
第１２に、ｂ構造では、第１Ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。具体的にはβを２５μｍ確保すればａ構造の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
【００２３】
第１３に、チップ上の配置によって、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合には、第１Ｎ＋型領域２０１を対向面ＯＳから離間する方向に曲折して延在部３００を設け、延在部３００と他の構成要素との間に幅（γ）１０μｍ以上の絶縁領域２０３を確保し、延在部３００と第２Ｎ＋型領域２０２間に伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成する。
【００２４】
これにより、延在部３００および第２Ｎ＋型領域２０２の外側方向により大きな電流経路を確保できる。装置の深さ方向にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を第１図から第１０図を用いて詳細に説明する。
【００２６】
第１図は保護素子を示す概要図である。
【００２７】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板２０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１Ｎ＋型領域２０１、第２Ｎ＋型領域２０２として説明する。第１および第２Ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２Ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部２０３ａ、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域２０３ｂである。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は、１×１０３Ωｃｍ以上が望ましい。
【００２８】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００２９】
この２つのＮ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。Ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
【００３０】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００３１】
これら、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を、被保護素子の２つの端子間に並列に接続する。第１および第２Ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００３２】
第２図および第３図に、金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子である例えばＭＥＳＦＥＴ１００の端子と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。第２図は、第１および第２Ｎ＋型領域２０１、２０２とショットキ接合を形成する金属電極２０４であり、第３図はオーミック接合を形成する金属電極２０４である。ここでは便宜上、ショットキー接合の金属電極２０４ｓ、オーミック接合の金属電極２０４ｏとして説明する。
【００３３】
第２図（Ａ）は、金属電極２０４ｓが、第１Ｎ＋型領域２０１および／又は第２Ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両Ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２Ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４ｓは、第１、第２Ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板１０１に延在され基板表面とショットキ接合を形成しても良い。
【００３４】
また、第２図（Ｂ）、第２図（Ｃ）の如く、第１、第２Ｎ＋型領域２０１、２０２上に、保護用窒化膜などの縁膜膜２０５を介して金属電極２０４ｓを設けても良い。この場合、金属電極２０４ｓは半絶縁基板１０１上に延在され、基板１０１を介して第１、第２Ｎ＋型領域２０１、２０２と接続することになる。更に第２図（Ｄ）の如く、両Ｎ＋型領域２０１、２０２の上には金属層が設けられず、その外側の半絶縁基板１０１と金属電極２０４ｓがショットキ接合を形成する構造であってもよい。
【００３５】
第２図（Ｂ）、第２図（Ｃ）、第２図（Ｄ）の場合すべて、金属電極２０４ｓは第１、および／又は第２Ｎ＋型領域２０１、２０２とは直接接続されない。このように金属電極２０４ｓは第１および／または第２のＮ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板とショットキ接合を形成する構造でもよい。すなわち、第２図（Ｂ）、第２図（Ｃ）、第２図（Ｄ）の如く第１、第２Ｎ＋型領域２０１、２０２と金属電極２０４ｓは接する必要はなく、５μｍ以内であれば半絶縁基板を介してＮ＋型領域と金属電極２０４ｓとは充分な接続を確保できる。
【００３６】
一方第３図には、第１及び／又は第２Ｎ＋型領域とオーミック接合を形成する金属電極２０４ｏを示す。
【００３７】
金属電極２０４ｏは、前記第１および／又は第２Ｎ＋型領域２０１、２０２とオーミック接合を形成してもよい。半絶縁基板１０１と金属電極２０４ｏとはオーミック接合を形成することはできないので、この場合は隣接する基板１０１上に金属電極２０４ｏが延在することはない。金属電極２０４ｏは、被保護素子のボンディングパッド（またはボンディングパッドに接続する配線）１２０と接続させるが、オーミック接合の場合は、図の如く、他の金属層２０６を介して金属電極２０４ｏとパッド（または配線）１２０と接続させる。
【００３８】
オーミック接合の方がショットキ接合より抵抗分が小さく、静電気を通しやすい。その意味ではオーミック接合の方がショットキ接合より静電破壊からの保護効果は大きい。
【００３９】
しかしオーミック接合は、オーミック電極金属２０４ｏが深く基板内部まで拡散することが多く、高濃度層の深さ以上にオーミック電極金属２０４ｏが達すると、基板の半絶縁領域とオーミック電極金属２０４ｏが接触することになり、このときは逆に保護素子２００自身が静電破壊しやすくなる。
【００４０】
例えば第１Ｎ＋領域２０１、第２Ｎ＋領域２０２ともオーミック接合による金属が設けられ、オーミック接合どうしの距離が１０μｍとして、オーミック電極金属２０４ｏがＮ＋領域２０１、２０２の深さ以上に基板の半絶縁領域まで拡散していたとすると、Ｎ＋領域の深さより深い部分ではオーミック接合−絶縁領域−オーミック接合の構造ができており、この構造は静電エネルギーに弱いことがわかっているため、このとき保護素子自身が静電破壊してしまう恐れが出てくる。
【００４１】
従ってオーミック電極金属２０４ｏがこれら２つのＮ＋領域の深さ以上に基板の半絶縁領域まで拡散してしまう場合は、ショットキ接合でなければならず、オーミック電極金属２０４ｏがＮ＋領域の深さにまで達しない場合はオーミック接合の方が保護効果が大きい。
【００４２】
また、第３図（Ｂ）の如く、保護素子２００の２端子が共に同じ金属電極構造である必要はなく、第１および第２Ｎ＋型領域が、それぞれ単独に、第２図および第３図に示す構造を有していても良い。更に一方の端子は金属電極２０４を有し、他方の端子は金属電極２０４を設けなくても良いが、抵抗分を小さくするため、できるだけ設けた方が良く、その分、保護効果が増す。
【００４３】
尚、これら金属電極２０４は、ボンディングパッドの一部またはボンディングパッドに接続する配線の一部であっても良く、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
【００４４】
第４図は、保護素子の接続例を示す第１の実施形態であり、被保護素子としてＧａＡｓＭＥＳＦＥＴを例に説明する。第４図（Ａ）は平面図、第４図（Ｂ）は第４図（Ａ）のＡ−Ａ線断面図であり、第４図（Ｃ）は第４図（Ａ）の等価回路図である。
【００４５】
第４図（Ａ）、第４図（Ｂ）のごとく、被保護素子１００は、ＭＥＳＦＥＴであり、半絶縁基板１０１であるＧａＡｓ表面に設けた動作層１０２とショットキ接合を形成するゲート電極１０５と、動作層１０２両端に設けた高濃度不純物領域からなるソース領域１０３およびドレイン領域１０４と、その表面にオーミック接合を形成するソース電極１０６およびドレイン電極１０７とを有する。ここで、各電極が接続する動作層１０２、ソースおよびドレイン領域１０３、１０４をＦＥＴの動作領域１０８と称し、第４図（Ａ）では破線で示す。
【００４６】
本明細書においては、ＦＥＴ動作領域１０８内のゲート電極１０５、ソース電極１０６、ドレイン電極１０７は、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４を介してゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰとそれぞれ接続する、とする。また、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４が集束し、対応する各パッドに至る部分をゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと称する。
【００４７】
端子について、ここでの図示は省略するが、被保護素子１００に、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰすべてを具備していなくてもよく、パッドは配置されていないが端子は存在する場合を含むとする。例えば、２個のＦＥＴを集積化した２段アンプＭＭＩＣにおいては、前段ＦＥＴのドレインと後段ＦＥＴのゲートには、パッドは存在しないが端子は存在する、というような場合である。
【００４８】
各配線１１２、１１３、１１４は金属配線に限らず、Ｎ＋層による抵抗なども含む。また動作領域１０８内の各電極に対応する各ボンディングパッドＳＰ、ＤＰ、ＧＰは、一様な配線だけにより接続しているとは限らず、配線途中に抵抗や容量、インダクタなどが挿入されている場合も含む。すなわちＤＣ、ＡＣ、高周波、何らかの電気的信号が、各動作領域内１０８の電極と相当する各ボンディングパッドの間を伝わる、すべての場合を含むとする。
【００４９】
ここでは一例として、ゲート電極１０５、ソース電極１０６およびドレイン電極１０７はそれぞれ金属配線１１２、１１３、１１４により延在されゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰと接続する。
【００５０】
ＭＥＳＦＥＴにおいては、ゲートショットキ接合容量の小さいゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域１０８と動作領域１０８表面に設けられたゲート電極１０５との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる。
【００５１】
第４図（Ｂ）、第４図（Ｃ）の如く、ＧａＡｓＭＥＳＦＥＴ１００において、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
【００５２】
静電破壊からの保護は、弱い接合であるゲート電極１０５のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２端子間に並列に上記の保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
【００５３】
本実施形態では、第４図（Ａ）、第４図（Ｃ）の如く、ソース端子Ｓ−ゲート端子Ｇの２端子間となるソースパッドＳＰ−ゲートパッドＧＰ間と、ドレイン端子Ｄ−ゲート端子Ｇの２端子間となるドレインパッドＤＰ−ゲートパッドＧＰ間に、保護素子２００をそれぞれ並列に接続する。これにより、２端子が接続するボンディングパッドから印加された静電エネルギーを各配線１２０を使用して、保護素子２００内部で、一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。ここでは、ゲート端子Ｇ−ドレイン端子Ｄ間、およびゲート端子Ｇ−ソース端子Ｓ間の両方に保護素子２００を接続して放電させるが、どちらか一方だけでもよい。
【００５４】
第４図（Ａ）の保護素子のＢ−Ｂ線断面図は、第２図（Ａ）と同様である。このように、本明細書において保護素子２００の接続とは、被保護素子１００が形成される半絶縁性基板１０１表面に、４μｍの離間距離をもって第１Ｎ＋型領域２０１、および第２のＮ＋型領域２０２を注入・拡散により形成し、第１Ｎ＋型領域２０１をＦＥＴの１つの端子と接続し、第２のＮ＋型領域２０２をＦＥＴの他の端子と接続することをいい、被保護素子であるＭＥＳＦＥＴ１００と保護素子２００は同一チップに集積化される。尚、基板表面が半絶縁性でない場合は、不純物イオン注入による絶縁化領域２０３が両Ｎ＋型領域２０１、２０２の間に形成される。
【００５５】
また、本明細書においては説明の便宜上、ＦＥＴ１００の１つの端子であるゲート端子Ｇに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とし、他の端子となるソース端子Ｓおよびドレイン端子Ｄに接続する保護素子２００の端子を第２Ｎ＋型領域２０２として説明する。つまり、第１図では、ＦＥＴ１００に接続する保護素子２００が２つあり、それぞれの第１Ｎ＋型領域２０１が金属電極２０４を介してゲートパッドＧＰに接続し、第２Ｎ＋型領域２０２が金属電極２０４を介してドレインパッドＤＰおよびソースパッドＳＰに接続する。金属電極２０４と第１および第２Ｎ＋型領域２０１、２０２はショットキ接合を形成し、金属電極２０４の一部は半絶縁基板１０１に延在され基板表面とショットキ接合を形成する。尚金属電極２０４の構造は、一例であり第２図および第３図のいずれであってもよい。
【００５６】
すなわち、この保護素子２００は、各パッドに接続する配線１２０を介して１つの端子となる第１Ｎ＋型領域２０１をゲートパッドＧＰに、もう１つの端子となる第２Ｎ＋型領域２０２をソースパッドＳＰおよびドレインパッドＤＰに接続しており、ＦＥＴの接合であるゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に並列に接続されている。
【００５７】
これにより、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＦＥＴ動作領域上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、ＦＥＴを静電破壊から保護することができる。放電させるのはゲート端子Ｇ−ソース端子Ｓ間、およびゲート端子Ｇ−ドレイン端子Ｄ間である。またどちらか一方でもよい。つまり、この構造により、保護素子を用いない従来構造と比較して、ＦＥＴの静電破壊電圧を大幅に向上させることができる。
【００５８】
従来では、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に印加された静電エネルギーは、動作領域１０８に１００％伝わっていたが、本発明によれば、各配線またはボンディングパッドを利用して、静電エネルギーを一部保護素子２００にバイパスさせ、保護素子２００内部で放電させることができる。これにより動作領域１０８に伝わる静電エネルギーを、動作領域１０８のゲート電極−ソース電極間およびゲート電極−ドレイン電極間の静電破壊電圧を越えない程度まで減衰することができる。
【００５９】
第５図には、保護素子の１つの端子の金属電極にボンディングパッドを利用した例を示す。第５図（Ａ）は平面図であり、第５図（Ｂ）は、Ｃ−Ｃ線断面図である。
【００６０】
第４図では、ソースパッドＳＰおよびドレインパッドＤＰから配線１２０を引き出し、その配線１２０に保護素子２００を接続した例を示した。第５図では、ソースパッドＳＰおよびドレインパッドＤＰ周辺に、各ボンディングパッドの最下層のショットキ金属層２１０とショットキ接合を形成する第２Ｎ＋型領域２０２を設けて、ソースパッドＳＰ、ドレインパッドＤＰの一部を第２Ｎ＋型領域２０２に接続する金属電極２０４として利用する構造である。第１Ｎ＋型領域２０１は、第２Ｎ＋型領域２０２と近接するように配置され、ゲートパッドＧＰに接続する配線１２０と接続させる。このように、ＦＥＴの他の端子と接続するソースパッドＳＰ、ドレインパッドＤＰに直接第２Ｎ＋型領域２０２を接続し、各パッドに近接して保護素子２００を配置すると、ソース、ドレインパッドＳＰ、ＤＰから直接保護素子２００に静電エネルギーを放電できるため静電破壊電圧を向上させる効果が大きく、更にパッド周辺のスペースを有効利用できるため、保護素子２００を追加することによるチップ面積の増大を防ぐことができる。
【００６１】
また図示はしないが、ゲートパッドＧＰに直接第１Ｎ＋領域２０１を接続し、更に第２Ｎ＋型領域２０２は第１Ｎ＋型領域２０１と近接するように配置し、且つソースパッドＳＰ、ドレインパッドＤＰに接続する配線１２０と接続させると、ゲートパッドＧＰから直接保護素子２００に静電エネルギーを放電でき、同様に静電破壊電圧を向上させる効果が大きく、保護素子２００追加によるチップ面積の増大も防げる。
【００６２】
第６図は、信号経路途中に保護素子２００を接続したものである。上述の如くゲート電極１０５のショットキ接合が最も静電破壊に弱く、実際に破壊するのは動作領域１０８のゲート電極１０５部分が最も多い。そこで、第６図の如くゲートパッドＧＰから動作領域１０８のゲート電極１０５に至る信号経路途中に保護素子２００を接続することで、最も効果的に静電破壊から保護することができる。
【００６３】
この場合、第１Ｎ＋型領域２０１は、ゲートパッドＧＰから動作領域１０８に至るゲート配線１１２の一部に接続する。第２Ｎ＋型領域２０２は、ソースパッドＳＰおよびドレインパッドＤＰまたは各パッドに接続する配線１２０と接続する。例えば第６図のゲート−ソース間では、第２Ｎ＋型領域２０２を第１Ｎ＋型領域２０１と近接して配置するため、第２Ｎ＋型領域２０２の部分までソースパッドＳＰから配線１２０が延在される。
【００６４】
例えば、ゲート配線１１２をソースパッドＳＰまたはドレインパッドＤＰに近接するように引き回して動作領域１０８に接続すれば、信号経路途中で、しかもＦＥＴのパッドに近接して保護素子２００を接続することができ、静電エネルギーからの保護により効果的である。
【００６５】
また、保護素子２００は、端子である第１および第２Ｎ＋型領域２０１、２０２の距離が長いほうが効果的である。この距離は例えば１０μｍ以上が好ましいので、被保護素子のパッドや配線の一部を保護素子２００の金属電極２０４として利用するとよい。例えばパッドの少なくとも１辺に沿って保護素子を接続すれば、パッド周辺のスペースを活用して効果的に接続することができる。
【００６６】
ここで、ＦＥＴではゲートショットキ接合、及びゲートＰＮ接合が最も静電破壊に弱いため、ゲート端子Ｇ−ソース端子Ｓ間、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子を接続する一例を示したが、ソース端子Ｓ−ドレイン端子Ｄ間に保護素子を並列に接続してもよい。
【００６７】
第７図には、その概念図を示す。接続例は一例である。例えばこの場合、ソースパッドＳＰに接続する保護素子２００の端子を第２Ｎ＋型領域２０２とし、ドレインパッドＤＰに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とする。第２Ｎ＋型領域は、パッド周辺に設けられ、ソースパッドＳＰを金属電極２０４として利用している。
【００６８】
この等価回路図は第７図（Ｂ）である。この場合、ゲート端子Ｇ−ソース端子Ｓ間のショットキバリアダイオードとゲート端子Ｇ−ドレイン端子Ｄ間のショットキバリアダイオードが直列に接続したものを保護している。これは、例えばスイッチ回路装置のようにソース電極とドレイン電極が両方とも入出力端子として信号の出入り口になっている場合などに、この保護素子の接続は効果がある。
【００６９】
一般にＧａＡｓＭＥＳＦＥＴは衛星放送、携帯電話、無線ブロードバンド用など、ＧＨｚ帯以上のマイクロ波用途に用いられる。従って良好なマイクロ波特性を確保するため、ゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、ＧａＡｓＭＥＳＦＥＴを集積化したＭＭＩＣを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を大きく劣化させ、使用できなかった。
【００７０】
しかし本発明の静電破壊保護素子はＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００７１】
また、第８図、第９図は、保護素子の他の接続例を示す等価回路図である。前述の如く本発明の保護素子はショットキ接合に限らずＰＮ接合も保護することができる。
【００７２】
第８図は、シリコンバイポーラトランジスタである。動作領域３０２は、基板に例えばＮ型のコレクタ領域、Ｐ型のベース領域、Ｎ型のエミッタ領域を設け、コレクタ電極３０５、ベース電極３０４、エミッタ電極３０３を接続したものである。コレクタ電極３０５、ベース電極３０４、エミッタ電極３０３は動作領域外で集束してコレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子Ｅとなる。またコレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子ＥにはそれぞれコレクタパッドＣＰ、ベースパッドＢＰ、エミッタパッドＥＰが接続する。
【００７３】
エミッタパッドＥＰ、ベースパッドＢＰ、コレクタパッドＣＰから引き出した配線１２０を金属電極２０４として保護素子２００を接続する。また、第５図、第６図の如くパッドやパッドに接続する配線の一部を金属電極２０４として利用することにより、保護素子２００の１方の端子をパッドまたは配線と直接接続してもよい。更に、例えばベース端子Ｂと接続するベースパッドから動作領域へ至る配線に、保護素子２００の１端子を接続してもよい。尚、この場合基板はシリコン基板であるので、保護素子２００の絶縁領域２０３は、不純物イオン注入による絶縁化領域２０３ｂである。
【００７４】
このようなＮＰＮトランジスタでは、ベース−エミッタ間接合、ベース−コレクタ間接合がそれぞれＰＮ接合であり、コレクタ−エミッタ間接合がＮＰＮ接合である。特に高濃度層同士の接続であるエミッタ−ベース間が最も静電破壊に弱く、次いでエミッタ−コレクタ間が弱い接合である。集積回路においてベース端子Ｂが直接パッドに接続せず、エミッタ端子Ｅとコレクタ端子Ｃが直接パッドに接続している場合は、エミッタ−コレクタ間が最も静電破壊に弱くなる。
【００７５】
そこで、第８図（Ｂ）の如く、ベース−エミッタ間接合、ベース−コレクタ間接合、コレクタ−エミッタ間接合にそれぞれ並列に保護素子を接続している。これにより、１つの素子内の全てのＰＮ接合を保護素子により保護することができる。コレクタ−エミッタ間接合に並列に保護素子を接続する場合は、ＮＰＮ接合に保護素子を並列に接続したことになる。
【００７６】
この図においてはエミッタパッドＥＰには保護素子２００が２つ接続している。このように同一パッドに対して複数の保護素子２００が接続されてもよい。
【００７７】
第８図（Ｃ）は、被保護素子のエミッタ−コレクタ間のみに保護素子を接続した等価回路図である。エミッタ−コレクタ間は、ベース−エミッタ間の次に静電破壊に弱い。エミッタがＧＮＤで、コレクタが出力端子となる場合が多く、このようなときはエミッタ−コレクタ間に保護素子を接続すると良い。ベースが入力端子となる場合も多く、そのときはベース−エミッタ間に保護素子を入れると良い。
【００７８】
近年シリコンバイポーラトランジスタは急速に微細化、立体構造化が進み、寄生容量、寄生抵抗を大幅に低減することにより、従来ＧａＡｓデバイスでしか達成できなかったマイクロ波特性が得られるようになり、携帯電話、無線ブロードバンドのローノイズアンプやＲＦブロック用ＭＭＩＣなどのＧＨｚ帯のマイクロ波用途に広く使用されるようになった。従ってＧａＡｓＭＥＳＦＥＴ同様、良好なマイクロ波特性を確保するため、エミッタ幅もサブミクロンオーダーとなっており、エミッタ−ベース接合容量、ベース−コレクタ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、シリコンマイクロ波バイポーラトランジスタのマイクロ波特性を大きく劣化させ、使用できなかった。
【００７９】
しかし本発明の静電破壊保護素子はＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、シリコンマイクロ波バイポーラトランジスタのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００８０】
次に、第９図を参照して、保護素子の接続例の第２の実施形態として、容量を例に説明する。
【００８１】
第９図（Ａ）は、集積回路に内蔵される容量の平面図であり、第９図（Ｂ）は第９図（Ａ）のＤ−Ｄ線断面図、第９図（Ｃ）は等価回路図である。この場合、埋め込み酸化膜４０２を設けたシリコン基板４０１表面に、絶縁化領域２０３ｂを挟んで第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を設け、保護素子２００とする。また、下層電極４０４および上層電極４０３が、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２とそれぞれオーミック接合を形成する。上層電極４０３および下層電極４０４は、誘電体となる層間酸化膜４０５を介して配置される。従来は、基板４０１に設けた絶縁化層１２５により、上層電極４０３と下層電極４０４の電位を分離するだけであったが、本実施形態の如く基板４０１に更に保護素子２００を形成することにより、第９図（Ｃ）の如く上層電極４０３と下層電極４０４の間に保護素子２００を並列に接続した構造となる。一般に層間酸化膜４０５は薄く、容量の２つの端子である上層電極４０３−下層電極４０４間に外部より静電エネルギーが印加されたとき、層間酸化膜４０５が絶縁破壊されやすい。またマイクロ波集積回路に集積化される容量は容量値が小さく、尚いっそう絶縁破壊されやすい。従って保護素子２００間で、外部から印加される静電エネルギーの一部を放電させ、層間に印加される静電エネルギーを低減することにより絶縁破壊から容量を保護することができる。
【００８２】
また、第１０図はＭＯＳＦＥＴを示す。
【００８３】
動作領域５０２は、基板に例えばＮ型のドレイン領域、Ｎ型のソース領域、Ｐ型のチャネル領域を設け、ドレイン電極５０５、ソース電極５０４、ゲート電極５０３を接続したものである。ドレイン電極５０５、ソース電極５０４、ゲート電極５０３は動作領域外で集束してドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇとなる。またドレイン端子Ｄ、ソース端子Ｓ、ゲート端子ＧにはそれぞれドレインパッドＤＰ、ソースパッドＳＰ、ゲートパッドＧＰが接続する。
【００８４】
ドレインパッドＤＰ、ソースパッドＳＰ、ゲートパッドＧＰから引き出した配線１２０を金属電極２０４として保護素子２００を接続する。また、第５図、第６図の如くパッドやパッドに接続する配線の一部を金属電極２００として利用することにより、保護素子２００の１方の端子をパッドまたは配線と直接接続してもよい。更に、例えばゲート端子Ｇが接続するパッドから動作領域へ至る配線に、保護素子２００の１端子を接続してもよい。尚、この場合基板はシリコン基板であるので、保護素子２００の絶縁領域２０３は、不純物イオン注入による絶縁化領域２０３ｂである。
【００８５】
ＭＯＳＦＥＴは、ゲート電極と動作領域との間にゲート絶縁膜が存在し、ゲートＭＯＳ容量を構成している。等価回路上はゲート−ソース間およびゲート−ドレイン間に、容量が存在していることになる。ゲート絶縁膜はスイッチングスピードを向上させるために、非常に薄く設けられており、ゲート容量が静電破壊に弱い。
【００８６】
そこで、第１０図の如く、ＭＯＳＦＥＴのゲート−ソース間、およびゲート−ドレイン間に保護素子２００を並列に接続することで、弱いゲートＭＯＳ容量を静電破壊から保護することができる。
【００８７】
また、第１０図（Ｃ）の如く、例えばゲート−ソース間など、被保護素子の２端子間のいずれか１つに接続してもよい。
【００８８】
近年ＭＯＳＦＥＴはＰＣ用マイクロプロセッサＬＳＩやメモリ用ＬＳＩの高速化を図るため、微細化、立体構造化が進み、寄生容量、寄生抵抗を大幅に低減することにより、従来ＧａＡｓデバイスでしか達成できなかったマイクロ波特性が得られるようになり、携帯電話、無線ブロードバンドのパワーアンプやＲＦブロック用ＭＭＩＣなどのＧＨｚ帯のマイクロ波用途に広く使用されるようになった。従ってＧａＡｓＭＥＳＦＥＴ同様、良好なマイクロ波特性を確保するため、ゲート長もサブミクロンオーダーとなっており、ゲートＭＯＳ容量が極めて小さく設計されている。さらに、高速化を図るためゲート酸化膜も薄くなっていることも原因して、静電破壊に非常に弱く、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有しており、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、マイクロ波ＭＯＳＦＥＴのマイクロ波特性を大きく劣化させ、使用できなかった。
【００８９】
しかし本発明の静電破壊保護素子は、ＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、マイクロ波ＭＯＳＦＥＴのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００９０】
本発明の保護素子はＰＮ接合、ショットキー接合または容量を有する被保護素子の２端子間に接続することにより、保護素子内で静電エネルギーを放電させ、被保護素子の静電破壊耐圧を向上させるものである。すなわち、上述の例に限らずＰＮ接合、ショットキ接合を有する全ての半導体素子に適用できるものである。また、接続例は一例であり、請求項に記載の範囲によってのみ、規定されるものである。
【００９１】
上述の被保護素子においては、従来ではいずれも被保護素子のいずれか２端子間の最低静電破壊電圧は２００Ｖ以下であった。しかし、本発明の保護素子を接続することにより、最低静電破壊電圧となる２端子間の静電破壊電圧を、保護素子接続前と比較して２０Ｖ以上向上させることができ、２００Ｖ以上とすることができる。
【００９２】
ここで、保護素子２００の形状及び接続位置について、さらに説明する。保護素子２００に静電気が印加されたときには静電気電流が発生すると考えられるので、保護素子２００に静電気電流を多く流せればより保護効果が向上する。すなわち、保護素子２００を流れる静電気電流をより多く流せるように保護素子２００の形状及び接続位置を考慮するとよい。
【００９３】
上述の如く、本実施形態の保護素子は、第１の高濃度不純物領域２０１と、第２の高濃度不純物領域を対向配置し、両領域周囲に絶縁領域２０３を配置した構造である。両領域を２端子として被保護素子に接続し、被保護素子の２端子間に印加される静電エネルギーを第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２間で放電させる。
【００９４】
第１２図の如く第１の高濃度不純物領域２０１は、第２の高濃度不純物領域２０２に対向する１つの側面と、逆側の側面とを有する。第２の高濃度不純物領域も同様に、第１の高濃度不純物領域２０１に対向する１つの側面と、逆側の側面を有する。両領域が互いに対向している１つの側面を対向面ＯＳと称する。
【００９５】
尚、以下第１の高濃度不純物領域は第１Ｎ＋型領域２０１、第２の高濃度不純物領域は第２Ｎ＋型領域２０２を例に説明するが、本実施形態の第２高濃度不純物領域２０２は１つの拡散領域に限らない。つまり、第１の高濃度不純物領域２０１に対向配置され、静電エネルギーを放電するために利用されるすべての高濃度不純物領域を総称する。すなわち、第２の高濃度不純物領域２０２は、１つの第１の高濃度不純物領域２０１に対向配置されていれば、１つの不純物拡散領域から構成されてもよいし、分割された複数の不純物領域の集合であってもよい。
【００９６】
また、第２の高濃度不純物領域２０２は、複数種類に分かれている場合互いに直接は連続せず不連続になっていてもよい。つまり同じ被保護素子１００の同じ端子に接続されていて、対向する第１の高濃度不純物領域２０１が共通である第２の高濃度不純物領域２０２は第２の高濃度不純物領域２０２上に金属電極がある場合、静電気による電圧により空乏層が金属電極に達して保護素子自体が破壊しない程度に十分高い不純物濃度を保っていれば、不純物濃度の違いがあってもよい。また、それらの不純物濃度の違い、サイズの違い、形状の違いなど何種類違いがあってもそれらを総称して第２の高濃度不純物領域２０２とする。
【００９７】
同様に、同じ被保護素子１００の同じ端子に接続されていて、対向する第２の高濃度不純物領域２０２が共通である第１の高濃度不純物領域２０１は不純物濃度の違い、サイズの違い、形状の違いなど何種類あってもそれらを総称して第１の高濃度不純物領域２０１とする。
【００９８】
また、以下の絶縁領域２０３は、ＧａＡｓ基板の一部（２０３ａ）を例に説明するが、上述の如く基板に不純物をイオン注入して絶縁化した絶縁化領域（２０３ｂ）でも同様に実施できる。
【００９９】
第１２図は、ＩＳＥ ＴＣＡＤ（ＩＳＥ社製ＴＣＡＤ）で保護素子２００の電圧−電流特性をデバイスシミュレーションしたときの断面モデルである。５０μｍ厚のＧａＡｓ半絶縁基板上にドーズ量５×１３ｃｍ−２、加速電圧９０ＫｅＶのイオン注入とアニールにより第１Ｎ＋領域２０１、第２Ｎ＋領域２０２を形成し、保護素子２００を形成する。すなわち、この構造では第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２間および両領域の周囲がすべて絶縁領域２０３となる。
【０１００】
第１Ｎ＋領域２０１は、第１２図に示す如く両領域の対向面ＯＳに対して離間する方向の幅α１を５μｍ程度以下とし、具体的には３μｍとする。α１は狭ければ狭いほどよいが、保護素子として機能する限界として０．１μｍ以上は必要である。また、本実施形態では第２Ｎ＋型領域２０２と４μｍ程度離間してほぼ平行に配置するが、放電しやすくするために平面パターンにおいて第１Ｎ＋型領域の先を尖らせた形状とし、すなわち、第２Ｎ＋型領域２０２との離間距離が変化するパターンであってもよい。α１を５μｍ以下とする根拠については後述する。
【０１０１】
第１Ｎ＋型領域２０１および第２Ｎ＋領域２０２には、図１２の如く金属電極２０４が接続する。尚、金属電極２０４と第１および第２Ｎ＋型領域の接続方法には、図２および図３に示すものが考えられる。
【０１０２】
第２Ｎ＋型領域２０２は、例えばパッドの下に設けられた拡散領域であり、ここではその幅α２は５１μｍとする。第１および第２Ｎ＋型領域のそれぞれに金属電極２０４を１μｍずつ内側に設けた。また、デバイスサイズとなる奥行き（例えばＦＥＴであればゲート幅）は１μｍとする。
【０１０３】
そして第１Ｎ＋領域２０１をプラス、第２Ｎ＋領域２０２をマイナスにして、２２０ｐＦ、０Ωで静電気電圧７００Ｖが印加されたことを想定して１Ａの電流を流すシミュレーションを行った。
【０１０４】
第１３図、第１４図、第１５図には、それぞれシミュレーションによる電子電流密度、ホール電流密度および再結合密度の分布を示す。単位はいずれもｃｍ−３である。尚、第１３図には、上部に第１２図に示した断面モデルを重ねて配置した。第１４図および第１５図も同様である。
【０１０５】
第１３図の電子電流密度分布において、ｐ１領域が、第１Ｎ＋型領域２０１、第２Ｎ＋型２０２領域両方にまたがる領域の中で最も密度が高い領域である。電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が遥かに大きいので電子電流を電流の代表として、本実施形態では、第１および第２のＮ＋型領域周辺、もしくは基板表面から、ｐ１の１割程度の電子電流密度となるｑ１領域付近までを保護素子２００の電流経路と定義する。ｑ１領域付近までとした理由は、ｑ１領域よりも電流密度が少ない領域では、動作に影響しないと考えられるためである。
【０１０６】
第１３図からも明らかなように、α１の幅が狭いことにより電流は、第１Ｎ＋領域２０１の対向面ＯＳと逆の側面にも多く回り込んで流れている。この回り込み電流は静電気が印加されたときも同様に発生すると考えられる。
【０１０７】
第１Ｎ＋領域２０１の外側にあるｑ１領域は第１Ｎ＋領域２０１から最も遠い場所で、Ｘ軸で２０μｍ付近となっている。第１Ｎ＋領域２０１の外側の端のＸ座標は第１２図のとおり５μｍであり、第１Ｎ＋領域２０１の外側１５μｍまでは、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も電子電流密度の高い領域の１割程度の電子電流が流れている。
【０１０８】
第１４図のホール電流も同様に第１Ｎ＋領域２０１の外側に回り込みがある。このホール電流密度分布においてＸ座標２０μｍ付近のｑ２領域のホール電流密度は、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も密度の高いホール電流密度のｐ２領域に対し２％程度のホール電流密度となっている。
【０１０９】
第１５図の再結合も同様に第１Ｎ＋領域２０１の外側に回り込みがある。第１５図の再結合密度分布においてＸ座標２０μ付近のｑ３領域の再結合密度は、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も密度の高い再結合密度のｐ３領域に対し１割程度となっている。
【０１１０】
第１６図は、上記の分布図を元に、第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２の周囲の絶縁領域２０３に形成される電流経路を示した模式図である。比較のために第１６図（Ａ）にα１とα２が同等の幅で、５１μｍ前後と広い場合（以下ａ構造と称する）の模式図を示す。第１６図（Ｂ）は、第１２図に示す、第１Ｎ＋型領域２０１を第２Ｎ＋型領域２０２と比較して十分狭い幅（α１＜＜α２：以下ｂ構造と称する）にした場合である。
【０１１１】
尚、第１６図（Ａ）の元になる分布図は、α１およびα２が等しいので左右対称に密度が分布している。ａ構造については分布図の図示は省略し、模式図を示す。
【０１１２】
第１６図（Ａ）の如くα１およびα２の幅が広い（５０μｍ）の場合は、対向面間および底面部付近に矢印の如く電流経路（ｐ１領域からｑ１領域付近まで）が形成される。本明細書では、図の如く基板表面から所定の深さに形成され、第１Ｎ＋領域２０１および第２Ｎ＋型領域２０２の対向面ＯＳの間と、両領域の底面付近間の絶縁領域２０３に形成される電子電流およびホール電流の経路を第１の電流経路Ｉ１と称する。すなわち、ａ構造の保護素子の電流経路は第１の電流経路Ｉ１のみである。
【０１１３】
一方、第１６図（Ｂ）の如く、α１を５μｍ程度まで狭くすると、電子電流及びホール電流は、対向面ＯＳ間と底面部付近に形成される第１の電流経路Ｉ１に加えて、第１の電流経路Ｉ１より深い領域に経路が形成される。この経路は、第１Ｎ＋領域２０１を回り込み、対向面ＯＳと逆側の、第１Ｎ＋型領域外側の側壁も利用して電子電流及びホール電流が移動し、ａ構造と比較してｑ１領域が下方に形成される。
【０１１４】
本明細書では図の如く第１の電流経路Ｉ１より深い領域に形成され、第２Ｎ＋型領域２０２から、第１Ｎ＋型領域２０１の対向面ＯＳとは逆側の側面に至る絶縁領域に形成される電子電流およびホール電流の経路を第２の電流経路Ｉ２と称する。
【０１１５】
第１６図（Ｂ）において、第２の電流経路Ｉ２は、第２Ｎ＋型領域２０２の幅が５０μｍと十分広いため、第２Ｎ＋型領域２０２付近では広い底面部の水平方向に電流経路が形成される。
【０１１６】
一方、第１Ｎ＋型領域２０１においては、幅α１が前述の如く５μｍ程度と狭いため、第１Ｎ＋型領域２０１を回り込むような経路で電流が流れ、第１Ｎ＋型領域２０１の底面部だけでなく、対向面ＯＳと逆側の側面も電流経路となる。
【０１１７】
すなわち、上記の図からも明らかなようにａ構造の場合は保護素子の電流経路は、第１の電流経路Ｉ１のみであるが、ｂ構造の保護素子２００は細い第１Ｎ＋領域２０１により第２の電流経路Ｉ２を形成し、第１の電流経路Ｉ１と第２の電流経路Ｉ２の２つの電流経路を形成している。
【０１１８】
第２の電流経路Ｉ２は第１Ｎ＋領域２０１の外側の側面から電流が出入りしている。また、第２の電流経路Ｉ２は第１の電流経路Ｉ１に比べて、第１及び第２Ｎ＋型領域より深い領域を通り、迂回（遠回り）して第１Ｎ＋型領域２０１に達することで、絶縁領域２０３内に長い経路を得ることができる。これにより絶縁領域２０３内のトラップ（ＧａＡｓの場合ＥＬ２）を利用して伝導度変調効果の機会をより多く作ることができる。
【０１１９】
すなわち、ｂ構造では、第２の電流経路Ｉ２を設けることにより、第１の電流経路Ｉ１のみの場合と比較して伝導度変調効率を向上させ、より多くの電流を流すことを可能にしている。第１および第２Ｎ＋型領域間を流れる電流値が増加することは、静電気が印加されたとき、静電気電流をより多く流せることになり、保護素子としての効果が増大する。
【０１２０】
このように、故意に電流経路を長く迂回させることによりメインキャリアがその極性と反対の極性のキャリアと出会う機会を増やし伝導度変調効率を向上させる手法は、ＩＧＢＴなどの伝導度変調デバイスでは良く採用される手法であり、以下に詳述する。
【０１２１】
一般に絶縁領域を絶縁領域たらしめているのがトラップの存在である。ドナートラップとは元々の性質としてプラス電荷を持ち、電子を捕らえると中性になり伝導度変調の媒体となり得るものであり、ＧａＡｓの場合はＥＬ２がドナートラップである。また、不純物注入による絶縁化領域（２０３ｂ）にもトラップは存在する。
【０１２２】
第１７図に、第１２図に示す構造のデバイスで、第１Ｎ＋型領域２０１をプラスにし第１Ｎ＋型領域２０１−第２Ｎ＋型領域２０２間に印加する電圧を上げていったときの奥行き１μｍでの電圧−電流特性をシミュレーションした結果を示す。この図に示すとおりブレークダウン電圧は２０〜３０Ｖである。
【０１２３】
このように、保護素子２００は２０〜３０Ｖでブレークダウンし、それ以上の電圧が印加されるとバイポーラ動作となり伝導度変調が起きる。保護素子は、数百Ｖという静電気電圧が印加した場合にブレークダウンさせて使用するので、保護素子２００の動作状態は初期状態から伝導度変調が起きている。
【０１２４】
この伝導度変調がより多く行われるとその分ブレークダウン後のなだれ増倍がより激しくなり電子−ホールの生成再結合が盛んに行われるため電流がより多く流れる。
【０１２５】
このように、保護素子２００に第２の電流経路Ｉ２を形成することにより、深い領域および対向面ＯＳと逆側の第１Ｎ＋型領域２０１の外側方向での伝導度変調効率を向上させることができる。
【０１２６】
また、第２の電流経路Ｉ２設けるために第１Ｎ＋型領域２０１の幅を５μｍ以下と狭めたため、第１の電流経路Ｉ１においても第１Ｎ＋型領域２０１付近の電子が混み合ってお互い反発し合い、ａ構造に比べてより深い経路を主たるキャリアである電子が通るようになるため、その分第１の電流経路Ｉ１自身も、従来より伝導度変調を多く受ける。
【０１２７】
第１８図に示すグラフを用いて、ｂ構造のトータルの電流値に対する第２の電流経路Ｉ２の電流値の比率を求めた。これは第１Ｎ＋型領域２０１をプラスとし、２２０ｐＦ、０Ωで約７００Ｖの静電気が印加されたことを想定し奥行き１μｍに１Ａの電流を流したシミュレーションを行った場合の、表面から２μｍの深さの電子電流密度のＸ座標依存性グラフである。
【０１２８】
表面から２μｍの深さの電子電流密度において、第１Ｎ＋型領域２０１直下に相当する電子電流密度を第１Ｎ＋型領域２０１のＸ方向の幅で積分してその値を第１の電流経路Ｉ１分とし、第１Ｎ＋型領域２０１より外側部分に相当する電子電流密度をその外側部分のＸ方向の幅で積分した値を第２の電流経路Ｉ２分とし、第２の電流経路Ｉ２の電流値の比率を計算した。
【０１２９】
その結果、トータルの電流値に対する第２の電流経路Ｉ２の比率は０．４８（２．８９／（３．０８＋２．８９））であり、第１の電流経路Ｉ１と同等の電流値であることがわかる。
【０１３０】
さらに、後に詳述するがｂ構造の場合の第１の電流経路Ｉ１自体がａ構造の第１の電流経路Ｉ１よりも大きい電流値を有している。つまり、ｂ構造では、第２の電流経路Ｉ２は自身の第１の電流経路Ｉ１と同等であるので、トータルとしてａ構造よりもはるかに大きい電流が流れることになる。
【０１３１】
尚、副次効果として上述の如く第１の電流経路Ｉ１と第２の電流経路Ｉ２を合わせてａ構造より電流経路が大幅に大きく広がるため、結晶内の温度が従来より下がり、その分電子、ホールの移動度が上がって、その分電流をより多く流すことができる。
【０１３２】
その結果、保護素子２００全体としての電流値が増加するため、保護効果が高まるものである。
【０１３３】
第１９図には、電子電流、ホール電流、再結合密度の広がりを比較した表を示す。これは、ａ構造の場合とｂ構造の場合についてシミュレーションし、その結果得られた第１３図〜第１５図と同様の密度分布の値を一定条件下で比較したものである。
【０１３４】
第１９図（Ａ）において、ｙ＿２は、それぞれの密度分布図において表面から２μｍの深さで水平方向に切ったときの断面で、各密度が１０５ｃｍ−３になるところのＸ方向の幅をμｍの単位で表した数値である。
【０１３５】
Ｘ＿０は第１２図に示す座標においてＸ＝０μｍのＹ方向の断面において各密度が１０５ｃｍ−３になるところの表面から深さをμｍの単位で表した数値である。
【０１３６】
掛け算とはｙ＿２の値とＸ＿０の値を掛け合わせた値で、各密度における１０５ｃｍ−３のポイントをなぞってつなぎ合わせたときにできる図形の面積を擬似的に比較するための値である。すなわち掛け算とはそれぞれ電子、ホール、再結合の各広がりを表す指標である。
【０１３７】
また、表中ａ構造とは、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２とも５１μｍ（＝α１＝α２）の幅で、第２Ｎ＋領域２０２をプラス、第１Ｎ＋領域をマイナスにして奥行き１μｍにしたａ構造であり、０．１７４Ａ流した計算結果である。
【０１３８】
ｂ構造−１は、第１Ｎ＋領域２０１の幅α１を３μｍ、第２Ｎ＋領域２０２の幅α２を５１μｍにして第２Ｎ＋領域２０２をプラス、第１Ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
【０１３９】
ｂ構造−２は、ｂ構造−１と印加する極性を逆にし、第１Ｎ＋領域２０１の幅α１を３μｍ、第２Ｎ＋領域２０２の幅α２を５１μｍにして第１Ｎ＋領域をプラス、第２Ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
【０１４０】
以上の３つの各密度におけるすべての掛け算はｂ構造−１、ｂ構造−２共にａ構造より大きな値となっている。
【０１４１】
このことは第１Ｎ＋領域２０１がプラスであっても、第２Ｎ＋領域２０２がプラスであっても、いずれの極性においてもｂ構造の方がａ構造より電子電流、ホール電流、再結合のいずれも広い範囲に分布することを表しており、その分伝導度変調効率が高くなることを表している。さらに電流が広い範囲に渡って流れることは温度が低下することを示しておりその分移動度が上がり、さらに電流が増えることを表している。
【０１４２】
ここで、第１９図（Ｂ）に、ｂ構造−３として、第１Ｎ＋領域２０１にプラスを印加した場合で、１Ａの場合のｂ構造の計算結果を示す。第１９図（Ａ）の３つの計算は計算能力の点からいずれも０．１７４Ａの電流に統一して比較したが、実際の静電気の電流は静電気電圧７００Ｖ、２２０ｐＦ、０Ωの場合奥行き１μｍで１Ａ程度である。シミュレーションにより第１Ｎ＋領域２０１にプラスを印加した場合のみ１Ａの計算ができたのでその結果を示す。
【０１４３】
第１９図（Ａ）のｂ構造−２と比較して、ｂ構造−３では同じ極性でも０．１７４Ａから１Ａに電流を増やして計算すると各掛け算の値が１桁あるいはそれ以上増加するのがわかる。
【０１４４】
このことから、第１９図（Ｃ）のごとく、保護素子２００により高い静電気電圧が印加され、第１３図およびその模式図である第１６図（Ｂ）で示した電流よりも多くの静電気電流が流れた場合、絶縁領域２０３が十分広ければ、第１３図で示したｑ１領域（最も高密度領域の１割程度の電流密度の領域）はさらに下方および対向面ＯＳと逆側の外側方向に広がることになり、すなわち第２の電流経路Ｉ２が広くなる。第２の電流経路Ｉ２が広くなればなるほど、伝導度変調効率をより上昇させることができ、通過する電流が増えてｑ１領域が下方に広がるのでさらに第２の電流経路Ｉ２が広がる。これにより、基板の結晶温度が低下するので、キャリアの移動度をより上昇させ、電流をより多く流して保護効果をさらに向上させることができる。
【０１４５】
つまり、ｂ構造では、印加される静電気の電圧が高くなればなるほど、伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
【０１４６】
また第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
【０１４７】
従って、後に詳述するが第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保すれば、２２０ｐＦ、０Ωで２５００Ｖの静電気からも被保護素子を破壊から守ることができる構造となっている。しかも寄生容量をほとんど持たないため被保護素子の高周波特性を劣化させない。すなわち元々静電破壊電圧１００Ｖ程度の素子に寄生容量２０ｆＦの本保護素子を接続することにより静電破壊電圧を２０倍以上向上させることができる。
【０１４８】
ここで、第２０図を用いて、ｂ構造のα１が５μｍ以下が望ましい理由を説明する。第２０図は、第１９図のｂ構造−２における電子電流密度を第１Ｎ＋領域２０１の幅α１を変えて計算したものである。
【０１４９】
第１Ｎ＋領域２０１の幅α１を５μｍ以下にすると急激に第２電流経路Ｉ２の比率が上昇する。すなわち電流が水平方向と深さ方向に広がるので、その分伝導度変調効率が上がり、温度が低下してキャリアの移動度が増すため電流値が大幅に増加し、保護素子としての保護効果が大きく増す。
【０１５０】
ここで、第１８図に示すα１＝３μｍの第２電流経路Ｉ２の比率が０．４８であるのに対し、上の第２０図で同じ第１Ｎ＋領域＋で第１Ｎ＋領域幅３μｍのポイントのＩ２比率が０．３しかないのは第２０図が０．１７４Ａで第１８図が１Ａであるためで、ある一定電流値までは電流が多い方が第２電流経路Ｉ２の比率が大きくなることがわかる。尚、大きいデバイスをシミュレーションする際の計算能力の限界のため０．１７４Ａで比較したが、相対比較であればこの電流値で十分比較できる。
【０１５１】
次に、第１Ｎ＋型領域２０１の外側に確保すべき絶縁領域２０３の幅βについて説明する。上述の如く、第２の電流経路Ｉ２は、第１Ｎ＋型領域２０１の対向面ＯＳと逆側の絶縁領域２０３にも第２の電流経路Ｉ２が広がるため、ここに十分な幅βの絶縁領域２０３を確保するとよい。
【０１５２】
第２１図を参照してｂ構造のβと静電破壊電圧について説明する。絶縁領域２０３を十分に確保することは、第２の電流経路Ｉ２となり得る領域を十分確保することになり保護効果が高い点については前述のとおりである。つまり第２１図（Ａ）の平面図ように対向面ＯＳと逆側に所定の絶縁領域幅β確保する。第２１図（Ｂ）は実際にβの値を変動させて静電破壊電圧を調べた結果を示す。
【０１５３】
測定した被保護素子１００はゲート長０．５μｍ、ゲート幅６００μｍのＧａＡｓＭＥＳＦＥＴのゲートに１０ＫΩの抵抗を直列に接続した素子である。保護素子２００接続前は、ソースまたはドレーン電極と抵抗端との間の静電破壊電圧は１００Ｖ程度である。この間にｂ構造の保護素子２００の第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２の両端を並列接続し、βの値を変化させて静電破壊電圧を測定した。第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２間の容量は２０ｆＦである。
【０１５４】
第２１図（Ｂ）に示すとおりβを２５μｍまで大きくすると静電破壊電圧は２５００Ｖまで向上した。第２１図（Ａ）に示すβが１５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから２５００Ｖまで上げたとき第１Ｎ＋型領域２０１において第２の電流経路Ｉ２は対向面ＯＳと逆側の外側方向（β）に１５μｍ以上は伸びていることを示す。
【０１５５】
静電気電圧が高くなるということは、その分第２の電流経路Ｉ２が広がるということである。つまり、絶縁領域２０３が十分に確保されていない場合は、第２の電流経路Ｉ２の広がりが制限されてしまうが、絶縁領域２０３を十分に確保することにより、第２の電流経路Ｉ２を十分広げることができる。
【０１５６】
すなわち、ｂ構造では、第１Ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上、好適には１５μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。
【０１５７】
ａ構造においては、保護素子を接続した場合に２倍〜３倍程度までしか静電破壊電圧を上げることができなかったが、ｂ構造ではβが１５μｍの場合静電破壊電圧が７００Ｖ、βを２５μｍまで伸ばすと２５００Ｖとなり、静電破壊電圧が２５倍まで上がることが確認されている。すなわちｂ構造では所定のβを確保すれば従来の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
【０１５８】
前述のとおり第１の電流経路Ｉ１に流れる電流と第２の電流経路にＩ２に流れる電流はほぼ同等であり、従来の保護素子に流れる電流の少なくとも１０倍の電流を流すことができるということは、第１の電流経路Ｉ１、第２の電流経路Ｉ２とも各電流経路に流れる電流は従来のそれぞれ少なくとも５倍であることがわかる。
【０１５９】
このように、βは１０μｍ以上が望ましく、これは、チップ上に保護素子２００を集積化する際には、第１Ｎ＋型領域２０１外側には、幅βの絶縁領域２０３を確保して他の構成要素や配線等を配置することを意味する。
【０１６０】
同様に、第２２図の如く、第２の電流経路Ｉ２を確保するために深さ方向にも十分な絶縁領域を確保することが望ましい。第２２図（Ａ）は、断面図であり、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２下方に所定の深さδの絶縁領域２０３を確保する。
【０１６１】
第２２図（Ｂ）に、第１Ｎ＋型領域２０１をプラスにして、２２０ｐＦ、０Ωで７００Ｖの静電気電圧が印加されたことを想定して１μｍの奥行きに１Ａを流すシミュレーションを行い、座標Ｘ＝０μｍにおけるＹ方向断面の電子電流密度のグラフを示す。このグラフで表面から電子電流密度を深さ方向に積分していったとき、深さ（Ｙ）１９μｍまでの積分（ハッチング部分）が全体５０μｍまでの積分の９０％であることがわかった。すなわち絶縁領域２０３の深さδは２０μｍ以上が好適である。
【０１６２】
以上、保護素子２００周辺に確保すべき絶縁領域２０３のサイズ（βやδ）と、第１Ｎ＋型領域２０１の幅（α１）について説明したが、チップ上の配置によっては、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合がある。
【０１６３】
その場合には、第２３図の平面図の如く、第１Ｎ＋型領域２０１を対向面ＯＳから離間する方向に曲折して延在部３００を設け、対向面ＯＳを延在した方向に所定の絶縁領域γを確保して、延在部３００と第２のＮ＋型領域間の絶縁領域２０３に、伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成するとよい。
【０１６４】
第３の電流経路Ｉ３は、対向面ＯＳを延在した方向（対向面ＯＳに直交する面から離間する方向）、すなわち延在部３００および第２Ｎ＋型領域２０２の外側方向により大きな電流経路を確保できる。図では平面的に示しているが紙面に垂直な方向（装置の深さ方向）にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。尚、対向面ＯＳの深さ方向（紙面に垂直方向）には、第１の電流経路Ｉ１および第２の電流経路Ｉ２が形成され、保護素子の電流経路はは第１、第２、第３の電流経路Ｉ１〜Ｉ３となる。
【０１６５】
第２３図（Ｂ）にγと静電破壊電圧の比較を実際に測定した値で示す。被保護素子１００、保護素子２００の接続方法は第２１図でβの値を変動させ静電破壊電圧を測定したときと同じである。
【０１６６】
第２３図（Ｂ）に示すとおりγを３０μｍまで大きくすると静電破壊電圧は１２００Ｖまで向上した。γが２５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから１２００Ｖまで上げたとき第３の電流経路Ｉ３は、延在部３００と第２のＮ＋型領域間の前記絶縁領域に２５μｍ以上伸びていることを示す。
【０１６７】
このように、延在部３００を設けた場合でも、静電気の電圧が高くなればなるほど、電流経路Ｉ３をより広くして伝導度変調効率をより上昇させることができる。つまり、印加される静電気の電圧によって伝導度変調効果を自動調整することができる。これにより絶縁領域の温度が低減し、キャリアの移動度をより上昇させることができるので、電流をより多く流し、保護効果が向上する。
【０１６８】
すなわち延在部３００も周囲に十分な絶縁領域２０３を確保することが望ましく、γを十分確保することにより第３の電流経路Ｉ３が十分に広がるスペースが確保でき、静電気電圧に応じた静電気電流をより多く流すことができる。したがって幅γは１０μｍ以上がのぞましく、２０μｍ以上有るとさらに好適である。尚、第２３図（Ａ）ではγは延在部３００の外側（図の右側）に確保しているが、延在部３０を中心として対称となる内側（図の左側）にも確保し、すなわち、延在部３００の両方の側面側にγを確保すればより効果が向上する。
【０１６９】
尚、βを確保した上でγを確保するのが最適だが、βが不十分であってもγを確保することで保護素子の効果が向上する。
【０１７０】
第２４図には、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２が共に５μｍ以下の場合（以下ｃ構造と称する）の電流経路の模式図を示す。
【０１７１】
ｃ構造は、ｂ構造における第２のＮ＋型領域２０２の幅α２を、第１のＮ＋型領域α１と同等に狭めた構造であり、互いに４μｍ程度の離間距離で対向配置され、周囲に絶縁領域２０３が配置されている。ｃ構造においても、第１の電流経路Ｉ１及び第２の電流経路Ｉ２が形成される。
【０１７２】
第１の電流経路Ｉ１は、基板表面から第１および第２Ｎ＋型領域の対向面ＯＳ間および両領域の底面付近間の絶縁領域２０３に形成され、電子電流およびホール電流の経路となる。
【０１７３】
第２の電流経路Ｉ２は、第１および第２のＮ＋型領域よりも十分深い領域を迂回し、互いに両領域の対向面ＯＳと逆側の側面に達して形成される。すなわち、第１Ｎ＋型領域２０１も第２Ｎ＋型領域２０２も、対向面ＯＳと逆の外側の側面を電流経路として利用でき、第１の電流経路Ｉ１より深い領域に第２の電流経路Ｉ２が形成される。
【０１７４】
さらに、第１Ｎ＋型領域２０１は、第２５図の如く、対向面ＯＳから離間する方向に曲折した延在部３００ａを設け、延在部３００ａと第２Ｎ＋型領域２０２の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
【０１７５】
また、同様に第２のＮ＋型領域２０２は、対向面ＯＳから離間する方向に曲折した延在部３００ｂを設け、延在部３００ｂと第１Ｎ＋型領域２０１の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
【０１７６】
延在部３００ａ、３００ｂはいずれか一方でもよいし、両領域に設けてもよい。これにより第２５図の如く電流経路Ｉ３が形成されるので、電流値が増加し保護効果が増大する。
【０１７７】
尚、β、γ、δの値は、上述した値が好適であるが、それ以下であってもａ構造と比較してより大きな電流経路が確保できるが、できるだけ各値を確保するパターンにする方がよい。
【０１７８】
すなわち、保護素子２００を構成する第１Ｎ＋型領域２０１（ｃ構造の場合は第２Ｎ＋型領域２０２も）の周囲の絶縁領域２０３には、第２の電流経路Ｉ２または第３の電流経路Ｉ３を阻害しないように十分なスペース（β、γ）を確保し、保護素子２００が接続する被保護素子１００や他の構成要素および配線等は、第１Ｎ＋型領域２０１から外側に１０μｍ程度以上離間して配置するとよい。また、チップ端部も電流経路を阻害することになるので、第１Ｎ＋型領域２０１がチップ端部に配置されるパターンの場合には、チップ端部までの距離を１０μｍ程度以上確保するとよい。
【０１７９】
第２６図には、チップ上に被保護素子１００と保護素子２００を集積化した一例を示す。
【０１８０】
第２６図は、ＧａＡｓＭＥＳＦＥＴのチップパターンの一例である。ＧａＡｓ基板２０３にＦＥＴを配置し、ＦＥＴのゲート電極１０６に抵抗Ｒが接続されている。ソース電極パッドＳＰ、ドレイン電極パッドＤＰ、さらに抵抗Ｒのもう一方の端にゲート電極パッドＧＰがＦＥＴの周囲にそれぞれ設けられている。
【０１８１】
ここで、各パッドの下及び周辺には、各パッドから高周波信号が漏れないよう、アイソレーション対策として、パッドＮ＋領域３５０が配置されている。各パッドの一番下のゲート金属層３２０はＧａＡｓ半絶縁性基板とショットキ接合を形成しており、そのパッドＮ＋領域３５０と各パッドはショットキ接合を形成している。
【０１８２】
つまり、第２６図（Ａ）は抵抗Ｒをドレイン電極パッドＤＰに近接して配置することにより、抵抗Ｒを構成するＮ＋型領域と近接するパッドＮ＋型領域３５０の離間距離は４μｍとなり、周囲に絶縁領域２０３が配置されて保護素子２００となる。抵抗Ｒの一部が第１Ｎ＋型領域２０１であり、ドレイン電極パッドＤＰの下及び周辺のパッドＮ＋型領域３５０の一部が第２Ｎ＋型領域２０２である。すなわち、ＦＥＴのゲート−ドレイン端子間に並列に保護素子２００を接続したことになる。このパターンにおいて抵抗Ｒの幅がα１であり、５μｍ以下とする。また第１Ｎ＋型領域２０１となる抵抗Ｒの外側の絶縁領域２０３の幅βを１０μｍ以上確保して、他の構成要素を配置する。このパターンの場合βの端はチップ端であり抵抗Ｒからチップ端までの距離βを１０μｍ以上確保する。
【０１８３】
また、第２６図（Ｂ）も同じく抵抗Ｒをドレイン電極パッドＤＰに近接して配置することにより、抵抗Ｒを構成するＮ＋型領域と近接するパッドＮ＋型領域３５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。同様に抵抗Ｒの一部が第１Ｎ＋型領域２０１であり、ドレイン電極パッドＤＰの下及び周辺のパッドＮ＋型領域３５０の一部が第２Ｎ＋型領域２０２である。すなわち、ＦＥＴのゲート−ドレイン端子間に並列に保護素子２００を接続したことになる。
【０１８４】
このパターンにおいても抵抗Ｒの幅がα１であり、５μｍ以下とする。また第１Ｎ＋型領域２０１となる抵抗Ｒの外側の絶縁領域２０３の幅βを１０μｍ以上確保して、他の構成要素を配置する。しかしながら第２６図（Ｂ）では第２６図（Ａ）に比べてβの距離が若干短く、さらにβが１０μｍ以上確保できる幅も狭い。その分第２６図（Ａ）に比べて電流経路Ｉ２に流れる電流が少なくなる。その対策として抵抗Ｒの一部を曲折して延在部３００を設け、ドレインパッド下及び周辺のＮ＋領域３５０との間に電流経路Ｉ３を流せる領域を確保した。このパターンの場合は抵抗延在部３００とチップ端の間と、ドレインパッド下及び周辺のＮ＋領域３５０とチップ端の間の絶縁領域が電流経路Ｉ３を流せる領域であある。この幅γは１０μｍ以上確保して保護素子２００を形成する。すなわち第２６図（Ａ）に比べ第２６図（Ｂ）は電流経路Ｉ２に流れる電流が少ない分、第２６図（Ａ）には存在しなかった電流経路Ｉ３を形成し静電気から十分ＧａＡｓＭＥＳＦＥＴのゲート−ドレイン間のショットキ接合を保護している。
【０１８５】
このように、本実施形態の保護素子２００は、第１Ｎ＋型領域２０１および第２Ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とし、周囲に十分な絶縁領域（β、γ）を確保して、被保護素子となる２端子間に配置する。
【０１８６】
以上絶縁領域２０３がＧａＡｓの場合を例に説明したが、絶縁領域２０３は上述の如く基板に不純物を注入・拡散して絶縁化した領域（２０３ｂ）でもよく、その場合シリコン基板でも同様に実施できる。
【図面の簡単な説明】
【０１８７】
【図１】第１図は本発明を説明するための概念図である。
【図２】第２図（Ａ）は本発明を説明するための断面図であり、第２図（Ｂ）は本発明を説明するための断面図であり、第２図（Ｃ）は本発明を説明するための断面図であり、第２図（Ｄ）は本発明を説明するための断面図である。
【図３】第３図（Ａ）は本発明を説明するための断面図であり、第３図（Ｂ）は本発明を説明するための断面図である。
【図４】第４図（Ａ）は本発明を説明するための平面図であり、第４図（Ｂ）は本発明を説明するための断面図であり、第４図（Ｃ）は本発明を説明する等価回路図である。
【図５】第５図（Ａ）は本発明を説明するための平面図であり、第５図（Ｂ）は本発明を説明する断面図である。
【図６】第６図は本発明を説明するための平面図である。
【図７】第７図（Ａ）は本発明を説明するための平面図であり、第７図（Ｂ）は本発明を説明するための等価回路図である。
【図８】第８図（Ａ）は本発明を説明するための平面図であり、第８図（Ｂ）は本発明を説明する等価回路図であり、第８図（Ｃ）は本発明を説明する等価回路図である。
【図９】第９図（Ａ）は本発明を説明するための平面図であり、第９図（Ｂ）は本発明を説明する断面図であり、第９図（Ｃ）は本発明を説明する等価回路図である。
【図１０】第１０図（Ａ）は本発明を説明するための平面図であり、第１０図（Ｂ）は本発明を説明する等価回路図であり、第１０図（Ｃ）は本発明を説明する等価回路図である。
【図１１】第１１図（Ａ）は従来例を説明するための等価回路図であり、第１１図（Ｂ）は従来例を説明するための等価回路図であり、第１１図（Ｃ）は従来例を説明するための等価回路図である。
【図１２】第１２図は本発明のデバイスシミュレーションの断面モデル図である。
【図１３】第１３図は本発明の電子電流密度分布図である。
【図１４】第１４図は本発明のホール電流密度分布図である。
【図１５】第１５図は本発明の再結合密度分布図である。
【図１６】第１６図（Ａ）はａ構造の電流経路概要図であり、第１６図（Ｂ）はｂ構造の電流経路概要図である。
【図１７】第１７図は本発明の電流−電圧特性図である。
【図１８】第１８図は本発明のシミュレーション結果である。
【図１９】第１９図（Ａ）は本発明のシミュレーション結果であり、第１９図（Ｂ）は本発明のシミュレーション結果であり、第１９図（Ｃ）はｂ構造の電流経路概要図である。
【図２０】第２０図は本発明のシミュレーション結果である。
【図２１】第２１図（Ａ）は本発明のシミュレーション結果であり、第２１図（Ｂ）は本発明の平面概要図である。
【図２２】第２２図（Ａ）は本発明の断面概要図であり、第２２図（Ｂ）は本発明のシミュレーション結果である。
【図２３】第２３図（Ａ）は、本発明の平面概要図であり、第２３図（Ｂ）は本発明のシミュレーション結果である。
【図２４】第２４図はｃ構造の電流経路概要図である。
【図２５】第２５図は本発明の平面概要図である。
【図２６】第２６図（Ａ）は本発明を説明する平面図であり、第２６図（Ｂ）は本発明を説明する平面図である。
【符号の説明】
【０１８９】
１００ 被保護素子
１０１ 基板
１０２ 動作層
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１１２ ゲート配線
１１３ ソース配線
１１４ ドレイン配線
１１５ ダイオード
１２０ 配線
１２５ 絶縁化層
２００ 保護素子
２０１ 第１Ｎ＋型領域
２０２ 第２Ｎ＋型領域
２０３ 絶縁領域
２０３ａ 半絶縁領域
２０３ｂ 絶縁化領域
２０４ 金属電極
２０５ 絶縁膜
２０６ 金属層
３００ 延在部
３０２ 動作領域
３０３ エミッタ電極
３０４ ベース電極
３０５ コレクタ電極
３００ａ 延在部
３００ｂ 延在部
３２０ ゲート金属層
３５０ パッドＮ＋型領域
４００ 容量
４０１ シリコン基板
４０２ 埋め込み酸化膜
４０３ 上層電極
４０４ 下層電極
４０５ 絶縁膜
５０２ 動作領域
５０３ ゲート電極
５０４ ソース電極
５０５ ドレイン電極
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
ＳＰ ソースパッド
ＤＰ ドレインパッド
ＧＰ ゲートパッド
Ｅ エミッタ端子
Ｃ コレクタ端子
Ｂ ベース端子
ＥＰ エミッタパッド
ＣＰ コレクタパッド
ＢＰ ベースパッド
α１ 第１Ｎ＋型領域幅
α２ 第２Ｎ＋型領域幅
β 絶縁領域幅
γ 絶縁領域幅
δ 絶縁領域深さ
Ｉ１ 第１の電流経路
Ｉ２ 第２の電流経路
Ｉ３ 第３の電流経路
【０００１】
本発明は、保護素子に関し、特に被保護素子の高周波特性を劣化させずに静電破壊電圧を大幅に向上させる保護素子に関する。
【背景技術】
【０００２】
第１１図に、接合または容量を有する半導体装置の等価回路図を示す。
【０００３】
第１１図（Ａ）は、ＧａＡｓＭＥＳＦＥＴ、第１１図（Ｂ）は、バイポーラトランジスタ、第１１図（Ｃ）は、ＭＯＳＦＥＴを示す等価回路図である。
【０００４】
このように、どのような半導体デバイスも、静電破壊電圧を考えるとき、図の如くダイオード、容量、抵抗（高周波デバイスの場合はインダクタを含むこともある）から構成される等価回路で表現できる。
【０００５】
また、このダイオードは、ＰＮ接合やショットキ接合を表す。例えばＧａＡｓＭＥＳＦＥＴのダイオードはショットキーバリアダイオードであり、バイポーラトランジスタのダイオードはＰＮ接合ダイオードである。
【０００６】
従来の半導体装置において、一般に静電気からデバイスを保護するには、静電破壊しやすいＰＮ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の如く、一般に静電気からデバイスを保護するには、静電破壊しやすい、ＰＮ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が考えられる。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかった。
【０００８】
このため、これらのマイクロ波通信用デバイスは、他の音響用、映像用、電源用デバイスと異なり、これらのデバイスに内在するショットキ接合容量またはＰＮ接合容量、ゲートＭＯＳ容量が小さく、それらの接合が静電気に弱いという問題があった。また、マイクロ波集積回路に集積化される容量も容量値が小さく、絶縁破壊に弱いという問題があった。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、一の方向に延在する２つの側面を有し、前記一の方向に対して直交する方向の幅が５μｍ以下の第１の高濃度不純物領域と、前記第１の高濃度不純物領域の１つの前記側面に対向配置され、該第１の高濃度不純物領域よりも前記一の方向に対して直交する方向の幅が広く、該第１の高濃度不純物領域と同導電型の第２の高濃度不純物領域と、前記前記第１および第２の高濃度不純物領域の周囲に配置される半絶縁性の絶縁領域と、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成され、電子電流およびホール電流の経路となる第１の電流経路と、前記第２の高濃度不純物領域から、前記第１および第２の高濃度不純物領域よりも深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成され、電子電流およびホール電流の経路となる第２の電流経路とを具備し、前記第１および第２の高濃度不純物領域を２端子として、被保護素子の２端子間に並列に接続し、前記被保護素子の２端子間に印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記静電エネルギーを減衰させることにより解決するものである。
【００１１】
以下に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００１２】
第１に、静電破壊しやすいＰＮ接合又は、ショットキ接合を含む被保護素子、あるいは容量を構成する被保護素子の２端子間に、高濃度領域−絶縁領域−高濃度領域からなる保護素子を並列接続することにより、外部から印加される静電エネルギーをバイパスさせることができる。これにより保護素子が接続された端子間では、静電破壊に弱い接合や容量が存在する動作領域に至る経路途中で保護素子により静電エネルギーが放電されるので、静電破壊から被保護素子を保護することができる。
【００１３】
第２に、保護素子は、高濃度領域−絶縁領域−高濃度領域からなり、ＰＮ接合を有さないため、保護素子自体の寄生容量が発生しない。被保護素子と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、被保護素子の静電破壊を防ぐことができる。
【００１４】
第３に、保護素子を接続することにより、最低静電破壊電圧となる２端子間の静電破壊電圧を２０Ｖ以上向上させることができ、２００Ｖ以上にできる。
【００１５】
第４に、被保護素子の端子と接続するパッドに近接して保護素子を接続することにより、静電エネルギーの印加直後に放電することができ、より静電破壊耐圧の向上に寄与できる。
【００１６】
第５に、被保護素子の端子と接続するボンディングパッドから動作領域への経路途中に保護素子を接続することにより、最も効果的に動作領域の静電破壊に弱い接合や容量を静電破壊から保護できる。
【００１７】
第６に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
【００１８】
第７に、保護素子２００は、保護素子の端子となる第１Ｎ＋型領域２０１および第２Ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とすることにより、絶縁領域２０３に第２の電流経路Ｉ２が形成され、電子電流、ホール電流、再結合のいずれも広い範囲に分布し、その分伝導度変調効率が高くなる。
【００１９】
第８に、第２の電流経路Ｉ２により電流が広い範囲に渡って流れるため温度が低下し、その分キャリアの移動度が上がり、さらに電流が増える。
【００２０】
第９に、第２の電流経路Ｉ２により、印加される静電気の電圧が高くなればなるほど伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
【００２１】
第１０に、保護素子の一方の端子となる高濃度領域の幅を５μｍ以下とすることで、第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
【００２２】
第１１に、第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保することにより、静電破壊電圧を２０倍以上向上させることができる
第１２に、ｂ構造では、第１Ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。具体的にはβを２５μｍ確保すればａ構造の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
【００２３】
第１３に、チップ上の配置によって、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合には、第１Ｎ＋型領域２０１を対向面ＯＳから離間する方向に曲折して延在部３００を設け、延在部３００と他の構成要素との間に幅（γ）１０μｍ以上の絶縁領域２０３を確保し、延在部３００と第２Ｎ＋型領域２０２間に伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成する。
【００２４】
これにより、延在部３００および第２Ｎ＋型領域２０２の外側方向により大きな電流経路を確保できる。装置の深さ方向にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を第１図から第１０図を用いて詳細に説明する。
【００２６】
第１図は保護素子を示す概要図である。
【００２７】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板２０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１Ｎ＋型領域２０１、第２Ｎ＋型領域２０２として説明する。第１および第２Ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２Ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部２０３ａ、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域２０３ｂである。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は、１×１０３Ωｃｍ以上が望ましい。
【００２８】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００２９】
この２つのＮ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。Ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
【００３０】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００３１】
これら、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を、被保護素子の２つの端子間に並列に接続する。第１および第２Ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００３２】
第２図および第３図に、金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子である例えばＭＥＳＦＥＴ１００の端子と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。第２図は、第１および第２Ｎ＋型領域２０１、２０２とショットキ接合を形成する金属電極２０４であり、第３図はオーミック接合を形成する金属電極２０４である。ここでは便宜上、ショットキー接合の金属電極２０４ｓ、オーミック接合の金属電極２０４ｏとして説明する。
【００３３】
第２図（Ａ）は、金属電極２０４ｓが、第１Ｎ＋型領域２０１および／又は第２Ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両Ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２Ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４ｓは、第１、第２Ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板１０１に延在され基板表面とショットキ接合を形成しても良い。
【００３４】
また、第２図（Ｂ）、第２図（Ｃ）の如く、第１、第２Ｎ＋型領域２０１、２０２上に、保護用窒化膜などの縁膜膜２０５を介して金属電極２０４ｓを設けても良い。この場合、金属電極２０４ｓは半絶縁基板１０１上に延在され、基板１０１を介して第１、第２Ｎ＋型領域２０１、２０２と接続することになる。更に第２図（Ｄ）の如く、両Ｎ＋型領域２０１、２０２の上には金属層が設けられず、その外側の半絶縁基板１０１と金属電極２０４ｓがショットキ接合を形成する構造であってもよい。
【００３５】
第２図（Ｂ）、第２図（Ｃ）、第２図（Ｄ）の場合すべて、金属電極２０４ｓは第１、および／又は第２Ｎ＋型領域２０１、２０２とは直接接続されない。このように金属電極２０４ｓは第１および／または第２のＮ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板とショットキ接合を形成する構造でもよい。すなわち、第２図（Ｂ）、第２図（Ｃ）、第２図（Ｄ）の如く第１、第２Ｎ＋型領域２０１、２０２と金属電極２０４ｓは接する必要はなく、５μｍ以内であれば半絶縁基板を介してＮ＋型領域と金属電極２０４ｓとは充分な接続を確保できる。
【００３６】
一方第３図には、第１及び／又は第２Ｎ＋型領域とオーミック接合を形成する金属電極２０４ｏを示す。
【００３７】
金属電極２０４ｏは、前記第１および／又は第２Ｎ＋型領域２０１、２０２とオーミック接合を形成してもよい。半絶縁基板１０１と金属電極２０４ｏとはオーミック接合を形成することはできないので、この場合は隣接する基板１０１上に金属電極２０４ｏが延在することはない。金属電極２０４ｏは、被保護素子のボンディングパッド（またはボンディングパッドに接続する配線）１２０と接続させるが、オーミック接合の場合は、図の如く、他の金属層２０６を介して金属電極２０４ｏとパッド（または配線）１２０と接続させる。
【００３８】
オーミック接合の方がショットキ接合より抵抗分が小さく、静電気を通しやすい。その意味ではオーミック接合の方がショットキ接合より静電破壊からの保護効果は大きい。
【００３９】
しかしオーミック接合は、オーミック電極金属２０４ｏが深く基板内部まで拡散することが多く、高濃度層の深さ以上にオーミック電極金属２０４ｏが達すると、基板の半絶縁領域とオーミック電極金属２０４ｏが接触することになり、このときは逆に保護素子２００自身が静電破壊しやすくなる。
【００４０】
例えば第１Ｎ＋領域２０１、第２Ｎ＋領域２０２ともオーミック接合による金属が設けられ、オーミック接合どうしの距離が１０μｍとして、オーミック電極金属２０４ｏがＮ＋領域２０１、２０２の深さ以上に基板の半絶縁領域まで拡散していたとすると、Ｎ＋領域の深さより深い部分ではオーミック接合−絶縁領域−オーミック接合の構造ができており、この構造は静電エネルギーに弱いことがわかっているため、このとき保護素子自身が静電破壊してしまう恐れが出てくる。
【００４１】
従ってオーミック電極金属２０４ｏがこれら２つのＮ＋領域の深さ以上に基板の半絶縁領域まで拡散してしまう場合は、ショットキ接合でなければならず、オーミック電極金属２０４ｏがＮ＋領域の深さにまで達しない場合はオーミック接合の方が保護効果が大きい。
【００４２】
また、第３図（Ｂ）の如く、保護素子２００の２端子が共に同じ金属電極構造である必要はなく、第１および第２Ｎ＋型領域が、それぞれ単独に、第２図および第３図に示す構造を有していても良い。更に一方の端子は金属電極２０４を有し、他方の端子は金属電極２０４を設けなくても良いが、抵抗分を小さくするため、できるだけ設けた方が良く、その分、保護効果が増す。
【００４３】
尚、これら金属電極２０４は、ボンディングパッドの一部またはボンディングパッドに接続する配線の一部であっても良く、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
【００４４】
第４図は、保護素子の接続例を示す第１の実施形態であり、被保護素子としてＧａＡｓＭＥＳＦＥＴを例に説明する。第４図（Ａ）は平面図、第４図（Ｂ）は第４図（Ａ）のＡ−Ａ線断面図であり、第４図（Ｃ）は第４図（Ａ）の等価回路図である。
【００４５】
第４図（Ａ）、第４図（Ｂ）のごとく、被保護素子１００は、ＭＥＳＦＥＴであり、半絶縁基板１０１であるＧａＡｓ表面に設けた動作層１０２とショットキ接合を形成するゲート電極１０５と、動作層１０２両端に設けた高濃度不純物領域からなるソース領域１０３およびドレイン領域１０４と、その表面にオーミック接合を形成するソース電極１０６およびドレイン電極１０７とを有する。ここで、各電極が接続する動作層１０２、ソースおよびドレイン領域１０３、１０４をＦＥＴの動作領域１０８と称し、第４図（Ａ）では破線で示す。
【００４６】
本明細書においては、ＦＥＴ動作領域１０８内のゲート電極１０５、ソース電極１０６、ドレイン電極１０７は、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４を介してゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰとそれぞれ接続する、とする。また、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４が集束し、対応する各パッドに至る部分をゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと称する。
【００４７】
端子について、ここでの図示は省略するが、被保護素子１００に、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰすべてを具備していなくてもよく、パッドは配置されていないが端子は存在する場合を含むとする。例えば、２個のＦＥＴを集積化した２段アンプＭＭＩＣにおいては、前段ＦＥＴのドレインと後段ＦＥＴのゲートには、パッドは存在しないが端子は存在する、というような場合である。
【００４８】
各配線１１２、１１３、１１４は金属配線に限らず、Ｎ＋層による抵抗なども含む。また動作領域１０８内の各電極に対応する各ボンディングパッドＳＰ、ＤＰ、ＧＰは、一様な配線だけにより接続しているとは限らず、配線途中に抵抗や容量、インダクタなどが挿入されている場合も含む。すなわちＤＣ、ＡＣ、高周波、何らかの電気的信号が、各動作領域内１０８の電極と相当する各ボンディングパッドの間を伝わる、すべての場合を含むとする。
【００４９】
ここでは一例として、ゲート電極１０５、ソース電極１０６およびドレイン電極１０７はそれぞれ金属配線１１２、１１３、１１４により延在されゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰと接続する。
【００５０】
ＭＥＳＦＥＴにおいては、ゲートショットキ接合容量の小さいゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域１０８と動作領域１０８表面に設けられたゲート電極１０５との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる。
【００５１】
第４図（Ｂ）、第４図（Ｃ）の如く、ＧａＡｓＭＥＳＦＥＴ１００において、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
【００５２】
静電破壊からの保護は、弱い接合であるゲート電極１０５のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２端子間に並列に上記の保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
【００５３】
本実施形態では、第４図（Ａ）、第４図（Ｃ）の如く、ソース端子Ｓ−ゲート端子Ｇの２端子間となるソースパッドＳＰ−ゲートパッドＧＰ間と、ドレイン端子Ｄ−ゲート端子Ｇの２端子間となるドレインパッドＤＰ−ゲートパッドＧＰ間に、保護素子２００をそれぞれ並列に接続する。これにより、２端子が接続するボンディングパッドから印加された静電エネルギーを各配線１２０を使用して、保護素子２００内部で、一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。ここでは、ゲート端子Ｇ−ドレイン端子Ｄ間、およびゲート端子Ｇ−ソース端子Ｓ間の両方に保護素子２００を接続して放電させるが、どちらか一方だけでもよい。
【００５４】
第４図（Ａ）の保護素子のＢ−Ｂ線断面図は、第２図（Ａ）と同様である。このように、本明細書において保護素子２００の接続とは、被保護素子１００が形成される半絶縁性基板１０１表面に、４μｍの離間距離をもって第１Ｎ＋型領域２０１、および第２のＮ＋型領域２０２を注入・拡散により形成し、第１Ｎ＋型領域２０１をＦＥＴの１つの端子と接続し、第２のＮ＋型領域２０２をＦＥＴの他の端子と接続することをいい、被保護素子であるＭＥＳＦＥＴ１００と保護素子２００は同一チップに集積化される。尚、基板表面が半絶縁性でない場合は、不純物イオン注入による絶縁化領域２０３が両Ｎ＋型領域２０１、２０２の間に形成される。
【００５５】
また、本明細書においては説明の便宜上、ＦＥＴ１００の１つの端子であるゲート端子Ｇに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とし、他の端子となるソース端子Ｓおよびドレイン端子Ｄに接続する保護素子２００の端子を第２Ｎ＋型領域２０２として説明する。つまり、第１図では、ＦＥＴ１００に接続する保護素子２００が２つあり、それぞれの第１Ｎ＋型領域２０１が金属電極２０４を介してゲートパッドＧＰに接続し、第２Ｎ＋型領域２０２が金属電極２０４を介してドレインパッドＤＰおよびソースパッドＳＰに接続する。金属電極２０４と第１および第２Ｎ＋型領域２０１、２０２はショットキ接合を形成し、金属電極２０４の一部は半絶縁基板１０１に延在され基板表面とショットキ接合を形成する。尚金属電極２０４の構造は、一例であり第２図および第３図のいずれであってもよい。
【００５６】
すなわち、この保護素子２００は、各パッドに接続する配線１２０を介して１つの端子となる第１Ｎ＋型領域２０１をゲートパッドＧＰに、もう１つの端子となる第２Ｎ＋型領域２０２をソースパッドＳＰおよびドレインパッドＤＰに接続しており、ＦＥＴの接合であるゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に並列に接続されている。
【００５７】
これにより、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＦＥＴ動作領域上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、ＦＥＴを静電破壊から保護することができる。放電させるのはゲート端子Ｇ−ソース端子Ｓ間、およびゲート端子Ｇ−ドレイン端子Ｄ間である。またどちらか一方でもよい。つまり、この構造により、保護素子を用いない従来構造と比較して、ＦＥＴの静電破壊電圧を大幅に向上させることができる。
【００５８】
従来では、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に印加された静電エネルギーは、動作領域１０８に１００％伝わっていたが、本発明によれば、各配線またはボンディングパッドを利用して、静電エネルギーを一部保護素子２００にバイパスさせ、保護素子２００内部で放電させることができる。これにより動作領域１０８に伝わる静電エネルギーを、動作領域１０８のゲート電極−ソース電極間およびゲート電極−ドレイン電極間の静電破壊電圧を越えない程度まで減衰することができる。
【００５９】
第５図には、保護素子の１つの端子の金属電極にボンディングパッドを利用した例を示す。第５図（Ａ）は平面図であり、第５図（Ｂ）は、Ｃ−Ｃ線断面図である。
【００６０】
第４図では、ソースパッドＳＰおよびドレインパッドＤＰから配線１２０を引き出し、その配線１２０に保護素子２００を接続した例を示した。第５図では、ソースパッドＳＰおよびドレインパッドＤＰ周辺に、各ボンディングパッドの最下層のショットキ金属層２１０とショットキ接合を形成する第２Ｎ＋型領域２０２を設けて、ソースパッドＳＰ、ドレインパッドＤＰの一部を第２Ｎ＋型領域２０２に接続する金属電極２０４として利用する構造である。第１Ｎ＋型領域２０１は、第２Ｎ＋型領域２０２と近接するように配置され、ゲートパッドＧＰに接続する配線１２０と接続させる。このように、ＦＥＴの他の端子と接続するソースパッドＳＰ、ドレインパッドＤＰに直接第２Ｎ＋型領域２０２を接続し、各パッドに近接して保護素子２００を配置すると、ソース、ドレインパッドＳＰ、ＤＰから直接保護素子２００に静電エネルギーを放電できるため静電破壊電圧を向上させる効果が大きく、更にパッド周辺のスペースを有効利用できるため、保護素子２００を追加することによるチップ面積の増大を防ぐことができる。
【００６１】
また図示はしないが、ゲートパッドＧＰに直接第１Ｎ＋領域２０１を接続し、更に第２Ｎ＋型領域２０２は第１Ｎ＋型領域２０１と近接するように配置し、且つソースパッドＳＰ、ドレインパッドＤＰに接続する配線１２０と接続させると、ゲートパッドＧＰから直接保護素子２００に静電エネルギーを放電でき、同様に静電破壊電圧を向上させる効果が大きく、保護素子２００追加によるチップ面積の増大も防げる。
【００６２】
第６図は、信号経路途中に保護素子２００を接続したものである。上述の如くゲート電極１０５のショットキ接合が最も静電破壊に弱く、実際に破壊するのは動作領域１０８のゲート電極１０５部分が最も多い。そこで、第６図の如くゲートパッドＧＰから動作領域１０８のゲート電極１０５に至る信号経路途中に保護素子２００を接続することで、最も効果的に静電破壊から保護することができる。
【００６３】
この場合、第１Ｎ＋型領域２０１は、ゲートパッドＧＰから動作領域１０８に至るゲート配線１１２の一部に接続する。第２Ｎ＋型領域２０２は、ソースパッドＳＰおよびドレインパッドＤＰまたは各パッドに接続する配線１２０と接続する。例えば第６図のゲート−ソース間では、第２Ｎ＋型領域２０２を第１Ｎ＋型領域２０１と近接して配置するため、第２Ｎ＋型領域２０２の部分までソースパッドＳＰから配線１２０が延在される。
【００６４】
例えば、ゲート配線１１２をソースパッドＳＰまたはドレインパッドＤＰに近接するように引き回して動作領域１０８に接続すれば、信号経路途中で、しかもＦＥＴのパッドに近接して保護素子２００を接続することができ、静電エネルギーからの保護により効果的である。
【００６５】
また、保護素子２００は、端子である第１および第２Ｎ＋型領域２０１、２０２の距離が長いほうが効果的である。この距離は例えば１０μｍ以上が好ましいので、被保護素子のパッドや配線の一部を保護素子２００の金属電極２０４として利用するとよい。例えばパッドの少なくとも１辺に沿って保護素子を接続すれば、パッド周辺のスペースを活用して効果的に接続することができる。
【００６６】
ここで、ＦＥＴではゲートショットキ接合、及びゲートＰＮ接合が最も静電破壊に弱いため、ゲート端子Ｇ−ソース端子Ｓ間、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子を接続する一例を示したが、ソース端子Ｓ−ドレイン端子Ｄ間に保護素子を並列に接続してもよい。
【００６７】
第７図には、その概念図を示す。接続例は一例である。例えばこの場合、ソースパッドＳＰに接続する保護素子２００の端子を第２Ｎ＋型領域２０２とし、ドレインパッドＤＰに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とする。第２Ｎ＋型領域は、パッド周辺に設けられ、ソースパッドＳＰを金属電極２０４として利用している。
【００６８】
この等価回路図は第７図（Ｂ）である。この場合、ゲート端子Ｇ−ソース端子Ｓ間のショットキバリアダイオードとゲート端子Ｇ−ドレイン端子Ｄ間のショットキバリアダイオードが直列に接続したものを保護している。これは、例えばスイッチ回路装置のようにソース電極とドレイン電極が両方とも入出力端子として信号の出入り口になっている場合などに、この保護素子の接続は効果がある。
【００６９】
一般にＧａＡｓＭＥＳＦＥＴは衛星放送、携帯電話、無線ブロードバンド用など、ＧＨｚ帯以上のマイクロ波用途に用いられる。従って良好なマイクロ波特性を確保するため、ゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、ＧａＡｓＭＥＳＦＥＴを集積化したＭＭＩＣを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を大きく劣化させ、使用できなかった。
【００７０】
しかし本発明の静電破壊保護素子はＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００７１】
また、第８図、第９図は、保護素子の他の接続例を示す等価回路図である。前述の如く本発明の保護素子はショットキ接合に限らずＰＮ接合も保護することができる。
【００７２】
第８図は、シリコンバイポーラトランジスタである。動作領域３０２は、基板に例えばＮ型のコレクタ領域、Ｐ型のベース領域、Ｎ型のエミッタ領域を設け、コレクタ電極３０５、ベース電極３０４、エミッタ電極３０３を接続したものである。コレクタ電極３０５、ベース電極３０４、エミッタ電極３０３は動作領域外で集束してコレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子Ｅとなる。またコレクタ端子Ｃ、ベース端子Ｂ、エミッタ端子ＥにはそれぞれコレクタパッドＣＰ、ベースパッドＢＰ、エミッタパッドＥＰが接続する。
【００７３】
エミッタパッドＥＰ、ベースパッドＢＰ、コレクタパッドＣＰから引き出した配線１２０を金属電極２０４として保護素子２００を接続する。また、第５図、第６図の如くパッドやパッドに接続する配線の一部を金属電極２０４として利用することにより、保護素子２００の１方の端子をパッドまたは配線と直接接続してもよい。更に、例えばベース端子Ｂと接続するベースパッドから動作領域へ至る配線に、保護素子２００の１端子を接続してもよい。尚、この場合基板はシリコン基板であるので、保護素子２００の絶縁領域２０３は、不純物イオン注入による絶縁化領域２０３ｂである。
【００７４】
このようなＮＰＮトランジスタでは、ベース−エミッタ間接合、ベース−コレクタ間接合がそれぞれＰＮ接合であり、コレクタ−エミッタ間接合がＮＰＮ接合である。特に高濃度層同士の接続であるエミッタ−ベース間が最も静電破壊に弱く、次いでエミッタ−コレクタ間が弱い接合である。集積回路においてベース端子Ｂが直接パッドに接続せず、エミッタ端子Ｅとコレクタ端子Ｃが直接パッドに接続している場合は、エミッタ−コレクタ間が最も静電破壊に弱くなる。
【００７５】
そこで、第８図（Ｂ）の如く、ベース−エミッタ間接合、ベース−コレクタ間接合、コレクタ−エミッタ間接合にそれぞれ並列に保護素子を接続している。これにより、１つの素子内の全てのＰＮ接合を保護素子により保護することができる。コレクタ−エミッタ間接合に並列に保護素子を接続する場合は、ＮＰＮ接合に保護素子を並列に接続したことになる。
【００７６】
この図においてはエミッタパッドＥＰには保護素子２００が２つ接続している。このように同一パッドに対して複数の保護素子２００が接続されてもよい。
【００７７】
第８図（Ｃ）は、被保護素子のエミッタ−コレクタ間のみに保護素子を接続した等価回路図である。エミッタ−コレクタ間は、ベース−エミッタ間の次に静電破壊に弱い。エミッタがＧＮＤで、コレクタが出力端子となる場合が多く、このようなときはエミッタ−コレクタ間に保護素子を接続すると良い。ベースが入力端子となる場合も多く、そのときはベース−エミッタ間に保護素子を入れると良い。
【００７８】
近年シリコンバイポーラトランジスタは急速に微細化、立体構造化が進み、寄生容量、寄生抵抗を大幅に低減することにより、従来ＧａＡｓデバイスでしか達成できなかったマイクロ波特性が得られるようになり、携帯電話、無線ブロードバンドのローノイズアンプやＲＦブロック用ＭＭＩＣなどのＧＨｚ帯のマイクロ波用途に広く使用されるようになった。従ってＧａＡｓＭＥＳＦＥＴ同様、良好なマイクロ波特性を確保するため、エミッタ幅もサブミクロンオーダーとなっており、エミッタ−ベース接合容量、ベース−コレクタ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、シリコンマイクロ波バイポーラトランジスタのマイクロ波特性を大きく劣化させ、使用できなかった。
【００７９】
しかし本発明の静電破壊保護素子はＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、シリコンマイクロ波バイポーラトランジスタのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００８０】
次に、第９図を参照して、保護素子の接続例の第２の実施形態として、容量を例に説明する。
【００８１】
第９図（Ａ）は、集積回路に内蔵される容量の平面図であり、第９図（Ｂ）は第９図（Ａ）のＤ−Ｄ線断面図、第９図（Ｃ）は等価回路図である。この場合、埋め込み酸化膜４０２を設けたシリコン基板４０１表面に、絶縁化領域２０３ｂを挟んで第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を設け、保護素子２００とする。また、下層電極４０４および上層電極４０３が、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２とそれぞれオーミック接合を形成する。上層電極４０３および下層電極４０４は、誘電体となる層間酸化膜４０５を介して配置される。従来は、基板４０１に設けた絶縁化層１２５により、上層電極４０３と下層電極４０４の電位を分離するだけであったが、本実施形態の如く基板４０１に更に保護素子２００を形成することにより、第９図（Ｃ）の如く上層電極４０３と下層電極４０４の間に保護素子２００を並列に接続した構造となる。一般に層間酸化膜４０５は薄く、容量の２つの端子である上層電極４０３−下層電極４０４間に外部より静電エネルギーが印加されたとき、層間酸化膜４０５が絶縁破壊されやすい。またマイクロ波集積回路に集積化される容量は容量値が小さく、尚いっそう絶縁破壊されやすい。従って保護素子２００間で、外部から印加される静電エネルギーの一部を放電させ、層間に印加される静電エネルギーを低減することにより絶縁破壊から容量を保護することができる。
【００８２】
また、第１０図はＭＯＳＦＥＴを示す。
【００８３】
動作領域５０２は、基板に例えばＮ型のドレイン領域、Ｎ型のソース領域、Ｐ型のチャネル領域を設け、ドレイン電極５０５、ソース電極５０４、ゲート電極５０３を接続したものである。ドレイン電極５０５、ソース電極５０４、ゲート電極５０３は動作領域外で集束してドレイン端子Ｄ、ソース端子Ｓ、ゲート端子Ｇとなる。またドレイン端子Ｄ、ソース端子Ｓ、ゲート端子ＧにはそれぞれドレインパッドＤＰ、ソースパッドＳＰ、ゲートパッドＧＰが接続する。
【００８４】
ドレインパッドＤＰ、ソースパッドＳＰ、ゲートパッドＧＰから引き出した配線１２０を金属電極２０４として保護素子２００を接続する。また、第５図、第６図の如くパッドやパッドに接続する配線の一部を金属電極２００として利用することにより、保護素子２００の１方の端子をパッドまたは配線と直接接続してもよい。更に、例えばゲート端子Ｇが接続するパッドから動作領域へ至る配線に、保護素子２００の１端子を接続してもよい。尚、この場合基板はシリコン基板であるので、保護素子２００の絶縁領域２０３は、不純物イオン注入による絶縁化領域２０３ｂである。
【００８５】
ＭＯＳＦＥＴは、ゲート電極と動作領域との間にゲート絶縁膜が存在し、ゲートＭＯＳ容量を構成している。等価回路上はゲート−ソース間およびゲート−ドレイン間に、容量が存在していることになる。ゲート絶縁膜はスイッチングスピードを向上させるために、非常に薄く設けられており、ゲート容量が静電破壊に弱い。
【００８６】
そこで、第１０図の如く、ＭＯＳＦＥＴのゲート−ソース間、およびゲート−ドレイン間に保護素子２００を並列に接続することで、弱いゲートＭＯＳ容量を静電破壊から保護することができる。
【００８７】
また、第１０図（Ｃ）の如く、例えばゲート−ソース間など、被保護素子の２端子間のいずれか１つに接続してもよい。
【００８８】
近年ＭＯＳＦＥＴはＰＣ用マイクロプロセッサＬＳＩやメモリ用ＬＳＩの高速化を図るため、微細化、立体構造化が進み、寄生容量、寄生抵抗を大幅に低減することにより、従来ＧａＡｓデバイスでしか達成できなかったマイクロ波特性が得られるようになり、携帯電話、無線ブロードバンドのパワーアンプやＲＦブロック用ＭＭＩＣなどのＧＨｚ帯のマイクロ波用途に広く使用されるようになった。従ってＧａＡｓＭＥＳＦＥＴ同様、良好なマイクロ波特性を確保するため、ゲート長もサブミクロンオーダーとなっており、ゲートＭＯＳ容量が極めて小さく設計されている。さらに、高速化を図るためゲート酸化膜も薄くなっていることも原因して、静電破壊に非常に弱く、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有しており、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、マイクロ波ＭＯＳＦＥＴのマイクロ波特性を大きく劣化させ、使用できなかった。
【００８９】
しかし本発明の静電破壊保護素子は、ＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、マイクロ波ＭＯＳＦＥＴのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００９０】
本発明の保護素子はＰＮ接合、ショットキー接合または容量を有する被保護素子の２端子間に接続することにより、保護素子内で静電エネルギーを放電させ、被保護素子の静電破壊耐圧を向上させるものである。すなわち、上述の例に限らずＰＮ接合、ショットキ接合を有する全ての半導体素子に適用できるものである。また、接続例は一例であり、請求項に記載の範囲によってのみ、規定されるものである。
【００９１】
上述の被保護素子においては、従来ではいずれも被保護素子のいずれか２端子間の最低静電破壊電圧は２００Ｖ以下であった。しかし、本発明の保護素子を接続することにより、最低静電破壊電圧となる２端子間の静電破壊電圧を、保護素子接続前と比較して２０Ｖ以上向上させることができ、２００Ｖ以上とすることができる。
【００９２】
ここで、保護素子２００の形状及び接続位置について、さらに説明する。保護素子２００に静電気が印加されたときには静電気電流が発生すると考えられるので、保護素子２００に静電気電流を多く流せればより保護効果が向上する。すなわち、保護素子２００を流れる静電気電流をより多く流せるように保護素子２００の形状及び接続位置を考慮するとよい。
【００９３】
上述の如く、本実施形態の保護素子は、第１の高濃度不純物領域２０１と、第２の高濃度不純物領域を対向配置し、両領域周囲に絶縁領域２０３を配置した構造である。両領域を２端子として被保護素子に接続し、被保護素子の２端子間に印加される静電エネルギーを第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２間で放電させる。
【００９４】
第１２図の如く第１の高濃度不純物領域２０１は、第２の高濃度不純物領域２０２に対向する１つの側面と、逆側の側面とを有する。第２の高濃度不純物領域も同様に、第１の高濃度不純物領域２０１に対向する１つの側面と、逆側の側面を有する。両領域が互いに対向している１つの側面を対向面ＯＳと称する。
【００９５】
尚、以下第１の高濃度不純物領域は第１Ｎ＋型領域２０１、第２の高濃度不純物領域は第２Ｎ＋型領域２０２を例に説明するが、本実施形態の第２高濃度不純物領域２０２は１つの拡散領域に限らない。つまり、第１の高濃度不純物領域２０１に対向配置され、静電エネルギーを放電するために利用されるすべての高濃度不純物領域を総称する。すなわち、第２の高濃度不純物領域２０２は、１つの第１の高濃度不純物領域２０１に対向配置されていれば、１つの不純物拡散領域から構成されてもよいし、分割された複数の不純物領域の集合であってもよい。
【００９６】
また、第２の高濃度不純物領域２０２は、複数種類に分かれている場合互いに直接は連続せず不連続になっていてもよい。つまり同じ被保護素子１００の同じ端子に接続されていて、対向する第１の高濃度不純物領域２０１が共通である第２の高濃度不純物領域２０２は第２の高濃度不純物領域２０２上に金属電極がある場合、静電気による電圧により空乏層が金属電極に達して保護素子自体が破壊しない程度に十分高い不純物濃度を保っていれば、不純物濃度の違いがあってもよい。また、それらの不純物濃度の違い、サイズの違い、形状の違いなど何種類違いがあってもそれらを総称して第２の高濃度不純物領域２０２とする。
【００９７】
同様に、同じ被保護素子１００の同じ端子に接続されていて、対向する第２の高濃度不純物領域２０２が共通である第１の高濃度不純物領域２０１は不純物濃度の違い、サイズの違い、形状の違いなど何種類あってもそれらを総称して第１の高濃度不純物領域２０１とする。
【００９８】
また、以下の絶縁領域２０３は、ＧａＡｓ基板の一部（２０３ａ）を例に説明するが、上述の如く基板に不純物をイオン注入して絶縁化した絶縁化領域（２０３ｂ）でも同様に実施できる。
【００９９】
第１２図は、ＩＳＥ ＴＣＡＤ（ＩＳＥ社製ＴＣＡＤ）で保護素子２００の電圧−電流特性をデバイスシミュレーションしたときの断面モデルである。５０μｍ厚のＧａＡｓ半絶縁基板上にドーズ量５×１３ｃｍ−２、加速電圧９０ＫｅＶのイオン注入とアニールにより第１Ｎ＋領域２０１、第２Ｎ＋領域２０２を形成し、保護素子２００を形成する。すなわち、この構造では第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２間および両領域の周囲がすべて絶縁領域２０３となる。
【０１００】
第１Ｎ＋領域２０１は、第１２図に示す如く両領域の対向面ＯＳに対して離間する方向の幅α１を５μｍ程度以下とし、具体的には３μｍとする。α１は狭ければ狭いほどよいが、保護素子として機能する限界として０．１μｍ以上は必要である。また、本実施形態では第２Ｎ＋型領域２０２と４μｍ程度離間してほぼ平行に配置するが、放電しやすくするために平面パターンにおいて第１Ｎ＋型領域の先を尖らせた形状とし、すなわち、第２Ｎ＋型領域２０２との離間距離が変化するパターンであってもよい。α１を５μｍ以下とする根拠については後述する。
【０１０１】
第１Ｎ＋型領域２０１および第２Ｎ＋領域２０２には、図１２の如く金属電極２０４が接続する。尚、金属電極２０４と第１および第２Ｎ＋型領域の接続方法には、図２および図３に示すものが考えられる。
【０１０２】
第２Ｎ＋型領域２０２は、例えばパッドの下に設けられた拡散領域であり、ここではその幅α２は５１μｍとする。第１および第２Ｎ＋型領域のそれぞれに金属電極２０４を１μｍずつ内側に設けた。また、デバイスサイズとなる奥行き（例えばＦＥＴであればゲート幅）は１μｍとする。
【０１０３】
そして第１Ｎ＋領域２０１をプラス、第２Ｎ＋領域２０２をマイナスにして、２２０ｐＦ、０Ωで静電気電圧７００Ｖが印加されたことを想定して１Ａの電流を流すシミュレーションを行った。
【０１０４】
第１３図、第１４図、第１５図には、それぞれシミュレーションによる電子電流密度、ホール電流密度および再結合密度の分布を示す。単位はいずれもｃｍ−３である。尚、第１３図には、上部に第１２図に示した断面モデルを重ねて配置した。第１４図および第１５図も同様である。
【０１０５】
第１３図の電子電流密度分布において、ｐ１領域が、第１Ｎ＋型領域２０１、第２Ｎ＋型２０２領域両方にまたがる領域の中で最も密度が高い領域である。電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が遥かに大きいので電子電流を電流の代表として、本実施形態では、第１および第２のＮ＋型領域周辺、もしくは基板表面から、ｐ１の１割程度の電子電流密度となるｑ１領域付近までを保護素子２００の電流経路と定義する。ｑ１領域付近までとした理由は、ｑ１領域よりも電流密度が少ない領域では、動作に影響しないと考えられるためである。
【０１０６】
第１３図からも明らかなように、α１の幅が狭いことにより電流は、第１Ｎ＋領域２０１の対向面ＯＳと逆の側面にも多く回り込んで流れている。この回り込み電流は静電気が印加されたときも同様に発生すると考えられる。
【０１０７】
第１Ｎ＋領域２０１の外側にあるｑ１領域は第１Ｎ＋領域２０１から最も遠い場所で、Ｘ軸で２０μｍ付近となっている。第１Ｎ＋領域２０１の外側の端のＸ座標は第１２図のとおり５μｍであり、第１Ｎ＋領域２０１の外側１５μｍまでは、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も電子電流密度の高い領域の１割程度の電子電流が流れている。
【０１０８】
第１４図のホール電流も同様に第１Ｎ＋領域２０１の外側に回り込みがある。このホール電流密度分布においてＸ座標２０μｍ付近のｑ２領域のホール電流密度は、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も密度の高いホール電流密度のｐ２領域に対し２％程度のホール電流密度となっている。
【０１０９】
第１５図の再結合も同様に第１Ｎ＋領域２０１の外側に回り込みがある。第１５図の再結合密度分布においてＸ座標２０μ付近のｑ３領域の再結合密度は、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２の両方にまたがる最も密度の高い再結合密度のｐ３領域に対し１割程度となっている。
【０１１０】
第１６図は、上記の分布図を元に、第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２の周囲の絶縁領域２０３に形成される電流経路を示した模式図である。比較のために第１６図（Ａ）にα１とα２が同等の幅で、５１μｍ前後と広い場合（以下ａ構造と称する）の模式図を示す。第１６図（Ｂ）は、第１２図に示す、第１Ｎ＋型領域２０１を第２Ｎ＋型領域２０２と比較して十分狭い幅（α１＜＜α２：以下ｂ構造と称する）にした場合である。
【０１１１】
尚、第１６図（Ａ）の元になる分布図は、α１およびα２が等しいので左右対称に密度が分布している。ａ構造については分布図の図示は省略し、模式図を示す。
【０１１２】
第１６図（Ａ）の如くα１およびα２の幅が広い（５０μｍ）の場合は、対向面間および底面部付近に矢印の如く電流経路（ｐ１領域からｑ１領域付近まで）が形成される。本明細書では、図の如く基板表面から所定の深さに形成され、第１Ｎ＋領域２０１および第２Ｎ＋型領域２０２の対向面ＯＳの間と、両領域の底面付近間の絶縁領域２０３に形成される電子電流およびホール電流の経路を第１の電流経路Ｉ１と称する。すなわち、ａ構造の保護素子の電流経路は第１の電流経路Ｉ１のみである。
【０１１３】
一方、第１６図（Ｂ）の如く、α１を５μｍ程度まで狭くすると、電子電流及びホール電流は、対向面ＯＳ間と底面部付近に形成される第１の電流経路Ｉ１に加えて、第１の電流経路Ｉ１より深い領域に経路が形成される。この経路は、第１Ｎ＋領域２０１を回り込み、対向面ＯＳと逆側の、第１Ｎ＋型領域外側の側壁も利用して電子電流及びホール電流が移動し、ａ構造と比較してｑ１領域が下方に形成される。
【０１１４】
本明細書では図の如く第１の電流経路Ｉ１より深い領域に形成され、第２Ｎ＋型領域２０２から、第１Ｎ＋型領域２０１の対向面ＯＳとは逆側の側面に至る絶縁領域に形成される電子電流およびホール電流の経路を第２の電流経路Ｉ２と称する。
【０１１５】
第１６図（Ｂ）において、第２の電流経路Ｉ２は、第２Ｎ＋型領域２０２の幅が５０μｍと十分広いため、第２Ｎ＋型領域２０２付近では広い底面部の水平方向に電流経路が形成される。
【０１１６】
一方、第１Ｎ＋型領域２０１においては、幅α１が前述の如く５μｍ程度と狭いため、第１Ｎ＋型領域２０１を回り込むような経路で電流が流れ、第１Ｎ＋型領域２０１の底面部だけでなく、対向面ＯＳと逆側の側面も電流経路となる。
【０１１７】
すなわち、上記の図からも明らかなようにａ構造の場合は保護素子の電流経路は、第１の電流経路Ｉ１のみであるが、ｂ構造の保護素子２００は細い第１Ｎ＋領域２０１により第２の電流経路Ｉ２を形成し、第１の電流経路Ｉ１と第２の電流経路Ｉ２の２つの電流経路を形成している。
【０１１８】
第２の電流経路Ｉ２は第１Ｎ＋領域２０１の外側の側面から電流が出入りしている。また、第２の電流経路Ｉ２は第１の電流経路Ｉ１に比べて、第１及び第２Ｎ＋型領域より深い領域を通り、迂回（遠回り）して第１Ｎ＋型領域２０１に達することで、絶縁領域２０３内に長い経路を得ることができる。これにより絶縁領域２０３内のトラップ（ＧａＡｓの場合ＥＬ２）を利用して伝導度変調効果の機会をより多く作ることができる。
【０１１９】
すなわち、ｂ構造では、第２の電流経路Ｉ２を設けることにより、第１の電流経路Ｉ１のみの場合と比較して伝導度変調効率を向上させ、より多くの電流を流すことを可能にしている。第１および第２Ｎ＋型領域間を流れる電流値が増加することは、静電気が印加されたとき、静電気電流をより多く流せることになり、保護素子としての効果が増大する。
【０１２０】
このように、故意に電流経路を長く迂回させることによりメインキャリアがその極性と反対の極性のキャリアと出会う機会を増やし伝導度変調効率を向上させる手法は、ＩＧＢＴなどの伝導度変調デバイスでは良く採用される手法であり、以下に詳述する。
【０１２１】
一般に絶縁領域を絶縁領域たらしめているのがトラップの存在である。ドナートラップとは元々の性質としてプラス電荷を持ち、電子を捕らえると中性になり伝導度変調の媒体となり得るものであり、ＧａＡｓの場合はＥＬ２がドナートラップである。また、不純物注入による絶縁化領域（２０３ｂ）にもトラップは存在する。
【０１２２】
第１７図に、第１２図に示す構造のデバイスで、第１Ｎ＋型領域２０１をプラスにし第１Ｎ＋型領域２０１−第２Ｎ＋型領域２０２間に印加する電圧を上げていったときの奥行き１μｍでの電圧−電流特性をシミュレーションした結果を示す。この図に示すとおりブレークダウン電圧は２０〜３０Ｖである。
【０１２３】
このように、保護素子２００は２０〜３０Ｖでブレークダウンし、それ以上の電圧が印加されるとバイポーラ動作となり伝導度変調が起きる。保護素子は、数百Ｖという静電気電圧が印加した場合にブレークダウンさせて使用するので、保護素子２００の動作状態は初期状態から伝導度変調が起きている。
【０１２４】
この伝導度変調がより多く行われるとその分ブレークダウン後のなだれ増倍がより激しくなり電子−ホールの生成再結合が盛んに行われるため電流がより多く流れる。
【０１２５】
このように、保護素子２００に第２の電流経路Ｉ２を形成することにより、深い領域および対向面ＯＳと逆側の第１Ｎ＋型領域２０１の外側方向での伝導度変調効率を向上させることができる。
【０１２６】
また、第２の電流経路Ｉ２設けるために第１Ｎ＋型領域２０１の幅を５μｍ以下と狭めたため、第１の電流経路Ｉ１においても第１Ｎ＋型領域２０１付近の電子が混み合ってお互い反発し合い、ａ構造に比べてより深い経路を主たるキャリアである電子が通るようになるため、その分第１の電流経路Ｉ１自身も、従来より伝導度変調を多く受ける。
【０１２７】
第１８図に示すグラフを用いて、ｂ構造のトータルの電流値に対する第２の電流経路Ｉ２の電流値の比率を求めた。これは第１Ｎ＋型領域２０１をプラスとし、２２０ｐＦ、０Ωで約７００Ｖの静電気が印加されたことを想定し奥行き１μｍに１Ａの電流を流したシミュレーションを行った場合の、表面から２μｍの深さの電子電流密度のＸ座標依存性グラフである。
【０１２８】
表面から２μｍの深さの電子電流密度において、第１Ｎ＋型領域２０１直下に相当する電子電流密度を第１Ｎ＋型領域２０１のＸ方向の幅で積分してその値を第１の電流経路Ｉ１分とし、第１Ｎ＋型領域２０１より外側部分に相当する電子電流密度をその外側部分のＸ方向の幅で積分した値を第２の電流経路Ｉ２分とし、第２の電流経路Ｉ２の電流値の比率を計算した。
【０１２９】
その結果、トータルの電流値に対する第２の電流経路Ｉ２の比率は０．４８（２．８９／（３．０８＋２．８９））であり、第１の電流経路Ｉ１と同等の電流値であることがわかる。
【０１３０】
さらに、後に詳述するがｂ構造の場合の第１の電流経路Ｉ１自体がａ構造の第１の電流経路Ｉ１よりも大きい電流値を有している。つまり、ｂ構造では、第２の電流経路Ｉ２は自身の第１の電流経路Ｉ１と同等であるので、トータルとしてａ構造よりもはるかに大きい電流が流れることになる。
【０１３１】
尚、副次効果として上述の如く第１の電流経路Ｉ１と第２の電流経路Ｉ２を合わせてａ構造より電流経路が大幅に大きく広がるため、結晶内の温度が従来より下がり、その分電子、ホールの移動度が上がって、その分電流をより多く流すことができる。
【０１３２】
その結果、保護素子２００全体としての電流値が増加するため、保護効果が高まるものである。
【０１３３】
第１９図には、電子電流、ホール電流、再結合密度の広がりを比較した表を示す。これは、ａ構造の場合とｂ構造の場合についてシミュレーションし、その結果得られた第１３図〜第１５図と同様の密度分布の値を一定条件下で比較したものである。
【０１３４】
第１９図（Ａ）において、ｙ＿２は、それぞれの密度分布図において表面から２μｍの深さで水平方向に切ったときの断面で、各密度が１０５ｃｍ−３になるところのＸ方向の幅をμｍの単位で表した数値である。
【０１３５】
Ｘ＿０は第１２図に示す座標においてＸ＝０μｍのＹ方向の断面において各密度が１０５ｃｍ−３になるところの表面から深さをμｍの単位で表した数値である。
【０１３６】
掛け算とはｙ＿２の値とＸ＿０の値を掛け合わせた値で、各密度における１０５ｃｍ−３のポイントをなぞってつなぎ合わせたときにできる図形の面積を擬似的に比較するための値である。すなわち掛け算とはそれぞれ電子、ホール、再結合の各広がりを表す指標である。
【０１３７】
また、表中ａ構造とは、第１Ｎ＋領域２０１、第２Ｎ＋領域２０２とも５１μｍ（＝α１＝α２）の幅で、第２Ｎ＋領域２０２をプラス、第１Ｎ＋領域をマイナスにして奥行き１μｍにしたａ構造であり、０．１７４Ａ流した計算結果である。
【０１３８】
ｂ構造−１は、第１Ｎ＋領域２０１の幅α１を３μｍ、第２Ｎ＋領域２０２の幅α２を５１μｍにして第２Ｎ＋領域２０２をプラス、第１Ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
【０１３９】
ｂ構造−２は、ｂ構造−１と印加する極性を逆にし、第１Ｎ＋領域２０１の幅α１を３μｍ、第２Ｎ＋領域２０２の幅α２を５１μｍにして第１Ｎ＋領域をプラス、第２Ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
【０１４０】
以上の３つの各密度におけるすべての掛け算はｂ構造−１、ｂ構造−２共にａ構造より大きな値となっている。
【０１４１】
このことは第１Ｎ＋領域２０１がプラスであっても、第２Ｎ＋領域２０２がプラスであっても、いずれの極性においてもｂ構造の方がａ構造より電子電流、ホール電流、再結合のいずれも広い範囲に分布することを表しており、その分伝導度変調効率が高くなることを表している。さらに電流が広い範囲に渡って流れることは温度が低下することを示しておりその分移動度が上がり、さらに電流が増えることを表している。
【０１４２】
ここで、第１９図（Ｂ）に、ｂ構造−３として、第１Ｎ＋領域２０１にプラスを印加した場合で、１Ａの場合のｂ構造の計算結果を示す。第１９図（Ａ）の３つの計算は計算能力の点からいずれも０．１７４Ａの電流に統一して比較したが、実際の静電気の電流は静電気電圧７００Ｖ、２２０ｐＦ、０Ωの場合奥行き１μｍで１Ａ程度である。シミュレーションにより第１Ｎ＋領域２０１にプラスを印加した場合のみ１Ａの計算ができたのでその結果を示す。
【０１４３】
第１９図（Ａ）のｂ構造−２と比較して、ｂ構造−３では同じ極性でも０．１７４Ａから１Ａに電流を増やして計算すると各掛け算の値が１桁あるいはそれ以上増加するのがわかる。
【０１４４】
このことから、第１９図（Ｃ）のごとく、保護素子２００により高い静電気電圧が印加され、第１３図およびその模式図である第１６図（Ｂ）で示した電流よりも多くの静電気電流が流れた場合、絶縁領域２０３が十分広ければ、第１３図で示したｑ１領域（最も高密度領域の１割程度の電流密度の領域）はさらに下方および対向面ＯＳと逆側の外側方向に広がることになり、すなわち第２の電流経路Ｉ２が広くなる。第２の電流経路Ｉ２が広くなればなるほど、伝導度変調効率をより上昇させることができ、通過する電流が増えてｑ１領域が下方に広がるのでさらに第２の電流経路Ｉ２が広がる。これにより、基板の結晶温度が低下するので、キャリアの移動度をより上昇させ、電流をより多く流して保護効果をさらに向上させることができる。
【０１４５】
つまり、ｂ構造では、印加される静電気の電圧が高くなればなるほど、伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
【０１４６】
また第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
【０１４７】
従って、後に詳述するが第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保すれば、２２０ｐＦ、０Ωで２５００Ｖの静電気からも被保護素子を破壊から守ることができる構造となっている。しかも寄生容量をほとんど持たないため被保護素子の高周波特性を劣化させない。すなわち元々静電破壊電圧１００Ｖ程度の素子に寄生容量２０ｆＦの本保護素子を接続することにより静電破壊電圧を２０倍以上向上させることができる。
【０１４８】
ここで、第２０図を用いて、ｂ構造のα１が５μｍ以下が望ましい理由を説明する。第２０図は、第１９図のｂ構造−２における電子電流密度を第１Ｎ＋領域２０１の幅α１を変えて計算したものである。
【０１４９】
第１Ｎ＋領域２０１の幅α１を５μｍ以下にすると急激に第２電流経路Ｉ２の比率が上昇する。すなわち電流が水平方向と深さ方向に広がるので、その分伝導度変調効率が上がり、温度が低下してキャリアの移動度が増すため電流値が大幅に増加し、保護素子としての保護効果が大きく増す。
【０１５０】
ここで、第１８図に示すα１＝３μｍの第２電流経路Ｉ２の比率が０．４８であるのに対し、上の第２０図で同じ第１Ｎ＋領域＋で第１Ｎ＋領域幅３μｍのポイントのＩ２比率が０．３しかないのは第２０図が０．１７４Ａで第１８図が１Ａであるためで、ある一定電流値までは電流が多い方が第２電流経路Ｉ２の比率が大きくなることがわかる。尚、大きいデバイスをシミュレーションする際の計算能力の限界のため０．１７４Ａで比較したが、相対比較であればこの電流値で十分比較できる。
【０１５１】
次に、第１Ｎ＋型領域２０１の外側に確保すべき絶縁領域２０３の幅βについて説明する。上述の如く、第２の電流経路Ｉ２は、第１Ｎ＋型領域２０１の対向面ＯＳと逆側の絶縁領域２０３にも第２の電流経路Ｉ２が広がるため、ここに十分な幅βの絶縁領域２０３を確保するとよい。
【０１５２】
第２１図を参照してｂ構造のβと静電破壊電圧について説明する。絶縁領域２０３を十分に確保することは、第２の電流経路Ｉ２となり得る領域を十分確保することになり保護効果が高い点については前述のとおりである。つまり第２１図（Ａ）の平面図ように対向面ＯＳと逆側に所定の絶縁領域幅β確保する。第２１図（Ｂ）は実際にβの値を変動させて静電破壊電圧を調べた結果を示す。
【０１５３】
測定した被保護素子１００はゲート長０．５μｍ、ゲート幅６００μｍのＧａＡｓＭＥＳＦＥＴのゲートに１０ＫΩの抵抗を直列に接続した素子である。保護素子２００接続前は、ソースまたはドレーン電極と抵抗端との間の静電破壊電圧は１００Ｖ程度である。この間にｂ構造の保護素子２００の第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２の両端を並列接続し、βの値を変化させて静電破壊電圧を測定した。第１Ｎ＋型領域２０１と第２Ｎ＋型領域２０２間の容量は２０ｆＦである。
【０１５４】
第２１図（Ｂ）に示すとおりβを２５μｍまで大きくすると静電破壊電圧は２５００Ｖまで向上した。第２１図（Ａ）に示すβが１５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから２５００Ｖまで上げたとき第１Ｎ＋型領域２０１において第２の電流経路Ｉ２は対向面ＯＳと逆側の外側方向（β）に１５μｍ以上は伸びていることを示す。
【０１５５】
静電気電圧が高くなるということは、その分第２の電流経路Ｉ２が広がるということである。つまり、絶縁領域２０３が十分に確保されていない場合は、第２の電流経路Ｉ２の広がりが制限されてしまうが、絶縁領域２０３を十分に確保することにより、第２の電流経路Ｉ２を十分広げることができる。
【０１５６】
すなわち、ｂ構造では、第１Ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上、好適には１５μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。
【０１５７】
ａ構造においては、保護素子を接続した場合に２倍〜３倍程度までしか静電破壊電圧を上げることができなかったが、ｂ構造ではβが１５μｍの場合静電破壊電圧が７００Ｖ、βを２５μｍまで伸ばすと２５００Ｖとなり、静電破壊電圧が２５倍まで上がることが確認されている。すなわちｂ構造では所定のβを確保すれば従来の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
【０１５８】
前述のとおり第１の電流経路Ｉ１に流れる電流と第２の電流経路にＩ２に流れる電流はほぼ同等であり、従来の保護素子に流れる電流の少なくとも１０倍の電流を流すことができるということは、第１の電流経路Ｉ１、第２の電流経路Ｉ２とも各電流経路に流れる電流は従来のそれぞれ少なくとも５倍であることがわかる。
【０１５９】
このように、βは１０μｍ以上が望ましく、これは、チップ上に保護素子２００を集積化する際には、第１Ｎ＋型領域２０１外側には、幅βの絶縁領域２０３を確保して他の構成要素や配線等を配置することを意味する。
【０１６０】
同様に、第２２図の如く、第２の電流経路Ｉ２を確保するために深さ方向にも十分な絶縁領域を確保することが望ましい。第２２図（Ａ）は、断面図であり、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２下方に所定の深さδの絶縁領域２０３を確保する。
【０１６１】
第２２図（Ｂ）に、第１Ｎ＋型領域２０１をプラスにして、２２０ｐＦ、０Ωで７００Ｖの静電気電圧が印加されたことを想定して１μｍの奥行きに１Ａを流すシミュレーションを行い、座標Ｘ＝０μｍにおけるＹ方向断面の電子電流密度のグラフを示す。このグラフで表面から電子電流密度を深さ方向に積分していったとき、深さ（Ｙ）１９μｍまでの積分（ハッチング部分）が全体５０μｍまでの積分の９０％であることがわかった。すなわち絶縁領域２０３の深さδは２０μｍ以上が好適である。
【０１６２】
以上、保護素子２００周辺に確保すべき絶縁領域２０３のサイズ（βやδ）と、第１Ｎ＋型領域２０１の幅（α１）について説明したが、チップ上の配置によっては、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合がある。
【０１６３】
その場合には、第２３図の平面図の如く、第１Ｎ＋型領域２０１を対向面ＯＳから離間する方向に曲折して延在部３００を設け、対向面ＯＳを延在した方向に所定の絶縁領域γを確保して、延在部３００と第２のＮ＋型領域間の絶縁領域２０３に、伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成するとよい。
【０１６４】
第３の電流経路Ｉ３は、対向面ＯＳを延在した方向（対向面ＯＳに直交する面から離間する方向）、すなわち延在部３００および第２Ｎ＋型領域２０２の外側方向により大きな電流経路を確保できる。図では平面的に示しているが紙面に垂直な方向（装置の深さ方向）にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。尚、対向面ＯＳの深さ方向（紙面に垂直方向）には、第１の電流経路Ｉ１および第２の電流経路Ｉ２が形成され、保護素子の電流経路はは第１、第２、第３の電流経路Ｉ１〜Ｉ３となる。
【０１６５】
第２３図（Ｂ）にγと静電破壊電圧の比較を実際に測定した値で示す。被保護素子１００、保護素子２００の接続方法は第２１図でβの値を変動させ静電破壊電圧を測定したときと同じである。
【０１６６】
第２３図（Ｂ）に示すとおりγを３０μｍまで大きくすると静電破壊電圧は１２００Ｖまで向上した。γが２５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから１２００Ｖまで上げたとき第３の電流経路Ｉ３は、延在部３００と第２のＮ＋型領域間の前記絶縁領域に２５μｍ以上伸びていることを示す。
【０１６７】
このように、延在部３００を設けた場合でも、静電気の電圧が高くなればなるほど、電流経路Ｉ３をより広くして伝導度変調効率をより上昇させることができる。つまり、印加される静電気の電圧によって伝導度変調効果を自動調整することができる。これにより絶縁領域の温度が低減し、キャリアの移動度をより上昇させることができるので、電流をより多く流し、保護効果が向上する。
【０１６８】
すなわち延在部３００も周囲に十分な絶縁領域２０３を確保することが望ましく、γを十分確保することにより第３の電流経路Ｉ３が十分に広がるスペースが確保でき、静電気電圧に応じた静電気電流をより多く流すことができる。したがって幅γは１０μｍ以上がのぞましく、２０μｍ以上有るとさらに好適である。尚、第２３図（Ａ）ではγは延在部３００の外側（図の右側）に確保しているが、延在部３０を中心として対称となる内側（図の左側）にも確保し、すなわち、延在部３００の両方の側面側にγを確保すればより効果が向上する。
【０１６９】
尚、βを確保した上でγを確保するのが最適だが、βが不十分であってもγを確保することで保護素子の効果が向上する。
【０１７０】
第２４図には、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２が共に５μｍ以下の場合（以下ｃ構造と称する）の電流経路の模式図を示す。
【０１７１】
ｃ構造は、ｂ構造における第２のＮ＋型領域２０２の幅α２を、第１のＮ＋型領域α１と同等に狭めた構造であり、互いに４μｍ程度の離間距離で対向配置され、周囲に絶縁領域２０３が配置されている。ｃ構造においても、第１の電流経路Ｉ１及び第２の電流経路Ｉ２が形成される。
【０１７２】
第１の電流経路Ｉ１は、基板表面から第１および第２Ｎ＋型領域の対向面ＯＳ間および両領域の底面付近間の絶縁領域２０３に形成され、電子電流およびホール電流の経路となる。
【０１７３】
第２の電流経路Ｉ２は、第１および第２のＮ＋型領域よりも十分深い領域を迂回し、互いに両領域の対向面ＯＳと逆側の側面に達して形成される。すなわち、第１Ｎ＋型領域２０１も第２Ｎ＋型領域２０２も、対向面ＯＳと逆の外側の側面を電流経路として利用でき、第１の電流経路Ｉ１より深い領域に第２の電流経路Ｉ２が形成される。
【０１７４】
さらに、第１Ｎ＋型領域２０１は、第２５図の如く、対向面ＯＳから離間する方向に曲折した延在部３００ａを設け、延在部３００ａと第２Ｎ＋型領域２０２の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
【０１７５】
また、同様に第２のＮ＋型領域２０２は、対向面ＯＳから離間する方向に曲折した延在部３００ｂを設け、延在部３００ｂと第１Ｎ＋型領域２０１の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
【０１７６】
延在部３００ａ、３００ｂはいずれか一方でもよいし、両領域に設けてもよい。これにより第２５図の如く電流経路Ｉ３が形成されるので、電流値が増加し保護効果が増大する。
【０１７７】
尚、β、γ、δの値は、上述した値が好適であるが、それ以下であってもａ構造と比較してより大きな電流経路が確保できるが、できるだけ各値を確保するパターンにする方がよい。
【０１７８】
すなわち、保護素子２００を構成する第１Ｎ＋型領域２０１（ｃ構造の場合は第２Ｎ＋型領域２０２も）の周囲の絶縁領域２０３には、第２の電流経路Ｉ２または第３の電流経路Ｉ３を阻害しないように十分なスペース（β、γ）を確保し、保護素子２００が接続する被保護素子１００や他の構成要素および配線等は、第１Ｎ＋型領域２０１から外側に１０μｍ程度以上離間して配置するとよい。また、チップ端部も電流経路を阻害することになるので、第１Ｎ＋型領域２０１がチップ端部に配置されるパターンの場合には、チップ端部までの距離を１０μｍ程度以上確保するとよい。
【０１７９】
第２６図には、チップ上に被保護素子１００と保護素子２００を集積化した一例を示す。
【０１８０】
第２６図は、ＧａＡｓＭＥＳＦＥＴのチップパターンの一例である。ＧａＡｓ基板２０３にＦＥＴを配置し、ＦＥＴのゲート電極１０６に抵抗Ｒが接続されている。ソース電極パッドＳＰ、ドレイン電極パッドＤＰ、さらに抵抗Ｒのもう一方の端にゲート電極パッドＧＰがＦＥＴの周囲にそれぞれ設けられている。
【０１８１】
ここで、各パッドの下及び周辺には、各パッドから高周波信号が漏れないよう、アイソレーション対策として、パッドＮ＋領域３５０が配置されている。各パッドの一番下のゲート金属層３２０はＧａＡｓ半絶縁性基板とショットキ接合を形成しており、そのパッドＮ＋領域３５０と各パッドはショットキ接合を形成している。
【０１８２】
つまり、第２６図（Ａ）は抵抗Ｒをドレイン電極パッドＤＰに近接して配置することにより、抵抗Ｒを構成するＮ＋型領域と近接するパッドＮ＋型領域３５０の離間距離は４μｍとなり、周囲に絶縁領域２０３が配置されて保護素子２００となる。抵抗Ｒの一部が第１Ｎ＋型領域２０１であり、ドレイン電極パッドＤＰの下及び周辺のパッドＮ＋型領域３５０の一部が第２Ｎ＋型領域２０２である。すなわち、ＦＥＴのゲート−ドレイン端子間に並列に保護素子２００を接続したことになる。このパターンにおいて抵抗Ｒの幅がα１であり、５μｍ以下とする。また第１Ｎ＋型領域２０１となる抵抗Ｒの外側の絶縁領域２０３の幅βを１０μｍ以上確保して、他の構成要素を配置する。このパターンの場合βの端はチップ端であり抵抗Ｒからチップ端までの距離βを１０μｍ以上確保する。
【０１８３】
また、第２６図（Ｂ）も同じく抵抗Ｒをドレイン電極パッドＤＰに近接して配置することにより、抵抗Ｒを構成するＮ＋型領域と近接するパッドＮ＋型領域３５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。同様に抵抗Ｒの一部が第１Ｎ＋型領域２０１であり、ドレイン電極パッドＤＰの下及び周辺のパッドＮ＋型領域３５０の一部が第２Ｎ＋型領域２０２である。すなわち、ＦＥＴのゲート−ドレイン端子間に並列に保護素子２００を接続したことになる。
【０１８４】
このパターンにおいても抵抗Ｒの幅がα１であり、５μｍ以下とする。また第１Ｎ＋型領域２０１となる抵抗Ｒの外側の絶縁領域２０３の幅βを１０μｍ以上確保して、他の構成要素を配置する。しかしながら第２６図（Ｂ）では第２６図（Ａ）に比べてβの距離が若干短く、さらにβが１０μｍ以上確保できる幅も狭い。その分第２６図（Ａ）に比べて電流経路Ｉ２に流れる電流が少なくなる。その対策として抵抗Ｒの一部を曲折して延在部３００を設け、ドレインパッド下及び周辺のＮ＋領域３５０との間に電流経路Ｉ３を流せる領域を確保した。このパターンの場合は抵抗延在部３００とチップ端の間と、ドレインパッド下及び周辺のＮ＋領域３５０とチップ端の間の絶縁領域が電流経路Ｉ３を流せる領域であある。この幅γは１０μｍ以上確保して保護素子２００を形成する。すなわち第２６図（Ａ）に比べ第２６図（Ｂ）は電流経路Ｉ２に流れる電流が少ない分、第２６図（Ａ）には存在しなかった電流経路Ｉ３を形成し静電気から十分ＧａＡｓＭＥＳＦＥＴのゲート−ドレイン間のショットキ接合を保護している。
【０１８５】
このように、本実施形態の保護素子２００は、第１Ｎ＋型領域２０１および第２Ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とし、周囲に十分な絶縁領域（β、γ）を確保して、被保護素子となる２端子間に配置する。
【０１８６】
以上絶縁領域２０３がＧａＡｓの場合を例に説明したが、絶縁領域２０３は上述の如く基板に不純物を注入・拡散して絶縁化した領域（２０３ｂ）でもよく、その場合シリコン基板でも同様に実施できる。
【図面の簡単な説明】
【０１８７】
【図１】第１図は本発明を説明するための概念図である。
【図２】第２図（Ａ）は本発明を説明するための断面図であり、第２図（Ｂ）は本発明を説明するための断面図であり、第２図（Ｃ）は本発明を説明するための断面図であり、第２図（Ｄ）は本発明を説明するための断面図である。
【図３】第３図（Ａ）は本発明を説明するための断面図であり、第３図（Ｂ）は本発明を説明するための断面図である。
【図４】第４図（Ａ）は本発明を説明するための平面図であり、第４図（Ｂ）は本発明を説明するための断面図であり、第４図（Ｃ）は本発明を説明する等価回路図である。
【図５】第５図（Ａ）は本発明を説明するための平面図であり、第５図（Ｂ）は本発明を説明する断面図である。
【図６】第６図は本発明を説明するための平面図である。
【図７】第７図（Ａ）は本発明を説明するための平面図であり、第７図（Ｂ）は本発明を説明するための等価回路図である。
【図８】第８図（Ａ）は本発明を説明するための平面図であり、第８図（Ｂ）は本発明を説明する等価回路図であり、第８図（Ｃ）は本発明を説明する等価回路図である。
【図９】第９図（Ａ）は本発明を説明するための平面図であり、第９図（Ｂ）は本発明を説明する断面図であり、第９図（Ｃ）は本発明を説明する等価回路図である。
【図１０】第１０図（Ａ）は本発明を説明するための平面図であり、第１０図（Ｂ）は本発明を説明する等価回路図であり、第１０図（Ｃ）は本発明を説明する等価回路図である。
【図１１】第１１図（Ａ）は従来例を説明するための等価回路図であり、第１１図（Ｂ）は従来例を説明するための等価回路図であり、第１１図（Ｃ）は従来例を説明するための等価回路図である。
【図１２】第１２図は本発明のデバイスシミュレーションの断面モデル図である。
【図１３】第１３図は本発明の電子電流密度分布図である。
【図１４】第１４図は本発明のホール電流密度分布図である。
【図１５】第１５図は本発明の再結合密度分布図である。
【図１６】第１６図（Ａ）はａ構造の電流経路概要図であり、第１６図（Ｂ）はｂ構造の電流経路概要図である。
【図１７】第１７図は本発明の電流−電圧特性図である。
【図１８】第１８図は本発明のシミュレーション結果である。
【図１９】第１９図（Ａ）は本発明のシミュレーション結果であり、第１９図（Ｂ）は本発明のシミュレーション結果であり、第１９図（Ｃ）はｂ構造の電流経路概要図である。
【図２０】第２０図は本発明のシミュレーション結果である。
【図２１】第２１図（Ａ）は本発明のシミュレーション結果であり、第２１図（Ｂ）は本発明の平面概要図である。
【図２２】第２２図（Ａ）は本発明の断面概要図であり、第２２図（Ｂ）は本発明のシミュレーション結果である。
【図２３】第２３図（Ａ）は、本発明の平面概要図であり、第２３図（Ｂ）は本発明のシミュレーション結果である。
【図２４】第２４図はｃ構造の電流経路概要図である。
【図２５】第２５図は本発明の平面概要図である。
【図２６】第２６図（Ａ）は本発明を説明する平面図であり、第２６図（Ｂ）は本発明を説明する平面図である。
【符号の説明】
【０１８９】
１００ 被保護素子
１０１ 基板
１０２ 動作層
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１１２ ゲート配線
１１３ ソース配線
１１４ ドレイン配線
１１５ ダイオード
１２０ 配線
１２５ 絶縁化層
２００ 保護素子
２０１ 第１Ｎ＋型領域
２０２ 第２Ｎ＋型領域
２０３ 絶縁領域
２０３ａ 半絶縁領域
２０３ｂ 絶縁化領域
２０４ 金属電極
２０５ 絶縁膜
２０６ 金属層
３００ 延在部
３０２ 動作領域
３０３ エミッタ電極
３０４ ベース電極
３０５ コレクタ電極
３００ａ 延在部
３００ｂ 延在部
３２０ ゲート金属層
３５０ パッドＮ＋型領域
４００ 容量
４０１ シリコン基板
４０２ 埋め込み酸化膜
４０３ 上層電極
４０４ 下層電極
４０５ 絶縁膜
５０２ 動作領域
５０３ ゲート電極
５０４ ソース電極
５０５ ドレイン電極
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子
ＳＰ ソースパッド
ＤＰ ドレインパッド
ＧＰ ゲートパッド
Ｅ エミッタ端子
Ｃ コレクタ端子
Ｂ ベース端子
ＥＰ エミッタパッド
ＣＰ コレクタパッド
ＢＰ ベースパッド
α１ 第１Ｎ＋型領域幅
α２ 第２Ｎ＋型領域幅
β 絶縁領域幅
γ 絶縁領域幅
δ 絶縁領域深さ
Ｉ１ 第１の電流経路
Ｉ２ 第２の電流経路
Ｉ３ 第３の電流経路
Claims (9)
- 一の方向に延在する２つの側面を有し、前記一の方向に対して直交する方向の幅が５μｍ以下の第１の高濃度不純物領域と、
前記第１の高濃度不純物領域の１つの前記側面に対向配置され、該第１の高濃度不純物領域よりも前記一の方向に対して直交する方向の幅が広く、該第１の高濃度不純物領域と同導電型の第２の高濃度不純物領域と、
前記前記第１および第２の高濃度不純物領域の周囲に配置される半絶縁性の絶縁領域と、
前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成され、電子電流およびホール電流の経路となる第１の電流経路と、
前記第２の高濃度不純物領域から、前記第１および第２の高濃度不純物領域よりも深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成され、電子電流およびホール電流の経路となる第２の電流経路とを具備し、
前記第１および第２の高濃度不純物領域を２端子として、被保護素子の２端子間に並列に接続し、
前記被保護素子の２端子間に印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記静電エネルギーを減衰させることを特徴とする保護素子。 - 前記第１の高濃度不純物領域を前記第２の高濃度不純物領域との前記対向面から離間する方向に曲折した延在部を設け、該延在部と前記第２の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とする請求項１に記載の保護素子。
- 前記第１の高濃度不純物領域は、前記被保護素子のボンディングパッドから延在して該ボンディングパッドより幅が狭い金属電極と接続することを特徴とする請求項１に記載の保護素子。
- 前記被保護素子は動作領域とこれに接続するゲートパッドを有するＦＥＴであり、前記第１の高濃度不純物領域は前記ゲートパッドから前記動作領域に至る信号経路途中に設けられることを特徴とする請求項１に記載の保護素子。
- 前記第２の電流経路を通過する電流値は、前記第１の電流経路を通過する電流値と同等以上であることを特徴とする請求項１に記載の保護素子。
- 第２の電流経路は、前記第１の高濃度不純物領域の前記他の側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項１に記載の保護素子。
- 前記第２の電流経路は、前記第１および第２の高濃度不純物領域底部から深さ方向に２０μｍ以上の幅を確保して形成されることを特徴とする請求項１に記載の保護素子。
- 前記第１の高濃度不純物領域と前記第２の高濃度不純物領域間の容量が４０ｆＦ以下で、被保護素子の２端子間に、前記第１の高濃度不純物領域と前記第２の高濃度不純物領域の２端子を並列に接続することにより、接続前と比べて静電破壊電圧が１０倍以上向上することを特徴とする請求項１に記載の保護素子。
- 前記第３の電流経路は、前記曲折部の側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項２に記載の保護素子。
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