JPH07120672B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07120672B2 JPH07120672B2 JP61017114A JP1711486A JPH07120672B2 JP H07120672 B2 JPH07120672 B2 JP H07120672B2 JP 61017114 A JP61017114 A JP 61017114A JP 1711486 A JP1711486 A JP 1711486A JP H07120672 B2 JPH07120672 B2 JP H07120672B2
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- JP
- Japan
- Prior art keywords
- diode
- fet
- ecm
- junction
- type semiconductor
- Prior art date
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- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にエレクトレットコンデ
ンサマイクロホン（以降ECMと呼ぶ）に使用する接合型
電界効果トランジスタ（以降Ｊ−FETと呼ぶ）に関する
ものである。
ンサマイクロホン（以降ECMと呼ぶ）に使用する接合型
電界効果トランジスタ（以降Ｊ−FETと呼ぶ）に関する
ものである。
従来、この種のECM用Ｊ−FETは第４図に示すような使い
方をされる。第４図において、音声等がECMに入ると、E
CMの振動板10が振動し、その容量変化がＪ−FEMのゲー
トＧに伝えられ増幅する働きをする。このとき、Ｊ−FE
Tの入力インピーダンスを下げてECMの安定時間を早める
必要があり、第２図に示すようにゲートＧとソースＳと
の間にｐ−ｎ接合型ダイオードDi1およびDi2が逆方向・
並列に接続された構成となっていた。
方をされる。第４図において、音声等がECMに入ると、E
CMの振動板10が振動し、その容量変化がＪ−FEMのゲー
トＧに伝えられ増幅する働きをする。このとき、Ｊ−FE
Tの入力インピーダンスを下げてECMの安定時間を早める
必要があり、第２図に示すようにゲートＧとソースＳと
の間にｐ−ｎ接合型ダイオードDi1およびDi2が逆方向・
並列に接続された構成となっていた。
すなわち、ECM用Ｊ−FETは第５図に示すように、電源V
DDを投入すると、ゲートＧの電位VGは時定数τ1でピー
ク値VGmaxになった後、放電されて定常値VGOになる。こ
の時の時定数τ2を安定時間と呼んでいるが、ゲートＧ
−ソースＳ間にダイオードが挿入されていない場合には
放電がほとんどないため、安定時間は異常に長いものと
なり、ECMが安定に働くまでに長時間を要することにな
る。
DDを投入すると、ゲートＧの電位VGは時定数τ1でピー
ク値VGmaxになった後、放電されて定常値VGOになる。こ
の時の時定数τ2を安定時間と呼んでいるが、ゲートＧ
−ソースＳ間にダイオードが挿入されていない場合には
放電がほとんどないため、安定時間は異常に長いものと
なり、ECMが安定に働くまでに長時間を要することにな
る。
上述した従来のECM用Ｊ−FETはゲートＧ−ソースＳ間に
挿入されたダイオードにより、ダイオードが挿入されて
いない場合よりは入力インピーダンスは低くなり安定時
間は短くなっているが、製品によっては、７〜10秒要し
ており、電源投入直後は出力が歪んでしまい電話機等に
使用する場合は支障があった。
挿入されたダイオードにより、ダイオードが挿入されて
いない場合よりは入力インピーダンスは低くなり安定時
間は短くなっているが、製品によっては、７〜10秒要し
ており、電源投入直後は出力が歪んでしまい電話機等に
使用する場合は支障があった。
ｐ−ｎ接合ダイオードの電流−電圧特性（Ｖ−Ｉ特性）
は次式（１）のように表わされ、ゲートＧ−ソースＳ間
のインピーダンスも次式（１）で決定されるダイオード
が逆方向に接続されたものとして考えることができる。
は次式（１）のように表わされ、ゲートＧ−ソースＳ間
のインピーダンスも次式（１）で決定されるダイオード
が逆方向に接続されたものとして考えることができる。
Ａは接合面積、ｍは１〜２の値をもつ定数、DpとDnは正
孔と電子の拡散定数、 正孔の拡散距離、 電子の拡散距離、 pnは平衡状態におけるｎ領域での正孔密度 ni2／ND、 npは平衡状態におけるＰ領域での電子密度 ni2／NA、 niは室温（300K）ではni1.5×1010／cm3、ND，NAはド
ナーおよびアクセプタ濃度。
孔と電子の拡散定数、 正孔の拡散距離、 電子の拡散距離、 pnは平衡状態におけるｎ領域での正孔密度 ni2／ND、 npは平衡状態におけるＰ領域での電子密度 ni2／NA、 niは室温（300K）ではni1.5×1010／cm3、ND，NAはド
ナーおよびアクセプタ濃度。
従来のECM用Ｊ−FETの安定時間がやや長いという問題
は、ｐ−ｎ接合ダイオードのインピーダンスが高いとい
うことであり、インピーダンスを下げるには（１）式よ
り、 接合面積Ａを大きくする。
は、ｐ−ｎ接合ダイオードのインピーダンスが高いとい
うことであり、インピーダンスを下げるには（１）式よ
り、 接合面積Ａを大きくする。
ｐ−ｎ接合ダイオードのドナーおよびアクセプタ濃
度NDおよびNAを小さくする。
度NDおよびNAを小さくする。
キャリアのライフタイムγp，γnを小さくする。
ことにより可能である。
しかしながらの接合面積を大きくすることはコスト上
不利であり、また容量も大きくなってしまう。またの
ｐ−ｎ接合ダイオードのドナー，アクセプタ濃度ND，NA
を小さくすることは、ダイオード部とＪ−FET部との製
造方法を変更しなければならず、工程が複雑になり、コ
ストupにもつながる。のキャリアのライフタイムを下
げることは熱歪を入れる等により比較的容易であり、従
来のECM用Ｊ−FETでも安定時間改善のため熱歪を入れた
ものもある。しかし熱歪を入れるということは、ダイオ
ード部だけではなくＪ−FET部にも歪が入ることにな
り、ノイズが大きくなってしまうという欠点がある。
不利であり、また容量も大きくなってしまう。またの
ｐ−ｎ接合ダイオードのドナー，アクセプタ濃度ND，NA
を小さくすることは、ダイオード部とＪ−FET部との製
造方法を変更しなければならず、工程が複雑になり、コ
ストupにもつながる。のキャリアのライフタイムを下
げることは熱歪を入れる等により比較的容易であり、従
来のECM用Ｊ−FETでも安定時間改善のため熱歪を入れた
ものもある。しかし熱歪を入れるということは、ダイオ
ード部だけではなくＪ−FET部にも歪が入ることにな
り、ノイズが大きくなってしまうという欠点がある。
本発明の半導体装置は、接合型電界効果トランジスタの
ゲートとソースとの間にＰ−Ｎ接合型ダイオードが互い
に反対向きに並列接続されている半導体装置において、
前記Ｐ−Ｎダイオードの電極取り出し部にシリサイド層
を形成し、前記トランジスタの電極取り出し部にはシリ
サイド層を形成していないことを特徴とする。
ゲートとソースとの間にＰ−Ｎ接合型ダイオードが互い
に反対向きに並列接続されている半導体装置において、
前記Ｐ−Ｎダイオードの電極取り出し部にシリサイド層
を形成し、前記トランジスタの電極取り出し部にはシリ
サイド層を形成していないことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面構造図である。Ｊ−
FET部、Di1部、Di2部を区分して示してある。Ｊ−FET部
は、Ｐ型半導体領域１により取り囲まれたｎ型半導体領
域２内にゲート領域となるP+型半導体領域５と、ソース
Ｓ及びドレインＤのオーミックコンタクト領域４とが形
成されている。ダイオードDi1部はｐ型半導体領域１に
より取り囲まれたｎ型半導体領域２内にn+型オーミック
コンタクト領域４が形成され、ｐ型半導体領域１とｎ型
半導体領域２とでpn接合部７が形成されている。ダイオ
ードDi2部はｐ型半導体領域１により取り囲まれたｎ型
半導体領域２にP+型半導体領域５が形成され、ｎ型半導
体領域２とP+型半導体領域５とでpn接合部７が形成され
ている。ダイオードDi1部、Di2部の金属電極９の取り出
し部にはシリサイド層６が形成され、ダイオード部にの
み体積収縮により歪が入れられている。すなわち、シリ
サイド層形成の際に起こる体積収縮により、ダイオード
部にのみ歪を入れ、キャリアのライフタイムτp，τnを
小さくしてインピーダンスを下げた構造となっている。
FET部、Di1部、Di2部を区分して示してある。Ｊ−FET部
は、Ｐ型半導体領域１により取り囲まれたｎ型半導体領
域２内にゲート領域となるP+型半導体領域５と、ソース
Ｓ及びドレインＤのオーミックコンタクト領域４とが形
成されている。ダイオードDi1部はｐ型半導体領域１に
より取り囲まれたｎ型半導体領域２内にn+型オーミック
コンタクト領域４が形成され、ｐ型半導体領域１とｎ型
半導体領域２とでpn接合部７が形成されている。ダイオ
ードDi2部はｐ型半導体領域１により取り囲まれたｎ型
半導体領域２にP+型半導体領域５が形成され、ｎ型半導
体領域２とP+型半導体領域５とでpn接合部７が形成され
ている。ダイオードDi1部、Di2部の金属電極９の取り出
し部にはシリサイド層６が形成され、ダイオード部にの
み体積収縮により歪が入れられている。すなわち、シリ
サイド層形成の際に起こる体積収縮により、ダイオード
部にのみ歪を入れ、キャリアのライフタイムτp，τnを
小さくしてインピーダンスを下げた構造となっている。
以上説明したように本発明は、ECM用Ｊ−FETのゲートと
ソースとの間に逆方向で並列に接続されているｐ−ｎ接
合ダイオードの金属電極取り出し部にシリサイド層を形
成することにより、ダイオード部にのみ歪を入れること
ができるため、キャリアのライフタイムτp，τnを小さ
くしてインピーダンスを下げることができ、ECMの安定
時間を短くすることができる。また、Ｊ−FET部に歪が
入らないためにノイズも大きくならず、使いやすいECM
用Ｊ−FETを得ることができるという効果がある。
ソースとの間に逆方向で並列に接続されているｐ−ｎ接
合ダイオードの金属電極取り出し部にシリサイド層を形
成することにより、ダイオード部にのみ歪を入れること
ができるため、キャリアのライフタイムτp，τnを小さ
くしてインピーダンスを下げることができ、ECMの安定
時間を短くすることができる。また、Ｊ−FET部に歪が
入らないためにノイズも大きくならず、使いやすいECM
用Ｊ−FETを得ることができるという効果がある。
第１図は本発明の一実施例のECM用Ｊ−FETの縦断面構造
図、第２図はECM用Ｊ−FETの等価回路図、第３図は従来
のECM用Ｊ−FETの縦断面構造図、第４図はECMの構成
図、第５図はゲート電圧VGの安定時間を説明するための
グラフである。 １……ｐ型半導体領域、２……ｎ型半導体領域、３……
p+型ホーミックコンタクト領域、４……n+型ホーミック
コンタクト領域、５……p+型半導体領域、６……シリサ
イド領域、７……pn接合部、８……酸化膜、９……金属
電極、10……振動板。
図、第２図はECM用Ｊ−FETの等価回路図、第３図は従来
のECM用Ｊ−FETの縦断面構造図、第４図はECMの構成
図、第５図はゲート電圧VGの安定時間を説明するための
グラフである。 １……ｐ型半導体領域、２……ｎ型半導体領域、３……
p+型ホーミックコンタクト領域、４……n+型ホーミック
コンタクト領域、５……p+型半導体領域、６……シリサ
イド領域、７……pn接合部、８……酸化膜、９……金属
電極、10……振動板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/91 Ｃ
Claims (1)
- 【請求項１】接合型電界効果トランジスタのゲートとソ
ースとの間にＰ−Ｎ接合型ダイオードが互いに反対向き
に並列接続されている半導体装置において、前記Ｐ−Ｎ
ダイオードの電極取り出し部にシリサイド層を形成し、
前記トランジスタの電極取り出し部にはシリサイド層を
形成していないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017114A JPH07120672B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017114A JPH07120672B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62174975A JPS62174975A (ja) | 1987-07-31 |
| JPH07120672B2 true JPH07120672B2 (ja) | 1995-12-20 |
Family
ID=11935005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017114A Expired - Lifetime JPH07120672B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120672B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326240C (zh) * | 2003-02-06 | 2007-07-11 | 三洋电机株式会社 | 半导体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535668B2 (ja) * | 2002-09-09 | 2010-09-01 | 三洋電機株式会社 | 半導体装置 |
| KR100685359B1 (ko) | 2002-09-09 | 2007-02-22 | 산요덴키가부시키가이샤 | 보호 소자 |
| JP4939750B2 (ja) | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| JP4939749B2 (ja) | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200531A (ja) * | 1982-05-18 | 1983-11-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS5988868A (ja) * | 1982-11-12 | 1984-05-22 | Nec Corp | 半導体装置の製造方法 |
| JPS59100579A (ja) * | 1982-12-01 | 1984-06-09 | Matsushita Electronics Corp | 半導体装置 |
| FR2555365B1 (fr) * | 1983-11-22 | 1986-08-29 | Efcis | Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede |
| JPS60175456A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60245175A (ja) * | 1984-05-21 | 1985-12-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-28 JP JP61017114A patent/JPH07120672B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1326240C (zh) * | 2003-02-06 | 2007-07-11 | 三洋电机株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62174975A (ja) | 1987-07-31 |
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