JPS59100579A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59100579A JPS59100579A JP57210783A JP21078382A JPS59100579A JP S59100579 A JPS59100579 A JP S59100579A JP 57210783 A JP57210783 A JP 57210783A JP 21078382 A JP21078382 A JP 21078382A JP S59100579 A JPS59100579 A JP S59100579A
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- junctions
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- schottky
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- 230000005669 field effect Effects 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 9
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- 238000010586 diagram Methods 0.000 description 10
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- 238000000034 method Methods 0.000 description 4
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はショットキー接合或いはＭＯ８構造を含む半導
体装置に関するものであり、特に、ショットキー接合形
電界効果トランジスタに適用することにより顕著な効果
が得られるものである。
体装置に関するものであり、特に、ショットキー接合形
電界効果トランジスタに適用することにより顕著な効果
が得られるものである。
従来例の構成とその問題点
ＵＨＦＨＦ上の周波数において用いられるＧａＡｓショ
ットキーゲート電界効果トランジスタ（以下ＧａＡｓ
ＭＥＳＦ］ｌ！：ＴあるいはＦＥＴと略称する）におい
ては、そのショットキーゲートの容量が小さいため、静
電気等による外来サージによって破壊されることが多い
。このような破壊を防止する方法として、第１図に示し
た如く、ゲートとソースとの間にｐｎ接合よりなる保護
ダイオードを接続する方法が従来より行なわれている。
ットキーゲート電界効果トランジスタ（以下ＧａＡｓ
ＭＥＳＦ］ｌ！：ＴあるいはＦＥＴと略称する）におい
ては、そのショットキーゲートの容量が小さいため、静
電気等による外来サージによって破壊されることが多い
。このような破壊を防止する方法として、第１図に示し
た如く、ゲートとソースとの間にｐｎ接合よりなる保護
ダイオードを接続する方法が従来より行なわれている。
しかしながら、ＧａＡｓ ＭＥＳＦＩＣＴのように半絶
縁１′］ユ或いは絶縁性基板上に形成された活性層を用
いてなる半導体装置においては、ｐｎ接合を保護ダイオ
ードとしてＧａＡｓ ＭＥＳＦＥＴと同一基板上に集積
化しようとすると問題が生じる。
縁１′］ユ或いは絶縁性基板上に形成された活性層を用
いてなる半導体装置においては、ｐｎ接合を保護ダイオ
ードとしてＧａＡｓ ＭＥＳＦＥＴと同一基板上に集積
化しようとすると問題が生じる。
すなわち、半絶縁性基板上の活性層を用いて形成された
ｐｎ接合に逆方向電圧を印加すると、空乏層が拡がり、
ついには半絶縁性基板に空乏層が達するため、実質的な
接合面積が小さくなり、逆方向降服電流が、第２図のｐ
ｎ接合の電流電圧特性に示しだように比較的小さい値Ｉ
Ｓ で飽和する。
ｐｎ接合に逆方向電圧を印加すると、空乏層が拡がり、
ついには半絶縁性基板に空乏層が達するため、実質的な
接合面積が小さくなり、逆方向降服電流が、第２図のｐ
ｎ接合の電流電圧特性に示しだように比較的小さい値Ｉ
Ｓ で飽和する。
第３図は保護ダイオードであるｐｎ接合の電流電圧特性
（曲線１）と、ゲートのショットキー接合の電流電圧特
性（曲線２）とをあわせて示したものである。外来サー
ジによって逆方向電圧が印加された時、ｐｎ接合の降服
電流の飽和値Ｉｓ が小さいとサージによる電流を充分
に流すことができないため、第３図のｖｌまで電圧が上
昇し、ゲートのショア）キー接合も降服し、ついには破
壊に至る。
（曲線１）と、ゲートのショットキー接合の電流電圧特
性（曲線２）とをあわせて示したものである。外来サー
ジによって逆方向電圧が印加された時、ｐｎ接合の降服
電流の飽和値Ｉｓ が小さいとサージによる電流を充分
に流すことができないため、第３図のｖｌまで電圧が上
昇し、ゲートのショア）キー接合も降服し、ついには破
壊に至る。
このような破壊を防ぐために、ｐｎ接合の降服時の飽和
電流工ｓ を大きくする方法としては、（１）活性層の
厚さを厚くする、Ｅ）Ｉ）ｎ接合の面積或いは周辺長を
増加させる、等の方法がある。しかしながら、活性層を
厚くしようとすると、例えばＧａＡｓ等においては、活
性層の品質低下が生じる。
電流工ｓ を大きくする方法としては、（１）活性層の
厚さを厚くする、Ｅ）Ｉ）ｎ接合の面積或いは周辺長を
増加させる、等の方法がある。しかしながら、活性層を
厚くしようとすると、例えばＧａＡｓ等においては、活
性層の品質低下が生じる。
また、ｐｎ接合の面積を増加させると、不可避的に静電
容量が増加し、このため、ＦＥＴのＲＦ特性が低下する
。したがって、ＲＦ特性を損ねることなく工Ｓ を増
加させるのは困難であり、このような理由のために、（
、ａＡｓ ＭＥＳＦＥＴと、それを保護するｐｎ接合と
を同一基板上に集積化することは、従来できなかった。
容量が増加し、このため、ＦＥＴのＲＦ特性が低下する
。したがって、ＲＦ特性を損ねることなく工Ｓ を増
加させるのは困難であり、このような理由のために、（
、ａＡｓ ＭＥＳＦＥＴと、それを保護するｐｎ接合と
を同一基板上に集積化することは、従来できなかった。
発明の目的
本発明は以上の問題点を解決し、ＦＥＴとＦＩＴを保護
するｐｎ接合を同−基板−ヒに集積化することを可能な
らしめるものである。
するｐｎ接合を同−基板−ヒに集積化することを可能な
らしめるものである。
発明の構成
本発明の半導体装置はショットキー接合またはＭＯ８構
造に並列に、接合面積の異なる２個のｐｎ接合がたがい
に逆向きに直列接続された接続体が、接続されたことを
特徴とするものである。
造に並列に、接合面積の異なる２個のｐｎ接合がたがい
に逆向きに直列接続された接続体が、接続されたことを
特徴とするものである。
実施例の説明
以下に本発明を実施例にもとづいて詳細に説明する・
第４図は、ＧａＡｓ ＭＥＳＦＥＴに、そのグートノシ
ョットキー接合を保護するｐｎ接合を接続した本発明の
一実施例を示す図で、本実施例では、ゲートのショット
キー接合と同じ向きのｐｎ接合Ｊ１と逆向きのｐｎ接合
Ｊ２とで、その接合面積を異ならしめている。ｐｎ接合
Ｊ１が有する接合容量を０１゜ｐｎ接合Ｊ２が有する接
合容量を０２とすると、ｐｎ接合Ｊ１とｐｎ接合Ｊ２よ
りなる一対のｐｎ接合の容ｆｆ１ｃＯはＧ１−０２／
（ｃｉ＋０２）で与えられる。今ｐ ｒ。
ョットキー接合を保護するｐｎ接合を接続した本発明の
一実施例を示す図で、本実施例では、ゲートのショット
キー接合と同じ向きのｐｎ接合Ｊ１と逆向きのｐｎ接合
Ｊ２とで、その接合面積を異ならしめている。ｐｎ接合
Ｊ１が有する接合容量を０１゜ｐｎ接合Ｊ２が有する接
合容量を０２とすると、ｐｎ接合Ｊ１とｐｎ接合Ｊ２よ
りなる一対のｐｎ接合の容ｆｆ１ｃＯはＧ１−０２／
（ｃｉ＋０２）で与えられる。今ｐ ｒ。
接合Ｊ１の接合面積を大きくとってｐｎ接合Ｊ１の逆方
向降服電流の飽和値ＩｓｔがＦＥＴ−４保護するのに充
分な大きさになるようにすると、接合容量Ｃ１が増大す
るが、この時、ｐｎ接合Ｊ２の接合面積を小さくとって
０２を小さくし、Ｃ１と０２の合成容量Ｇ。
向降服電流の飽和値ＩｓｔがＦＥＴ−４保護するのに充
分な大きさになるようにすると、接合容量Ｃ１が増大す
るが、この時、ｐｎ接合Ｊ２の接合面積を小さくとって
０２を小さくし、Ｃ１と０２の合成容量Ｇ。
がＦＥＴのＲＦ（高周波）特性をほとんど劣化させない
ような小さな値になるようにすると、ＪｌとＪ２よりな
るＰｎ接合はＦＥＴのＲに特性をほとんど劣化させない
。また、順方向電流は、逆方向降服電流の飽和値工５よ
りもはるかに大きい電流を流すことができるので、ｐｎ
接合Ｊ２ （以下単にＪ２とかく）を小さくしても、ゲ
ートに加えられた逆方向サージ電圧に対して充分な電流
がこの一対のｐｎ接合を通じて流れることができ、ＦＥ
Ｔをサージ電圧から保護することができる。
ような小さな値になるようにすると、ＪｌとＪ２よりな
るＰｎ接合はＦＥＴのＲに特性をほとんど劣化させない
。また、順方向電流は、逆方向降服電流の飽和値工５よ
りもはるかに大きい電流を流すことができるので、ｐｎ
接合Ｊ２ （以下単にＪ２とかく）を小さくしても、ゲ
ートに加えられた逆方向サージ電圧に対して充分な電流
がこの一対のｐｎ接合を通じて流れることができ、ＦＥ
Ｔをサージ電圧から保護することができる。
次に本発明のさらに具体的な実施例として、第４図のＦ
ＥＴが、ゲート幅４００ ｐ ｍのＵＨＦ帯用ＧａＡｓ
ＭＥＳＦＥＴである場合について述べる。
ＥＴが、ゲート幅４００ ｐ ｍのＵＨＦ帯用ＧａＡｓ
ＭＥＳＦＥＴである場合について述べる。
第６図は、第４図のＪｌの逆方向降服電流の飽和値Ｊｓ
１ と、サージ耐圧との関係を示すものである。
１ と、サージ耐圧との関係を示すものである。
通常の取扱いにおいては１００６ｒｇ以上のサージ耐圧
が必要であシ、第６図から、■ｓ１は６０ｍＡ以上必要
であることがわかる。第４図のＪｌはこの条件を満たす
ように設計される。
が必要であシ、第６図から、■ｓ１は６０ｍＡ以上必要
であることがわかる。第４図のＪｌはこの条件を満たす
ように設計される。
一方、第４図のＪ２は、ＪｌとＪ２の合成容量Ｑｏが、
ＦＥＴのＲＦ特性に与える影響が充分小さく、かつ、Ｆ
ＩＴを外来サージから保護しうるに充分な順方向電流を
流しつる大きさに決められる。
ＦＥＴのＲＦ特性に与える影響が充分小さく、かつ、Ｆ
ＩＴを外来サージから保護しうるに充分な順方向電流を
流しつる大きさに決められる。
第６図は、ＦＥＴのゲートとソースとの間に付加された
容量Ｃａと、Ｉ ＧＨｚ の周波数における雑音指数
ＮＦとの関係を示す図である。図から、ＵＨＦ帯小信号
増幅用トランジスタとして通常要求されるＮｙ ＜ ２
．６ ｄＢの条件を満足させるためにはＣａが１ｐＦ以
下でなければならないことがわかる。
容量Ｃａと、Ｉ ＧＨｚ の周波数における雑音指数
ＮＦとの関係を示す図である。図から、ＵＨＦ帯小信号
増幅用トランジスタとして通常要求されるＮｙ ＜ ２
．６ ｄＢの条件を満足させるためにはＣａが１ｐＦ以
下でなければならないことがわかる。
第４図の５２の接合面積の上限は、上記Ｃａの上限によ
って制限されるが、下限は、Ｊ２を流れつる順方向電流
工ｆ２が５１の逆方向降服電流の飽和値ＩＳｉよりも大
きいという条件によって定められ、例えば本実施例では
Ｉｆ２〉６０ｍＡである。
って制限されるが、下限は、Ｊ２を流れつる順方向電流
工ｆ２が５１の逆方向降服電流の飽和値ＩＳｉよりも大
きいという条件によって定められ、例えば本実施例では
Ｉｆ２〉６０ｍＡである。
第１表は、本実施例におけるＧａＡｓＦＥＴ の１Ｇ
Ｈｚにおける雑音指数と、逆方向サージ耐圧、及び、本
発明によるサージ保護用のｐｎ接合を付加した場合の雑
音指数と逆方向サージ耐圧とを比較した表である。同表
から明らかなように、本発明によって、Ｇ＋ａＡＳＭＥ
ＳＦＥＴ のＲＦ特性をほとんど損ねることなく、サー
ジ耐圧を大幅に改善することができる。
Ｈｚにおける雑音指数と、逆方向サージ耐圧、及び、本
発明によるサージ保護用のｐｎ接合を付加した場合の雑
音指数と逆方向サージ耐圧とを比較した表である。同表
から明らかなように、本発明によって、Ｇ＋ａＡＳＭＥ
ＳＦＥＴ のＲＦ特性をほとんど損ねることなく、サー
ジ耐圧を大幅に改善することができる。
なお、第４図のＪ２は、上記の実施例では１つのｐｎ接
合よシなるが、これを第７図のように、直列接続された
２つ以上のｐｎ接合で構成すると、流しうる最犬順方向
電流工ｆ２を大きくとりつつ、容量Ｃ２を効果的に減ら
すことができる。
合よシなるが、これを第７図のように、直列接続された
２つ以上のｐｎ接合で構成すると、流しうる最犬順方向
電流工ｆ２を大きくとりつつ、容量Ｃ２を効果的に減ら
すことができる。
以上の説明は、逆方向サージ電圧について行なったが、
順方向サージ電圧に対しては、第８図のようにゲートシ
ョットキー接合と同じ向きのｐｎ接合を、上記実施例の
一対のｐｎ接合と並列に、ゲート・ソース間に接続する
ことによって充分なサージ耐圧を得ることができる。あ
るいは、上記実施例の一対のｐｎ接合の全体を逆向きに
したものを、もとの一対のｐｎ接合と並列接続して、ゲ
ート・ソース間に接続してもよい。
順方向サージ電圧に対しては、第８図のようにゲートシ
ョットキー接合と同じ向きのｐｎ接合を、上記実施例の
一対のｐｎ接合と並列に、ゲート・ソース間に接続する
ことによって充分なサージ耐圧を得ることができる。あ
るいは、上記実施例の一対のｐｎ接合の全体を逆向きに
したものを、もとの一対のｐｎ接合と並列接続して、ゲ
ート・ソース間に接続してもよい。
第９図は本発明の他の実施例を示し、デュアルゲートの
ＧａＡｓＭＥＳＦＥＴに応用した場合を示す。 。
ＧａＡｓＭＥＳＦＥＴに応用した場合を示す。 。
ｐｎ接合Ｊ＆ 、 Ｊｃ の接合面積をそれぞれに対向
するｐｎ接合Ｊ’Ｏ，Ｊｄ の接合面積よシも小さくす
る。
するｐｎ接合Ｊ’Ｏ，Ｊｄ の接合面積よシも小さくす
る。
第２ゲートとドレインとの間のｐｎ接合Ｊｆは１第２ゲ
ートとソースとの間に接続してもよい力玉、第９図のよ
うに第２ゲートとドレインの間に接続した方がチップサ
イズを低減することができる。
ートとソースとの間に接続してもよい力玉、第９図のよ
うに第２ゲートとドレインの間に接続した方がチップサ
イズを低減することができる。
第９図の接続方法によるマスクツζターンの一例を第１
０図に示す。このような構成により、小さいチップサイ
ズで、ＲＦ特性の劣イヒをもたらすことなく、充分なサ
ージ耐圧を得ることができる。
０図に示す。このような構成により、小さいチップサイ
ズで、ＲＦ特性の劣イヒをもたらすことなく、充分なサ
ージ耐圧を得ることができる。
なお、以上の説明は、ショットキー接合を保護する場合
について行なったが、ＭＯ３構造を保護する場合につい
ても同様のことがいえる。
について行なったが、ＭＯ３構造を保護する場合につい
ても同様のことがいえる。
発明の詳細
な説明したように本発明の半導体装置は、ショットキー
接合またはＭＯ８構造に並列に、接合面積の異なる２個
のｐｎ接合が互いに逆向きに直列接続された接続体が、
接続されてなり、耐サージ性のきわめてすぐれたもので
ある。
接合またはＭＯ８構造に並列に、接合面積の異なる２個
のｐｎ接合が互いに逆向きに直列接続された接続体が、
接続されてなり、耐サージ性のきわめてすぐれたもので
ある。
第１図は、（、ａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの耐サ
ージ性を向上させるだめの従来の半導体装置を示す図、
第２図はｐｎ接合の電流電圧特性を示す図、第３図はｐ
ｎ接合の電流電圧特性と、ゲートショットキー接合の電
流電圧特性とをあわせて示した図、第４図は本発明の実
施例における半導体装置を示す図、第５図はＦＥＴのゲ
ート・ソース間に接続されたｐｎ接合の逆方向降服電流
の飽和値ＩＳｊとサージ耐圧との関係を示す図、第６図
はＦＥＴのゲート・ソース間に付加された容量Ｃ＆とＩ
ＧＨｚ の雑音指数との関係を示す図、第７図はＦＴ
ＬＴのゲート・ソース間に接続された互いに逆向きの一
対のｐｎ接合のうち一方を２個のｐｎ接合で構成した本
発明の実施例を示す図、第８図はゲートショットキーと
同じ向きのｐｎ接合を、ゲート・ソース間に接続した図
、第９図は本発明の実施例のデュアヤグートＦ、ＥＴ接
続を示す図、第１０図は第９図に示された接続によるマ
スクパターンの一例を示す図である。 １・・・・・・ソース電極、２・・・・・・ドレイン電
極、３・・・・・・第１ゲート電極、４・・・・・・第
２ゲート電極、５・・・・・ｎ影領域、６・・・・・・
第１０図Ｊｅを構成するＰ影領域、了・・・・・・第１
０図Ｊｂを構成するＰ影領域、８・・・・・・ｎ影領域
に対するオーミック電極、９・・・・・・ｎ影領域、１
ｏ・・・・・・第１０図Ｊａを構成するＰ影領域、１１
・・・・・・第１０図Ｊｆを構成するＰ影領域、１２・
・・・・・第１０図Ｊｄを構成するＰ影領域、１３・・
・・・・ｎ形層に対するオーミックコンタクト、１４・
・・・・・ｎ影領域、１５・・・・・・第１０図Ｊｃを
構成するＰ影領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第６図 第７図 第８図 第９図 第１０図
ージ性を向上させるだめの従来の半導体装置を示す図、
第２図はｐｎ接合の電流電圧特性を示す図、第３図はｐ
ｎ接合の電流電圧特性と、ゲートショットキー接合の電
流電圧特性とをあわせて示した図、第４図は本発明の実
施例における半導体装置を示す図、第５図はＦＥＴのゲ
ート・ソース間に接続されたｐｎ接合の逆方向降服電流
の飽和値ＩＳｊとサージ耐圧との関係を示す図、第６図
はＦＥＴのゲート・ソース間に付加された容量Ｃ＆とＩ
ＧＨｚ の雑音指数との関係を示す図、第７図はＦＴ
ＬＴのゲート・ソース間に接続された互いに逆向きの一
対のｐｎ接合のうち一方を２個のｐｎ接合で構成した本
発明の実施例を示す図、第８図はゲートショットキーと
同じ向きのｐｎ接合を、ゲート・ソース間に接続した図
、第９図は本発明の実施例のデュアヤグートＦ、ＥＴ接
続を示す図、第１０図は第９図に示された接続によるマ
スクパターンの一例を示す図である。 １・・・・・・ソース電極、２・・・・・・ドレイン電
極、３・・・・・・第１ゲート電極、４・・・・・・第
２ゲート電極、５・・・・・ｎ影領域、６・・・・・・
第１０図Ｊｅを構成するＰ影領域、了・・・・・・第１
０図Ｊｂを構成するＰ影領域、８・・・・・・ｎ影領域
に対するオーミック電極、９・・・・・・ｎ影領域、１
ｏ・・・・・・第１０図Ｊａを構成するＰ影領域、１１
・・・・・・第１０図Ｊｆを構成するＰ影領域、１２・
・・・・・第１０図Ｊｄを構成するＰ影領域、１３・・
・・・・ｎ形層に対するオーミックコンタクト、１４・
・・・・・ｎ影領域、１５・・・・・・第１０図Ｊｃを
構成するＰ影領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 （１） ショットキー接合またはＭＯ５構造に並列に
接合面積の異なる２個のｐｎ接合がたがいに逆向きに直
列接続された接続体が接続されたことを特徴とする半導
体装置。 い）たがいに逆向きに直列接続された２個のｐｎ接合の
一方または両方のｐｎ接合に、このｐｎ接合と同じ方向
に並列または直列に他の１または２以上のｐｎ接合が接
続されたことを特徴とする特許請求の範囲第１項記載の
半導体装置。 （３） ショットキー接合またはＭＯ３構造が電界効
果トランジスタのゲートを構成することを特徴とする特
許請求の範囲第１項記載の半導体装置。 （４）たがいに逆向きに直列接続された２個のｐｎ接合
が電界効果トランジスタのゲートとソースとの間に接続
されるとともに、ゲートのショットキー接合と同じ向き
に他のｐｎ接合が、前記ゲートと前記ソースとの間に接
続されたことを特徴とする特許請求の範囲第１項記載の
半導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210783A JPS59100579A (ja) | 1982-12-01 | 1982-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210783A JPS59100579A (ja) | 1982-12-01 | 1982-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100579A true JPS59100579A (ja) | 1984-06-09 |
Family
ID=16595057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210783A Pending JPS59100579A (ja) | 1982-12-01 | 1982-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100579A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
| JP2006254967A (ja) * | 2005-03-15 | 2006-09-28 | Kai R & D Center Co Ltd | 柄付き刃物 |
| JP2008177511A (ja) * | 2007-01-22 | 2008-07-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2016501501A (ja) * | 2012-12-19 | 2016-01-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 増幅器カスケードデバイスの静電放電保護 |
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