JP4033513B2 - クランプ素子 - Google Patents
クランプ素子 Download PDFInfo
- Publication number
- JP4033513B2 JP4033513B2 JP03914797A JP3914797A JP4033513B2 JP 4033513 B2 JP4033513 B2 JP 4033513B2 JP 03914797 A JP03914797 A JP 03914797A JP 3914797 A JP3914797 A JP 3914797A JP 4033513 B2 JP4033513 B2 JP 4033513B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- oxide film
- field
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明はクランプ素子に関し、特に、入力回路に過大電圧が印加されたとき、その電圧をクランプするようなクランプ素子に関する。
【０００２】
【従来の技術】
図５は従来の半導体記憶装置の入力回路の一例を示す回路図である。図５において、入力パッド１は抵抗２を介して入力回路３に接続されるが、入力パッド１と接地間にはトランジスタ４またはダイオード５またはトランジスタ４とダイオード５とを組合せたクランプ回路が挿入されている。このクランプ回路は、入力パッドに高電圧が印加されたときに、入力回路３が破壊されないように高電圧をクランプするためのものである。
【０００３】
図６は図５に示したトランジスタ４とダイオード５の構造を示す断面図である。図５に示したトランジスタ４としては、図６（ａ）に示すようなフィールドトランジスタが用いられる。このフィールドトランジスタはインプラなどによる拡散層４１，４２をソース／ドレインとし、ポリシリコンまたはアルミ４３をゲートとするものである。
【０００４】
また、図５に示したダイオード５としては、図６（ｂ）に示すようなＰ領域５１とＮ領域５２を縦方向に接合させたＰＮ接合が用いられる。
【０００５】
図７は図６（ａ）に示したフィールドトランジスタの電圧−電流特性を模式的に示す図である。フィールドトランジスタは電圧がしきい値電圧Ｖｔを超えると急激に電流が流れ出すので、図５に示すようにクランプトランジスタとして用いることにより入力電圧をクランプできる。
【０００６】
【発明が解決しようとする課題】
しかしながら、入力回路に図５に示すようなトランジスタおよびダイオード５またはそのいずれか一方を接続した場合、製造のばらつきによる影響でクランプ電圧のばらつきが大きい。すなわちダイオード５は負の電圧が印加されたときのクランプ用としてのみ用いられている。このため、その逆方向耐圧とフィールドトランジスタ４のしきい値電圧Ｖｔとは大きく異なっており、正の高電圧が印加されたときのクランプ電圧はトランジスタ４のしきい値電圧Ｖｔのみに依存するようになっていたので、ばらつきも大きかった。しかも、トランジスタ４またはダイオード５のいずれか一方を用いる場合は、その一方の特性しか利用できないので、異常な高電圧印加に対する内部回路３の保護が十分ではなかった。さらに、トランジスタ４とダイオード５とを用いて両方の特性を利用する場合、図６に示すような２つの構造の素子をそれぞれ配置しなければならないので、保護特性は改善されるものの、面積が大きくなってしまうという欠点がある。
【０００７】
それゆえに、この発明の主たる目的は、低電圧時にはシンク電流を抑え、クランプしたい電圧では大電流を流すことができるような１つの素子で２つのクランプ特性を有するクランプ素子を提供することである。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、フィールドトランジスタとツェナダイオードの機能を有するクランプ素子であって、フィールドトランジスタは、半導体基板上に形成された拡散層である第１および第２の電極と、第１および第２の電極の間に形成されるフィールド酸化膜とを備える。半導体基板の表面に垂直な方向から見た場合に、第１の電極とフィールド酸化膜との間にツェナダイオードとして機能するＰＮ接合が形成される。半導体基板の表面に垂直な方向から見た場合に、第１の電極は、略円形に形成され、フィールド酸化膜は、第１の電極の周囲にリング状に形成される。
【０００９】
請求項２に係る発明では、フィールドトランジスタは、第１の電極とフィールド酸化膜との間に設けられ、ＰＮ接合を形成する拡散領域と、フィールド酸化膜および拡散領域を覆うように形成されるゲート電極とをさらに備える。
【００１０】
【発明の実施の形態】
図１はこの発明の一実施形態のクランプ素子を示す図であり、特に、（ａ）は平面図を示し、（ｂ）は（ａ）のｂ−ｂに沿う断面図である。
【００１１】
図１において、Ｐ- 型基板の中央部には、フィールドトランジスタのドレインとなるＮ+領域１１が８角形（略円形）に形成され、このＮ+ 領域１１の周囲にはＰ+ 型の拡散層１２がリング状に形成される。この拡散層１２はセルフアラインでない拡散あるいはソース／ドレインの横広がりが使われる。拡散層１２の周囲にはフィールド酸化膜１３がリング状に形成される。なお、フィールド酸化膜１３の下側のＰ-基板にはＰ+ のチャネルストッパ１４が形成されている。
【００１２】
さらに、フィールド酸化膜１３の周囲にはフィールドトランジスタのソースとなるＮ+ の拡散層１５がリング状に形成される。フィールド酸化膜１３の上にはフィールドトランジスタのゲートとなるポリシリコン１６が形成される。拡散層１２とフィールド酸化膜１３との間にはＮ+ −Ｐ+ チャネルストッパの接合（以下、ＰＮ接合と称する）が形成されてこのＰＮ接合がツェナダイオードとしての機能を果たす。すなわち、図１に示した実施形態では、１つの半導体素子でＭＯＳのフィールドトランジスタとＰＮ接合の２つの機能を持たせることができる。
【００１３】
しかも、中央の拡散層１１の周囲にリング状となるように拡散層１２やフィールド酸化膜１３などを形成するようにしたので、角の部分を少なくでき、耐圧を高めることができるという利点がある。
【００１４】
図２は図１で示したクランプ素子の等価回路図である。図１に示したクランプ素子は、図２に示すように、入力パッド１と接地間にフィールドトランジスタ２１とＰＮ接合によるツェナダイオード２２とを並列接続したものとみなすことができる。このような構成により、通常の入力電圧がパッド１に印加されているときには、各クランプ素子に電流は流れず、しきい値電圧Ｖｔより高い電圧ではフィールドトランジスタが導通し、ツェナ電圧Ｖｚよりも高い電圧ではフィールドトランジスタ２１とともにツェナダイオード２２が導通する。また、基準電圧よりもツェナダイオード２２の順方向電圧以上低い電圧が印加されたときには、ツェナダイオード２２の順方向に電流が流れる。このようにして、異常な高電圧または負電圧が内部回路３に印加されないようになっている。
【００１５】
図３は図１に示したクランプ素子の模式的な特性を示す図である。図３に示すように、図１に示したクランプ素子は、ａの区間において電圧がフィールドトランジスタのしきい値電圧Ｖｔになるまではほとんど電流が流れず、しきい値電圧Ｖｔを越えると電流を多く流す。そして、ｂの区間においては、ＰＮ接合はブレークダウンするツェナ電圧を越えると、さらに大電流を流す。なお、この実施形態でのしきい値電圧Ｖｔは２．０〜２．８Ｖ，ツェナ電圧Ｖｚは２３〜２４Ｖであり、ツェナ電圧Ｖｚは拡散層の濃度によりある程度調整できるようになっている。
【００１６】
このように、この発明の一実施形態のクランプ素子は、２つの特性を有しており、しきい値電圧Ｖｔよりもばらつきの少ないツェナ電圧Ｖｚで入力された高電圧をクランプするようになり、クランプする電圧のばらつきを従来に比べて少なくできる。
【００１７】
図４はこの発明の一実施形態のクランプ素子を用いてクランプした例を示す電圧波形図である。この図４に示した例では、パッドに印加された高電圧がしきい値電圧Ｖｔになったとき、フィールドトランジスタが導通し始め、電圧がツェナ電圧Ｖｚになったときにツェナダイオードが導通することにより、２段階の電流値でパッド１に印加された電圧をクランプするようにしている。
【００１８】
なお、この実施の形態のクランプ素子は８角形の場合を示したが、他の多角形や円形や楕円形であってもよい。また、その配置場所は、各パッドの近傍はもちろんのこと、内部回路の保護用としてＩＣの中心部に設置してもよい。
【００１９】
【発明の効果】
以上のように、この発明によれば、フィールドトランジスタの第１の電極と第２の電極との間に並列にＰＮ接合を設けるようにしたので、低電圧時にはシンク電流を抑えながら異常電圧をクランプし、高電圧時には大電流で異常電圧をクランプすることができるとともに、一方の特性がばらついても他の特性でクランプ電圧を設定することにより、クランプ電圧のばらつきを従来に比べて抑えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態のクランプ素子を示す図である。
【図２】この発明の一実施形態のクランプ素子の等価回路図である。
【図３】この発明の一実施形態のクランプ素子の特性図である。
【図４】この発明の一実施形態のクランプ素子を用いてクランプした電圧波形を示す図である。
【図５】従来の半導体記憶装置の入力回路を示す図である。
【図６】 図５に示したトランジスタとダイオードの構造を示す断面図である。
【図７】図６に示したフィールドトランジスタの電圧−電流特性を示す図である。
【符号の説明】
１１ Ｎ+ 拡散層（ドレイン領域）
１２ Ｐ+ 拡散層
１３ フィールド酸化膜
１４ Ｐ+ のチャネルストッパ
１５ Ｎ+ 拡散層（ソース領域）
１６ ポリシリコン
２１ フィールドトランジスタ
２２ ＰＮ接合（ツェナダイオード）
【発明の属する技術分野】
この発明はクランプ素子に関し、特に、入力回路に過大電圧が印加されたとき、その電圧をクランプするようなクランプ素子に関する。
【０００２】
【従来の技術】
図５は従来の半導体記憶装置の入力回路の一例を示す回路図である。図５において、入力パッド１は抵抗２を介して入力回路３に接続されるが、入力パッド１と接地間にはトランジスタ４またはダイオード５またはトランジスタ４とダイオード５とを組合せたクランプ回路が挿入されている。このクランプ回路は、入力パッドに高電圧が印加されたときに、入力回路３が破壊されないように高電圧をクランプするためのものである。
【０００３】
図６は図５に示したトランジスタ４とダイオード５の構造を示す断面図である。図５に示したトランジスタ４としては、図６（ａ）に示すようなフィールドトランジスタが用いられる。このフィールドトランジスタはインプラなどによる拡散層４１，４２をソース／ドレインとし、ポリシリコンまたはアルミ４３をゲートとするものである。
【０００４】
また、図５に示したダイオード５としては、図６（ｂ）に示すようなＰ領域５１とＮ領域５２を縦方向に接合させたＰＮ接合が用いられる。
【０００５】
図７は図６（ａ）に示したフィールドトランジスタの電圧−電流特性を模式的に示す図である。フィールドトランジスタは電圧がしきい値電圧Ｖｔを超えると急激に電流が流れ出すので、図５に示すようにクランプトランジスタとして用いることにより入力電圧をクランプできる。
【０００６】
【発明が解決しようとする課題】
しかしながら、入力回路に図５に示すようなトランジスタおよびダイオード５またはそのいずれか一方を接続した場合、製造のばらつきによる影響でクランプ電圧のばらつきが大きい。すなわちダイオード５は負の電圧が印加されたときのクランプ用としてのみ用いられている。このため、その逆方向耐圧とフィールドトランジスタ４のしきい値電圧Ｖｔとは大きく異なっており、正の高電圧が印加されたときのクランプ電圧はトランジスタ４のしきい値電圧Ｖｔのみに依存するようになっていたので、ばらつきも大きかった。しかも、トランジスタ４またはダイオード５のいずれか一方を用いる場合は、その一方の特性しか利用できないので、異常な高電圧印加に対する内部回路３の保護が十分ではなかった。さらに、トランジスタ４とダイオード５とを用いて両方の特性を利用する場合、図６に示すような２つの構造の素子をそれぞれ配置しなければならないので、保護特性は改善されるものの、面積が大きくなってしまうという欠点がある。
【０００７】
それゆえに、この発明の主たる目的は、低電圧時にはシンク電流を抑え、クランプしたい電圧では大電流を流すことができるような１つの素子で２つのクランプ特性を有するクランプ素子を提供することである。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、フィールドトランジスタとツェナダイオードの機能を有するクランプ素子であって、フィールドトランジスタは、半導体基板上に形成された拡散層である第１および第２の電極と、第１および第２の電極の間に形成されるフィールド酸化膜とを備える。半導体基板の表面に垂直な方向から見た場合に、第１の電極とフィールド酸化膜との間にツェナダイオードとして機能するＰＮ接合が形成される。半導体基板の表面に垂直な方向から見た場合に、第１の電極は、略円形に形成され、フィールド酸化膜は、第１の電極の周囲にリング状に形成される。
【０００９】
請求項２に係る発明では、フィールドトランジスタは、第１の電極とフィールド酸化膜との間に設けられ、ＰＮ接合を形成する拡散領域と、フィールド酸化膜および拡散領域を覆うように形成されるゲート電極とをさらに備える。
【００１０】
【発明の実施の形態】
図１はこの発明の一実施形態のクランプ素子を示す図であり、特に、（ａ）は平面図を示し、（ｂ）は（ａ）のｂ−ｂに沿う断面図である。
【００１１】
図１において、Ｐ- 型基板の中央部には、フィールドトランジスタのドレインとなるＮ+領域１１が８角形（略円形）に形成され、このＮ+ 領域１１の周囲にはＰ+ 型の拡散層１２がリング状に形成される。この拡散層１２はセルフアラインでない拡散あるいはソース／ドレインの横広がりが使われる。拡散層１２の周囲にはフィールド酸化膜１３がリング状に形成される。なお、フィールド酸化膜１３の下側のＰ-基板にはＰ+ のチャネルストッパ１４が形成されている。
【００１２】
さらに、フィールド酸化膜１３の周囲にはフィールドトランジスタのソースとなるＮ+ の拡散層１５がリング状に形成される。フィールド酸化膜１３の上にはフィールドトランジスタのゲートとなるポリシリコン１６が形成される。拡散層１２とフィールド酸化膜１３との間にはＮ+ −Ｐ+ チャネルストッパの接合（以下、ＰＮ接合と称する）が形成されてこのＰＮ接合がツェナダイオードとしての機能を果たす。すなわち、図１に示した実施形態では、１つの半導体素子でＭＯＳのフィールドトランジスタとＰＮ接合の２つの機能を持たせることができる。
【００１３】
しかも、中央の拡散層１１の周囲にリング状となるように拡散層１２やフィールド酸化膜１３などを形成するようにしたので、角の部分を少なくでき、耐圧を高めることができるという利点がある。
【００１４】
図２は図１で示したクランプ素子の等価回路図である。図１に示したクランプ素子は、図２に示すように、入力パッド１と接地間にフィールドトランジスタ２１とＰＮ接合によるツェナダイオード２２とを並列接続したものとみなすことができる。このような構成により、通常の入力電圧がパッド１に印加されているときには、各クランプ素子に電流は流れず、しきい値電圧Ｖｔより高い電圧ではフィールドトランジスタが導通し、ツェナ電圧Ｖｚよりも高い電圧ではフィールドトランジスタ２１とともにツェナダイオード２２が導通する。また、基準電圧よりもツェナダイオード２２の順方向電圧以上低い電圧が印加されたときには、ツェナダイオード２２の順方向に電流が流れる。このようにして、異常な高電圧または負電圧が内部回路３に印加されないようになっている。
【００１５】
図３は図１に示したクランプ素子の模式的な特性を示す図である。図３に示すように、図１に示したクランプ素子は、ａの区間において電圧がフィールドトランジスタのしきい値電圧Ｖｔになるまではほとんど電流が流れず、しきい値電圧Ｖｔを越えると電流を多く流す。そして、ｂの区間においては、ＰＮ接合はブレークダウンするツェナ電圧を越えると、さらに大電流を流す。なお、この実施形態でのしきい値電圧Ｖｔは２．０〜２．８Ｖ，ツェナ電圧Ｖｚは２３〜２４Ｖであり、ツェナ電圧Ｖｚは拡散層の濃度によりある程度調整できるようになっている。
【００１６】
このように、この発明の一実施形態のクランプ素子は、２つの特性を有しており、しきい値電圧Ｖｔよりもばらつきの少ないツェナ電圧Ｖｚで入力された高電圧をクランプするようになり、クランプする電圧のばらつきを従来に比べて少なくできる。
【００１７】
図４はこの発明の一実施形態のクランプ素子を用いてクランプした例を示す電圧波形図である。この図４に示した例では、パッドに印加された高電圧がしきい値電圧Ｖｔになったとき、フィールドトランジスタが導通し始め、電圧がツェナ電圧Ｖｚになったときにツェナダイオードが導通することにより、２段階の電流値でパッド１に印加された電圧をクランプするようにしている。
【００１８】
なお、この実施の形態のクランプ素子は８角形の場合を示したが、他の多角形や円形や楕円形であってもよい。また、その配置場所は、各パッドの近傍はもちろんのこと、内部回路の保護用としてＩＣの中心部に設置してもよい。
【００１９】
【発明の効果】
以上のように、この発明によれば、フィールドトランジスタの第１の電極と第２の電極との間に並列にＰＮ接合を設けるようにしたので、低電圧時にはシンク電流を抑えながら異常電圧をクランプし、高電圧時には大電流で異常電圧をクランプすることができるとともに、一方の特性がばらついても他の特性でクランプ電圧を設定することにより、クランプ電圧のばらつきを従来に比べて抑えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態のクランプ素子を示す図である。
【図２】この発明の一実施形態のクランプ素子の等価回路図である。
【図３】この発明の一実施形態のクランプ素子の特性図である。
【図４】この発明の一実施形態のクランプ素子を用いてクランプした電圧波形を示す図である。
【図５】従来の半導体記憶装置の入力回路を示す図である。
【図６】 図５に示したトランジスタとダイオードの構造を示す断面図である。
【図７】図６に示したフィールドトランジスタの電圧−電流特性を示す図である。
【符号の説明】
１１ Ｎ+ 拡散層（ドレイン領域）
１２ Ｐ+ 拡散層
１３ フィールド酸化膜
１４ Ｐ+ のチャネルストッパ
１５ Ｎ+ 拡散層（ソース領域）
１６ ポリシリコン
２１ フィールドトランジスタ
２２ ＰＮ接合（ツェナダイオード）
Claims (2)
- フィールドトランジスタとツェナダイオードの機能を備えたクランプ素子であって、
前記フィールドトランジスタは、
半導体基板上に形成された拡散層である第１および第２の電極と、
前記第１および第２の電極の間に形成されるフィールド酸化膜とを備え、
前記半導体基板の表面に垂直な方向から見た場合に、前記第１の電極と前記フィールド酸化膜との間に前記ツェナダイオードとして機能するＰＮ接合が形成され、
前記半導体基板の表面に垂直な方向から見た場合に、前記第１の電極は、略円形に形成され、前記フィールド酸化膜は、前記第１の電極の周囲にリング状に形成される、クランプ素子。 - 前記フィールドトランジスタは、
前記第１の電極と前記フィールド酸化膜との間に設けられ、前記ＰＮ接合を形成する拡散領域と、
前記フィールド酸化膜および前記拡散領域を覆うように形成されるゲート電極とをさらに備える、請求項１のクランプ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03914797A JP4033513B2 (ja) | 1997-02-24 | 1997-02-24 | クランプ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03914797A JP4033513B2 (ja) | 1997-02-24 | 1997-02-24 | クランプ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242484A JPH10242484A (ja) | 1998-09-11 |
| JP4033513B2 true JP4033513B2 (ja) | 2008-01-16 |
Family
ID=12545004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03914797A Expired - Fee Related JP4033513B2 (ja) | 1997-02-24 | 1997-02-24 | クランプ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4033513B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101059562B1 (ko) * | 2004-02-20 | 2011-08-26 | 삼성전자주식회사 | 민감도가 향상된 바이오 ｆｅｔ |
| JP6001309B2 (ja) * | 2012-04-17 | 2016-10-05 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
-
1997
- 1997-02-24 JP JP03914797A patent/JP4033513B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242484A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3111576B2 (ja) | 半導体装置 | |
| JPH0888323A (ja) | 半導体集積回路装置 | |
| JP2822915B2 (ja) | 半導体装置 | |
| JP3155134B2 (ja) | 半導体装置 | |
| JPS62176168A (ja) | 縦型ｍｏｓトランジスタ | |
| JP4033513B2 (ja) | クランプ素子 | |
| JPH08306872A (ja) | Ｍｏｓ入力保護回路 | |
| JPS6146989B2 (ja) | ||
| JPS5815277A (ja) | 入力保護回路 | |
| JPS6290964A (ja) | 集積回路保護構造 | |
| JPS63172468A (ja) | 入力保護回路 | |
| JPH04107878A (ja) | 半導体装置およびそれを用いたイグナイタ装置 | |
| JP2676899B2 (ja) | Ｍｏｓ集積回路装置用入力回路保護装置 | |
| JPS6355871B2 (ja) | ||
| JPH10223843A (ja) | 半導体装置の保護回路 | |
| JPH01185971A (ja) | 絶縁ゲート型半導体装置 | |
| JPS6290963A (ja) | Ｍｏｓ半導体回路 | |
| JPH04215468A (ja) | 静電保護装置 | |
| JP4067710B2 (ja) | 入力保護回路 | |
| JPH0410228B2 (ja) | ||
| JPS61232658A (ja) | 集積回路装置 | |
| JP3594725B2 (ja) | 半導体装置の保護回路 | |
| US20020093059A1 (en) | Protective circuit for a semiconductor device | |
| JPH01199467A (ja) | 半導体装置 | |
| JPH04107871A (ja) | 半導体装置およびそれを用いたイグナイタ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071023 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |