JPH04107871A - 半導体装置およびそれを用いたイグナイタ装置 - Google Patents
半導体装置およびそれを用いたイグナイタ装置Info
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- JPH04107871A JPH04107871A JP22578890A JP22578890A JPH04107871A JP H04107871 A JPH04107871 A JP H04107871A JP 22578890 A JP22578890 A JP 22578890A JP 22578890 A JP22578890 A JP 22578890A JP H04107871 A JPH04107871 A JP H04107871A
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- JP
- Japan
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- conductivity type
- substrate
- drain region
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000015556 catabolic process Effects 0.000 claims abstract description 17
- 230000006378 damage Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、イグナイタ用のパワー素子として使用するこ
とができる半導体装置とそれを用いたイグナイタ装置に
関する。
とができる半導体装置とそれを用いたイグナイタ装置に
関する。
従来の技術
従来、ＭＯＳＦＥＴをスイッチング素子としてイグナイ
タに使用する場合、スイッチング部は第２図に示したよ
うにＭＯ３ＦＥＴ２５のドレイン−ソース間にサージ保
護用ダイオード２６を設けることが必要である。なお第
２図中、２４”はトランス、２７は発光点である。この
サージ保護用ダイオードが必要な理由について、以下に
説明する。第３図には第２図のＭＯ８ＦＥＴ２５を動作
３０．３５、停止３１．３６Ｌ、たときのドレイン電圧
を示している。第３図ａが外付ダイオード２６有り、第
３図すが無しの場合である。−点鎖線２８゜３２がＭＯ
ＳＦＥＴのドレイン−ソース間降伏電圧である。負荷（
トランス１２）がインダクタンス負荷のため、ＭＯＳＦ
ＥＴが停止した瞬間、正電圧のサージ２９．３４が発生
する。外付のサージ保護ダイオード２６が無い場合はサ
ージ電圧がＭＯＳＦＥＴ２５のドレイン−ソース間降伏
電圧より高くなるためＭＯＳＦＥＴはドレイン−ソース
間で降伏し第４図に示すようにドレインコンタクト領域
３９からソース４４に降伏電流が流れると、半導体基板
４６の抵抗成分４８による電圧差が生じ、寄生バイポー
ラトランジスタ４７が動作し温度上昇を引き起こし、熱
破壊にいたる。そこでＭＯＳＦＥＴ２５の降伏電圧より
も低い降伏電圧のダイオード２６がＭＯＳＦＥＴのドレ
インソース間に挿入する必要がある。なお、第４図中、
３７はドレイン電極領域、３８はソース電極、４０は延
長ドレイン領域、４１は第一導電型領域、４２は酸化シ
リコン膜、４３はゲート電極、４５は基板コンタクト領
域である。
タに使用する場合、スイッチング部は第２図に示したよ
うにＭＯ３ＦＥＴ２５のドレイン−ソース間にサージ保
護用ダイオード２６を設けることが必要である。なお第
２図中、２４”はトランス、２７は発光点である。この
サージ保護用ダイオードが必要な理由について、以下に
説明する。第３図には第２図のＭＯ８ＦＥＴ２５を動作
３０．３５、停止３１．３６Ｌ、たときのドレイン電圧
を示している。第３図ａが外付ダイオード２６有り、第
３図すが無しの場合である。−点鎖線２８゜３２がＭＯ
ＳＦＥＴのドレイン−ソース間降伏電圧である。負荷（
トランス１２）がインダクタンス負荷のため、ＭＯＳＦ
ＥＴが停止した瞬間、正電圧のサージ２９．３４が発生
する。外付のサージ保護ダイオード２６が無い場合はサ
ージ電圧がＭＯＳＦＥＴ２５のドレイン−ソース間降伏
電圧より高くなるためＭＯＳＦＥＴはドレイン−ソース
間で降伏し第４図に示すようにドレインコンタクト領域
３９からソース４４に降伏電流が流れると、半導体基板
４６の抵抗成分４８による電圧差が生じ、寄生バイポー
ラトランジスタ４７が動作し温度上昇を引き起こし、熱
破壊にいたる。そこでＭＯＳＦＥＴ２５の降伏電圧より
も低い降伏電圧のダイオード２６がＭＯＳＦＥＴのドレ
インソース間に挿入する必要がある。なお、第４図中、
３７はドレイン電極領域、３８はソース電極、４０は延
長ドレイン領域、４１は第一導電型領域、４２は酸化シ
リコン膜、４３はゲート電極、４５は基板コンタクト領
域である。
発明が解決しようとする課題
このように従来の構造では、ＭＯＳＦＥＴのドレイン−
ソース間にサージ保護用ダイオードを設けなければなら
なかった。
ソース間にサージ保護用ダイオードを設けなければなら
なかった。
課題を解決するための手段
本発明では上記の課題を解決するため下記に示す横型Ｍ
ＯＳＦＥＴ構造をとる。つまり第一導電型半導体基板中
に形成した第二導電型のソース領域とドレインコンタク
ト領域の間にドレインコンタクト領域に接する第二導電
型の延長ドレイン領域を形成し、延長ドレイン領域内の
表面にドレインに対し逆バイアスされた第一導電型領域
を形成し、延長ドレイン領域とソース領域の間の第一導
電型半導体基板表面をチャネル領域とし、このチャネル
領域上にゲート酸化膜を介してゲート電極を形成し、上
記の半導体基板の下に高濃度の第一導電型の下層高濃度
領域を形成し、ドレイン−ソース間に逆電圧を印加した
とき、延長ドレイン領域と上層の半導体基板間に広がっ
た空乏層が下層高濃度領域に達し、ドレイン基板間の降
伏がドレイン領域の下底でおこるよう半導体基板の厚さ
を薄くした構造である。
ＯＳＦＥＴ構造をとる。つまり第一導電型半導体基板中
に形成した第二導電型のソース領域とドレインコンタク
ト領域の間にドレインコンタクト領域に接する第二導電
型の延長ドレイン領域を形成し、延長ドレイン領域内の
表面にドレインに対し逆バイアスされた第一導電型領域
を形成し、延長ドレイン領域とソース領域の間の第一導
電型半導体基板表面をチャネル領域とし、このチャネル
領域上にゲート酸化膜を介してゲート電極を形成し、上
記の半導体基板の下に高濃度の第一導電型の下層高濃度
領域を形成し、ドレイン−ソース間に逆電圧を印加した
とき、延長ドレイン領域と上層の半導体基板間に広がっ
た空乏層が下層高濃度領域に達し、ドレイン基板間の降
伏がドレイン領域の下底でおこるよう半導体基板の厚さ
を薄くした構造である。
作 用
このような本発明の構造によりＭＯＳＦＥＴのドレイン
−ソース間にＭＯＳＦＥＴの降伏電圧よりも低い降伏電
圧のダイオードを挿入できＭＯＳＦＥＴを降伏による破
壊から保護できる。
−ソース間にＭＯＳＦＥＴの降伏電圧よりも低い降伏電
圧のダイオードを挿入できＭＯＳＦＥＴを降伏による破
壊から保護できる。
実施例
第１図ａ、ｂに本発明の実施例における半導体装置の断
面を示す。第一導電型（たとえば中型）の半導体基板が
第二導電型（たとえばＮ型）の延長ドレイン領域９を設
け、そのドレイン領域９内の表面に、このドレイン領域
９に対して逆バイアスされた第一導電型領域６を形成す
る。半導体基板１０の下には、該基板１０よりも高濃度
の第一導電型の下層高濃度領域１１が設けられている。
面を示す。第一導電型（たとえば中型）の半導体基板が
第二導電型（たとえばＮ型）の延長ドレイン領域９を設
け、そのドレイン領域９内の表面に、このドレイン領域
９に対して逆バイアスされた第一導電型領域６を形成す
る。半導体基板１０の下には、該基板１０よりも高濃度
の第一導電型の下層高濃度領域１１が設けられている。
ドレイン領域９と基板１０を設けた第二導電型のソース
領域７との間に逆電圧がかかったとき、ドレイン領域９
と基板１０間と、第一導電型領域６とドレイン領域９間
の両方から空乏層が広がるため、この第一導電型領域６
がない構造よりも、延長ドレイン領域９の濃度を濃くし
かつ高耐圧を実現できるので、ドレイン９−ソース７間
のオン抵抗を大幅に低くできる。第１図すにはドレイン
９ソース７間が逆バイアスされ、ドレイン９一基板１０
間のダイオードが降伏している様子を示した。この時空
乏層１２は下層の高濃度領域１１に達している。素子の
特性をイグナイタ用とするため、半導体基板１０の濃度
を３ Ｘ １０”ｃｍ−３とした。ソース領域７と接し
て基板１０のコンタクト領域８を形成し、同時にソース
電極２でコンタクトをとった。ゲートを極４としては多
結晶シリコンを用い基板表面には２ミクロン以上のシリ
コン酸化膜３形成した。このシリコン酸化膜３のゲート
電極４下部がゲート酸化膜となる。ドレインコンタクト
領域５は延長ドレイン領域内に形成し、ドレイン電極１
はソース電極と同じ幅とした。ダイオードの降伏電圧は
３６０Ｖ、ＭＯＳの降伏電圧は４００Ｖである。なお第
１図中、１はドレイン電極、１３はチャネル領域である
。
領域７との間に逆電圧がかかったとき、ドレイン領域９
と基板１０間と、第一導電型領域６とドレイン領域９間
の両方から空乏層が広がるため、この第一導電型領域６
がない構造よりも、延長ドレイン領域９の濃度を濃くし
かつ高耐圧を実現できるので、ドレイン９−ソース７間
のオン抵抗を大幅に低くできる。第１図すにはドレイン
９ソース７間が逆バイアスされ、ドレイン９一基板１０
間のダイオードが降伏している様子を示した。この時空
乏層１２は下層の高濃度領域１１に達している。素子の
特性をイグナイタ用とするため、半導体基板１０の濃度
を３ Ｘ １０”ｃｍ−３とした。ソース領域７と接し
て基板１０のコンタクト領域８を形成し、同時にソース
電極２でコンタクトをとった。ゲートを極４としては多
結晶シリコンを用い基板表面には２ミクロン以上のシリ
コン酸化膜３形成した。このシリコン酸化膜３のゲート
電極４下部がゲート酸化膜となる。ドレインコンタクト
領域５は延長ドレイン領域内に形成し、ドレイン電極１
はソース電極と同じ幅とした。ダイオードの降伏電圧は
３６０Ｖ、ＭＯＳの降伏電圧は４００Ｖである。なお第
１図中、１はドレイン電極、１３はチャネル領域である
。
発明の効果
以上のように本発明によれば、ＭＯＳＦＥＴの降伏電圧
よりも低い降伏電圧のタイオードをＭＯＳＦＥＴのドレ
イン−ソース間に形成して１チツプ内に作り込むことが
できる。
よりも低い降伏電圧のタイオードをＭＯＳＦＥＴのドレ
イン−ソース間に形成して１チツプ内に作り込むことが
できる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は一般的なイグナイタ装置の回路図、第３図は
第２図のＭＯＳＦＥＴのスイッチング時のドレイン電圧
の変化を示す波形図、第４図はＭＯＳＦＥＴのドレイン
−ソース間が降伏したときに動作する寄生バイポーラト
ランジスタを示す断面図である。 １・・・・・・ドレイン電極、２・・・・・・ソース電
極、３・・・・・・シリコン酸化膜、４・・・・−・ゲ
ート電極、５・・・・・・ドレインコンタクト領域、６
・・・・・・第一導電型領域、７・・・・・・ソース領
域、８・・・・・・基板コンタクト領域、９・・・・・
・延長ドレイン領域、１０・・・・・・半導体基板、１
１・・・・・・下層高濃度領域、１２・・・・・・空乏
層、１３・・・・・・チャネル領域。 第 図 鍔間 ｌＲ１１１！
、第２図は一般的なイグナイタ装置の回路図、第３図は
第２図のＭＯＳＦＥＴのスイッチング時のドレイン電圧
の変化を示す波形図、第４図はＭＯＳＦＥＴのドレイン
−ソース間が降伏したときに動作する寄生バイポーラト
ランジスタを示す断面図である。 １・・・・・・ドレイン電極、２・・・・・・ソース電
極、３・・・・・・シリコン酸化膜、４・・・・−・ゲ
ート電極、５・・・・・・ドレインコンタクト領域、６
・・・・・・第一導電型領域、７・・・・・・ソース領
域、８・・・・・・基板コンタクト領域、９・・・・・
・延長ドレイン領域、１０・・・・・・半導体基板、１
１・・・・・・下層高濃度領域、１２・・・・・・空乏
層、１３・・・・・・チャネル領域。 第 図 鍔間 ｌＲ１１１！
Claims (2)
- （１）第一導電型半導体基板中に形成した第二導電型の
ソース領域とドレインコンタクト領域との間に、前記ド
レインコンタクト領域に接する第二導電型の延長ドレイ
ン領域を設け、上記延長ドレイン領域内の表面に延長ド
レイン領域と逆バイアスされた第一導電型領域を設け、
延長ドレイン領域とソース領域間に位置する第一導電型
半導体基板の表面をチャネル領域とし、このチャネル領
域上にゲート酸化膜を介してゲート電極を設け、上記第
一導電型半導体基板の下に半導体基板よりも高濃度の第
一導電型の下層高濃度領域を設け、ソース領域は上記半
導体基板に電気的に接続されており、ドレイン−ソース
間に逆電圧を印加したとき、延長ドレイン領域と半導体
基板間に広がる空乏層が半導体基板の下に設けた下層高
濃度領域に達し、ドレイン基板間の降伏が延長ドレイン
領域の下底でおこるように、半導体基板の厚土を薄くし
た半導体装置。 - （２）請求項１に記載の半導体装置を用いたイグナイタ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22578890A JPH04107871A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22578890A JPH04107871A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107871A true JPH04107871A (ja) | 1992-04-09 |
Family
ID=16834790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22578890A Pending JPH04107871A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置およびそれを用いたイグナイタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147400A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | 半導体装置 |
| WO2003017349A3 (de) * | 2001-08-17 | 2003-11-27 | Ihp Gmbh | Dmos-transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100570A (ja) * | 1982-11-30 | 1984-06-09 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS63314869A (ja) * | 1987-04-24 | 1988-12-22 | パワー インテグレーションズ，インコーポレーテッド | 高電圧ｍｏｓトランジスタ |
-
1990
- 1990-08-27 JP JP22578890A patent/JPH04107871A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100570A (ja) * | 1982-11-30 | 1984-06-09 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS63314869A (ja) * | 1987-04-24 | 1988-12-22 | パワー インテグレーションズ，インコーポレーテッド | 高電圧ｍｏｓトランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147400A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | 半導体装置 |
| JP2658842B2 (ja) * | 1993-11-22 | 1997-09-30 | 日本電気株式会社 | 半導体装置 |
| WO2003017349A3 (de) * | 2001-08-17 | 2003-11-27 | Ihp Gmbh | Dmos-transistor |
| US7304348B2 (en) | 2001-08-17 | 2007-12-04 | Ihp Gmbh - Innovations For High Performance Microelectronics/Institut Fur Innovative Mikroelektronik | DMOS transistor |
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