JP2596312B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明はノイズによって誤動作し
にくい二端子サイリスタ構造の半導体装置に関する。
にくい二端子サイリスタ構造の半導体装置に関する。
【０００２】
【従来の技術】図３に示すようにアバランシェダイオー
ドを内蔵した過電圧動作サイリスタは、本願出願人に係
わる特開平２−２５６２７９号公報（特願平１−２０８
９００号）に開示されている。この過電圧動作サイリス
タでは、Ｐ+ 形領域１とＮ形領域２とＰ形領域３とＮ++
形領域４によって縦方向にサイリスタ５が形成されてお
り、Ｎ形領域２とＰ形領域３とＮ+ 形領域６とによって
アバランシェダイオード７が形成されている。サイリス
タ５はアノード電極８とカソード電極９とゲート電極１
０を有しており、アバランシェダイオード７はサイリス
タ５のゲート電極１０をアノード電極、サイリスタ５の
アノード電極８をカソード電極としている。
ドを内蔵した過電圧動作サイリスタは、本願出願人に係
わる特開平２−２５６２７９号公報（特願平１−２０８
９００号）に開示されている。この過電圧動作サイリス
タでは、Ｐ+ 形領域１とＮ形領域２とＰ形領域３とＮ++
形領域４によって縦方向にサイリスタ５が形成されてお
り、Ｎ形領域２とＰ形領域３とＮ+ 形領域６とによって
アバランシェダイオード７が形成されている。サイリス
タ５はアノード電極８とカソード電極９とゲート電極１
０を有しており、アバランシェダイオード７はサイリス
タ５のゲート電極１０をアノード電極、サイリスタ５の
アノード電極８をカソード電極としている。
【０００３】この過電圧動作サイリスタでは、サイリス
タ５のアノード電極８とカソード電極９との間にアノー
ド電極８側を高い電位とする電圧が印加され、この電圧
がアバランシェダイオード７のブレークダウン電圧を越
えるとアバランシェダイオード７に逆方向電流が流れて
サイリスタ５が導通する。
タ５のアノード電極８とカソード電極９との間にアノー
ド電極８側を高い電位とする電圧が印加され、この電圧
がアバランシェダイオード７のブレークダウン電圧を越
えるとアバランシェダイオード７に逆方向電流が流れて
サイリスタ５が導通する。
【０００４】図４は図３の過電圧動作サイリスタを直流
電圧入力端子間に負荷と並列に接続して、負荷を過電圧
から保護する回路を示す。
電圧入力端子間に負荷と並列に接続して、負荷を過電圧
から保護する回路を示す。
【０００５】
【発明が解決しようとする課題】図３の過電圧動作サイ
リスタは通常の二端子のアバランシェダイオードに比べ
て自己発熱による温度上昇が小さいため接合の温度変化
によるブレークダウン電圧の変動が少ない等過電圧保護
素子として優れた特性を有している。しかしながら、図
３のサイリスタではアバランシェ電圧を越えるパルス状
のノイズがアノード電極８とカソート電極１０との間に
印加されると、そのパルス幅が比較的小さいものであっ
ても、素子が導通することがあった。この誤動作を防止
するためには、図４に示すように、ゲート電極１０に対
して外付けにコンデンサＣと抵抗Ｒを接続する必要があ
り、コストアップを招いた。
リスタは通常の二端子のアバランシェダイオードに比べ
て自己発熱による温度上昇が小さいため接合の温度変化
によるブレークダウン電圧の変動が少ない等過電圧保護
素子として優れた特性を有している。しかしながら、図
３のサイリスタではアバランシェ電圧を越えるパルス状
のノイズがアノード電極８とカソート電極１０との間に
印加されると、そのパルス幅が比較的小さいものであっ
ても、素子が導通することがあった。この誤動作を防止
するためには、図４に示すように、ゲート電極１０に対
して外付けにコンデンサＣと抵抗Ｒを接続する必要があ
り、コストアップを招いた。
【０００６】そこで、本発明は、コストアップの要因と
なる外付けのコンデンサを設けることなしにノイズ耐量
の向上を図ることができるサイリスタ構造の半導体装置
を提供することを目的とする。
なる外付けのコンデンサを設けることなしにノイズ耐量
の向上を図ることができるサイリスタ構造の半導体装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図面の符号を参照して説明す
ると、第１の導電形を有する第１の半導体領域１５と、
前記第１の導電形とは反対の導電形の第２の導電形を有
し、前記第１の半導体領域１５に隣接している第２の半
導体領域１６と、前記第２の導電形を有し、前記第１の
半導体領域１５に対して前記第２の半導体領域１６とは
反対側で隣接し、その一部が基板表面に露出している第
３の半導体領域１７と、第１の導電形を有し、前記第３
の半導体領域１７に包囲され、基板表面に露出するよう
に配置されている第４の半導体領域１８と、第１の導電
形を有し、第１の半導体領域１５よりも高い不純物濃度
を有し、基板表面において前記第３の半導体領域１７を
包囲している第５の半導体領域１９と、基板表面におい
て前記第３の半導体領域１７と前記第４の半導体領域１
８に接続されている第１の電極１３と、前記第２の半導
体領域１６に接続されている第２の電極１４とを備えた
半導体装置に係わるものである。
の本発明は、実施例を示す図面の符号を参照して説明す
ると、第１の導電形を有する第１の半導体領域１５と、
前記第１の導電形とは反対の導電形の第２の導電形を有
し、前記第１の半導体領域１５に隣接している第２の半
導体領域１６と、前記第２の導電形を有し、前記第１の
半導体領域１５に対して前記第２の半導体領域１６とは
反対側で隣接し、その一部が基板表面に露出している第
３の半導体領域１７と、第１の導電形を有し、前記第３
の半導体領域１７に包囲され、基板表面に露出するよう
に配置されている第４の半導体領域１８と、第１の導電
形を有し、第１の半導体領域１５よりも高い不純物濃度
を有し、基板表面において前記第３の半導体領域１７を
包囲している第５の半導体領域１９と、基板表面におい
て前記第３の半導体領域１７と前記第４の半導体領域１
８に接続されている第１の電極１３と、前記第２の半導
体領域１６に接続されている第２の電極１４とを備えた
半導体装置に係わるものである。
【０００８】
【作用及び効果】本発明の半導体装置では、第２、第
１、第３及び第４の半導体領域１６、１５、１７、１８
から成る４層構造部分がサイリスタとして機能する。ま
た、第５の半導体領域１９と第３の半導体領域１７との
間のＰＮ接合がアバランシェダイオードとして機能す
る。上記アバランシェダイオードに時間幅の短いノイズ
パルスが印加されても、発熱量が小さいためにサイリス
タがオンにならない。アバランシェダイオードが比較的
長い時間ブレークダウンするように第１及び第２の電極
間に電圧が印加されると、このブレークダウン電流によ
って基板が発熱し、第１の半導体領域１５と第３の半導
体領域１７とのＰＮ接合の漏れ電流が大きくなり、これ
が第３の半導体領域１７を横方向に流れることによって
生じる電圧降下も大きくなり、サイリスタが導通する。
従って、本発明によれば、二端子構造の簡単な構造であ
り、且つノイズ吸収のコンデンサを設けることが不要で
あるにも拘らず、耐ノイズ性が良い半導体装置を提供す
ることができる。
１、第３及び第４の半導体領域１６、１５、１７、１８
から成る４層構造部分がサイリスタとして機能する。ま
た、第５の半導体領域１９と第３の半導体領域１７との
間のＰＮ接合がアバランシェダイオードとして機能す
る。上記アバランシェダイオードに時間幅の短いノイズ
パルスが印加されても、発熱量が小さいためにサイリス
タがオンにならない。アバランシェダイオードが比較的
長い時間ブレークダウンするように第１及び第２の電極
間に電圧が印加されると、このブレークダウン電流によ
って基板が発熱し、第１の半導体領域１５と第３の半導
体領域１７とのＰＮ接合の漏れ電流が大きくなり、これ
が第３の半導体領域１７を横方向に流れることによって
生じる電圧降下も大きくなり、サイリスタが導通する。
従って、本発明によれば、二端子構造の簡単な構造であ
り、且つノイズ吸収のコンデンサを設けることが不要で
あるにも拘らず、耐ノイズ性が良い半導体装置を提供す
ることができる。
【０００９】
【第１の実施例】次に、本発明の第１の実施例に係わる
一般に感熱サイリスタと呼ばれている半導体装置を図１
及び図２を参照して説明する。本実施例のサイリスタは
図１に示すように、シリコン半導体基板１１と、基板１
１の一方の主面に形成されたシリコン酸化膜から成る絶
縁膜１２及びアルミニウムとチタンとニッケルとの三層
構造から成るカソード電極（第１の電極）１３と、基板
１１の他方の主面に形成されたニッケルから成るアノー
ド電極（第２の電極）１４とを有する。半導体基板１１
は出発母材であるＮ形領域（第１の半導体領域）１５
と、その下面側に形成されたＰ+ 形領域（第２の半導体
領域）１６と、その上面を半導体基板１１の一方の主面
に露出させ、その下面及び側面にＮ形領域１５を隣接さ
せるように配置されたＰ形領域（第３の半導体領域）１
７と、その上面を半導体基板１１の一方の主面の略中央
に露出させ、その下面及び側面にＰ形領域１７を隣接さ
せるように配置されたＮ+ 形領域（第４の半導体領域）
１８と、その上面を半導体基板１１の一方の主面に露出
させ、その下面をＮ形領域１５に隣接させ、平面的に見
てＮ+ 形領域１８をＰ形領域１７を介して包囲するよう
に平面円環状に形成されたＮ+ 形領域（第５の半導体領
域）１９と、更にその上面を半導体基板１１の一方の主
面の周縁に露出させ、その下面をＮ形領域１５に隣接さ
せ、平面的に見てＮ+ 形領域１９を包囲するように平面
円環状に形成されたＮ++形領域２０とを有する。図１の
半導体基板１１の一方の主面を平面的に見ると、図２の
ようにその中央部にＮ++形領域１８が島状に形成されて
おり、これを平面円環状のＰ形領域１７とＮ+ 形領域１
９とＮ++形領域２０が順次包囲した形状となっている。
Ｐ+ 形領域１６とＰ形領域１７とＮ++形領域１８、２０
は周知の不純物拡散法によって形成されており、Ｎ+ 形
領域１９はアバランシェ電圧を決定する要因となる不純
物濃度の値が精度よく設定されるようにイオン注入（プ
レデポジション）と熱拡散（ドライブ）を併用して形成
されてその不純物濃度はＮ形領域１５のそれよりも大き
くなっている。
一般に感熱サイリスタと呼ばれている半導体装置を図１
及び図２を参照して説明する。本実施例のサイリスタは
図１に示すように、シリコン半導体基板１１と、基板１
１の一方の主面に形成されたシリコン酸化膜から成る絶
縁膜１２及びアルミニウムとチタンとニッケルとの三層
構造から成るカソード電極（第１の電極）１３と、基板
１１の他方の主面に形成されたニッケルから成るアノー
ド電極（第２の電極）１４とを有する。半導体基板１１
は出発母材であるＮ形領域（第１の半導体領域）１５
と、その下面側に形成されたＰ+ 形領域（第２の半導体
領域）１６と、その上面を半導体基板１１の一方の主面
に露出させ、その下面及び側面にＮ形領域１５を隣接さ
せるように配置されたＰ形領域（第３の半導体領域）１
７と、その上面を半導体基板１１の一方の主面の略中央
に露出させ、その下面及び側面にＰ形領域１７を隣接さ
せるように配置されたＮ+ 形領域（第４の半導体領域）
１８と、その上面を半導体基板１１の一方の主面に露出
させ、その下面をＮ形領域１５に隣接させ、平面的に見
てＮ+ 形領域１８をＰ形領域１７を介して包囲するよう
に平面円環状に形成されたＮ+ 形領域（第５の半導体領
域）１９と、更にその上面を半導体基板１１の一方の主
面の周縁に露出させ、その下面をＮ形領域１５に隣接さ
せ、平面的に見てＮ+ 形領域１９を包囲するように平面
円環状に形成されたＮ++形領域２０とを有する。図１の
半導体基板１１の一方の主面を平面的に見ると、図２の
ようにその中央部にＮ++形領域１８が島状に形成されて
おり、これを平面円環状のＰ形領域１７とＮ+ 形領域１
９とＮ++形領域２０が順次包囲した形状となっている。
Ｐ+ 形領域１６とＰ形領域１７とＮ++形領域１８、２０
は周知の不純物拡散法によって形成されており、Ｎ+ 形
領域１９はアバランシェ電圧を決定する要因となる不純
物濃度の値が精度よく設定されるようにイオン注入（プ
レデポジション）と熱拡散（ドライブ）を併用して形成
されてその不純物濃度はＮ形領域１５のそれよりも大き
くなっている。
【００１０】絶縁膜１２には開口２１が形成されてお
り、カソード電極１３は開口２１を通じてＮ++形領域１
８の上面全体とＰ形領域１７の上面の内側領域に接触し
ている。Ｎ+ 形領域１９とＮ++形領域２０の上面にはそ
の全面にわたって絶縁膜１２が延在している。また、カ
ソード電極１３は絶縁膜１２を介してＮ+ 形領域１９の
表面全体とＮ++形領域２０の内側領域の表面を被覆す
る。また、Ｐ+ 形領域１６の下面全体にアノード電極１
４が接触している。
り、カソード電極１３は開口２１を通じてＮ++形領域１
８の上面全体とＰ形領域１７の上面の内側領域に接触し
ている。Ｎ+ 形領域１９とＮ++形領域２０の上面にはそ
の全面にわたって絶縁膜１２が延在している。また、カ
ソード電極１３は絶縁膜１２を介してＮ+ 形領域１９の
表面全体とＮ++形領域２０の内側領域の表面を被覆す
る。また、Ｐ+ 形領域１６の下面全体にアノード電極１
４が接触している。
【００１１】図１のサイリスタにおいて、アノード電極
１４の電位をカソード電極１３の電位より高くすると、
Ｐ形領域１７とＮ形領域１５によって形成される第１の
ＰＮ接合２２から点線で示すように第１の空乏層が拡が
り、Ｐ形領域１７とＮ+ 形領域１９によって形成される
第２のＰＮ接合２３から点線で示すように第２の空乏層
が拡がる。また、Ｎ+ 形領域１９の表面側にはカソード
電極１３の電界効果によって第３の空乏層が拡がる。こ
れら空乏層のうちで最も幅の狭い部分は、半導体基板１
１の上面よりも下のＮ+ 形領域１９中に生じる。従っ
て、アノード１４とカソード１３との間に電圧を印加し
たとき、この幅狭部分が電界集中点となり、この電圧が
ブレークダウン電圧を越えるとブレークダウンがこの幅
狭部分で生じる。このブレークダウンが生じると、アノ
ード１４からカソード１３に向ってＰ+ 形領域１６、Ｎ
形領域１５、Ｎ+ 形領域１９及びＰ形領域１７の通路で
図１に示すブレークダウン電圧ＩB が流れる。
１４の電位をカソード電極１３の電位より高くすると、
Ｐ形領域１７とＮ形領域１５によって形成される第１の
ＰＮ接合２２から点線で示すように第１の空乏層が拡が
り、Ｐ形領域１７とＮ+ 形領域１９によって形成される
第２のＰＮ接合２３から点線で示すように第２の空乏層
が拡がる。また、Ｎ+ 形領域１９の表面側にはカソード
電極１３の電界効果によって第３の空乏層が拡がる。こ
れら空乏層のうちで最も幅の狭い部分は、半導体基板１
１の上面よりも下のＮ+ 形領域１９中に生じる。従っ
て、アノード１４とカソード１３との間に電圧を印加し
たとき、この幅狭部分が電界集中点となり、この電圧が
ブレークダウン電圧を越えるとブレークダウンがこの幅
狭部分で生じる。このブレークダウンが生じると、アノ
ード１４からカソード１３に向ってＰ+ 形領域１６、Ｎ
形領域１５、Ｎ+ 形領域１９及びＰ形領域１７の通路で
図１に示すブレークダウン電圧ＩB が流れる。
【００１２】アノード１４とカソード１３との間にブレ
ークダウン電圧を越えるパルス状のノイズが印加されて
ブレークダウンが生じたときは、上記ブレークダウン電
圧ＩB は基板１１内を瞬時に流れる。このため、基板１
１にこのブレークダウン電流ＩB による発熱が生じたと
しても、この発熱量は極めて小さく、Ｐ形領域１７とＮ
形領域１５との界面に形成されるＰＮ接合２２の漏れ電
流ＩL を実質的に増大させない。この結果、図１のサイ
リスタはノイズによってはサイリスタ動作を起こさな
い。
ークダウン電圧を越えるパルス状のノイズが印加されて
ブレークダウンが生じたときは、上記ブレークダウン電
圧ＩB は基板１１内を瞬時に流れる。このため、基板１
１にこのブレークダウン電流ＩB による発熱が生じたと
しても、この発熱量は極めて小さく、Ｐ形領域１７とＮ
形領域１５との界面に形成されるＰＮ接合２２の漏れ電
流ＩL を実質的に増大させない。この結果、図１のサイ
リスタはノイズによってはサイリスタ動作を起こさな
い。
【００１３】アノード１４とカソード１３との間にブレ
ークダウン電圧を越えるＤＣ電圧が印加されてブレーク
ダウンが生じたときは、上記ブレークダウン電流ＩB に
よる基板１１の発熱量が大きく、ＰＮ接合２２の漏れ電
流ＩL を増大させる。ところで、この漏れ電流ＩL は図
１に示すようにＰ形領域１７を横方向に流れてＰ形領域
１７の抵抗による電圧降下を生じさせる。この結果、Ｐ
形領域１７とＮ++形領域１８によって形成されるＰＮ接
合２４が順方向バイアスされ、Ｐ+ 形領域１６とＮ形領
域１５とＰ形領域１７とＮ++形領域１８から成るサイリ
スタが導通して、図１に示すようにアノード１４からカ
ソード１３に向ってアノード電流ＩA が流れる。
ークダウン電圧を越えるＤＣ電圧が印加されてブレーク
ダウンが生じたときは、上記ブレークダウン電流ＩB に
よる基板１１の発熱量が大きく、ＰＮ接合２２の漏れ電
流ＩL を増大させる。ところで、この漏れ電流ＩL は図
１に示すようにＰ形領域１７を横方向に流れてＰ形領域
１７の抵抗による電圧降下を生じさせる。この結果、Ｐ
形領域１７とＮ++形領域１８によって形成されるＰＮ接
合２４が順方向バイアスされ、Ｐ+ 形領域１６とＮ形領
域１５とＰ形領域１７とＮ++形領域１８から成るサイリ
スタが導通して、図１に示すようにアノード１４からカ
ソード１３に向ってアノード電流ＩA が流れる。
【００１４】本実施例の効果を要約すると以下のとおり
である。 （１） ノイズによる誤動作がなく、ノイズ耐量が十分
に大きいサイリスタが得られる。 （２） ブレークダウンによって素子が破壊された場合
でも、その破壊モードがオープンでなくショートとな
る。従って、素子破壊が生じても負荷を保護することが
できる。この理由は以下のように考えられる。即ち、図
１に示すように漏れ電流ＩL は素子の中央側から周辺側
に向って流れる。このため、ＰＮ接合２４はその中央側
が深くバイアスされ、この領域にアノード電流ＩA が集
中して流れて破壊に至る。ここで、素子の中央側は外付
けリードで強く挟持されているので、破壊に至っても素
子がオープンになり難い。このため、破壊モードがショ
ートモードとなる。 （３） 外付けのコンデンサを必要としないし、電極が
二端子であるから同軸リード形パッケージ（リードが樹
脂封止パッケージから互いに反対方向に導出された構
造）にでき、低価格でノイズ耐量の大きいサイリスタを
提供できる。 （４） 図３のサイリスタと同様に、ブレークダウンの
変動及び温度依存性が小さく、かつクリープ現象（ブレ
ークダウン電圧が短時間のうちに変動する不安定な現
象）が生じないサイリスタとなっている。
である。 （１） ノイズによる誤動作がなく、ノイズ耐量が十分
に大きいサイリスタが得られる。 （２） ブレークダウンによって素子が破壊された場合
でも、その破壊モードがオープンでなくショートとな
る。従って、素子破壊が生じても負荷を保護することが
できる。この理由は以下のように考えられる。即ち、図
１に示すように漏れ電流ＩL は素子の中央側から周辺側
に向って流れる。このため、ＰＮ接合２４はその中央側
が深くバイアスされ、この領域にアノード電流ＩA が集
中して流れて破壊に至る。ここで、素子の中央側は外付
けリードで強く挟持されているので、破壊に至っても素
子がオープンになり難い。このため、破壊モードがショ
ートモードとなる。 （３） 外付けのコンデンサを必要としないし、電極が
二端子であるから同軸リード形パッケージ（リードが樹
脂封止パッケージから互いに反対方向に導出された構
造）にでき、低価格でノイズ耐量の大きいサイリスタを
提供できる。 （４） 図３のサイリスタと同様に、ブレークダウンの
変動及び温度依存性が小さく、かつクリープ現象（ブレ
ークダウン電圧が短時間のうちに変動する不安定な現
象）が生じないサイリスタとなっている。
【００１５】
【第２の実施例】次に、図５に示す本発明の第２の実施
例に係わる２端子サイリスタを説明する。但し、図５及
び後述する図６において図１と共通する部分には同一の
符号を付してその説明を省略する。図５のサイリスタの
Ｎ++形領域１８はこの中央に下方に突出した部分を有す
る。この結果、Ｐ形領域１７は中央に幅狭になり、大き
な抵抗値を有する。この図５の構造によれば、漏れ電流
ＩL の径路の抵抗を増加させることが可能になり、漏れ
電流ＩL による電圧降下が増大し、ＰＮ接合２４の中央
領域を深くバイアスすることができる。また、Ｎ++形領
域１８とＰ形領域１７とＮ形領域１５とから成るトラン
ジスタが、中央領域で狭いベース幅を有するので、アノ
ード電流ＩA が素子の中央に集中して流れる。このため
素子の破壊が中央で生じ、アノード１４とカソード１３
との間がショート状態となり、負荷の保護を確実に達成
することができる。なお、図５においてＮ++形領域１８
以外は図１と同一であるので、図１と同一の作用効果も
有する。
例に係わる２端子サイリスタを説明する。但し、図５及
び後述する図６において図１と共通する部分には同一の
符号を付してその説明を省略する。図５のサイリスタの
Ｎ++形領域１８はこの中央に下方に突出した部分を有す
る。この結果、Ｐ形領域１７は中央に幅狭になり、大き
な抵抗値を有する。この図５の構造によれば、漏れ電流
ＩL の径路の抵抗を増加させることが可能になり、漏れ
電流ＩL による電圧降下が増大し、ＰＮ接合２４の中央
領域を深くバイアスすることができる。また、Ｎ++形領
域１８とＰ形領域１７とＮ形領域１５とから成るトラン
ジスタが、中央領域で狭いベース幅を有するので、アノ
ード電流ＩA が素子の中央に集中して流れる。このため
素子の破壊が中央で生じ、アノード１４とカソード１３
との間がショート状態となり、負荷の保護を確実に達成
することができる。なお、図５においてＮ++形領域１８
以外は図１と同一であるので、図１と同一の作用効果も
有する。
【００１６】
【第３の実施例】図６の第３の実施例の２端子サイリス
タではＰ+ 形領域１６が基板の裏面の中央に配置されて
いる。このようにＰ+ 形領域１６を配置すると、第２の
実施例と同様にアノード電流ＩA が素子の中央領域に集
中して流れ、第２の実施例と同様な破壊時にショート状
態になる。
タではＰ+ 形領域１６が基板の裏面の中央に配置されて
いる。このようにＰ+ 形領域１６を配置すると、第２の
実施例と同様にアノード電流ＩA が素子の中央領域に集
中して流れ、第２の実施例と同様な破壊時にショート状
態になる。
【図１】本発明の第１の実施例に係わる半導体装置を図
２のＡ−Ａに相当する部分で示す断面図である。
２のＡ−Ａに相当する部分で示す断面図である。
【図２】図１の半導体装置の半導体基板の表面を示す平
面図である。
面図である。
【図３】従来のサイリスタを含む半導体装置を示す断面
図である。
図である。
【図４】図３の半導体装置が負荷の保護に使用されてい
る回路を示す図である。
る回路を示す図である。
【図５】第２の実施例の半導体装置を示す中央縦断面図
である。
である。
【図６】第３の実施例の半導体装置を示す中央縦断面図
である。
である。
１３ カソード電極 １４ アノード電極 １５ Ｎ形領域 １６ Ｐ+ 形領域 １７ Ｐ形領域 １８ Ｎ++形領域 １９ Ｎ+ 形領域
Claims (1)
- 【請求項１】 第１の導電形を有する第１の半導体領域
（１５）と、 前記第１の導電形とは反対の導電形の第２の導電形を有
し、前記第１の半導体領域（１５）に隣接している第２
の半導体領域（１６）と、 前記第２の導電形を有し、前記第１の半導体領域（１
５）に対して前記第２の半導体領域（１６）とは反対側
で隣接し、その一部が基板表面に露出している第３の半
導体領域（１７）と、 第１の導電形を有し、前記第３の半導体領域（１７）に
包囲され、基板表面に露出するように配置されている第
４の半導体領域（１８）と、 第１の導電形を有し、第１の半導体領域（１５）よりも
高い不純物濃度を有し、基板表面において前記第３の半
導体領域（１７）を包囲している第５の半導体領域（１
９）と、 基板表面において前記第３の半導体領域（１７）と前記
第４の半導体領域（１８）に接続されている第１の電極
（１３）と、 前記第２の半導体領域（１６）に接続されている第２の
電極（１４）とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11900693A JP2596312B2 (ja) | 1992-10-21 | 1993-04-21 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30755492 | 1992-10-21 | ||
| JP4-307554 | 1992-10-21 | ||
| JP11900693A JP2596312B2 (ja) | 1992-10-21 | 1993-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188410A JPH06188410A (ja) | 1994-07-08 |
| JP2596312B2 true JP2596312B2 (ja) | 1997-04-02 |
Family
ID=26456819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11900693A Expired - Fee Related JP2596312B2 (ja) | 1992-10-21 | 1993-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596312B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2781899B1 (fr) * | 1998-07-30 | 2000-10-06 | St Microelectronics Sa | Generateur de courant constant |
| WO2009050859A1 (ja) * | 2007-10-17 | 2009-04-23 | Wintech Polymer Ltd. | ポリブチレンテレフタレート樹脂組成物及び薄肉成形品 |
-
1993
- 1993-04-21 JP JP11900693A patent/JP2596312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188410A (ja) | 1994-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |