JP4431761B2 - Ｍｏｓ型半導体装置 - Google Patents

Description

本発明は、半導体基板の表面層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲートを持つ複数のソース領域が設けられるＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）などのＭＯＳ型半導体装置に関する。

例えばＭＯＳ型半導体素子の一つのＭＯＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択的な拡散によりｐｎ接合が基板表面に露出するようなｐベース領域を形成し、更にその表面層に同様のｎソース領域を形成し、ｎソース領域とｎ型半導体基板に挟まれたｐベース領域の表面層であるチャネル領域の表面上に絶縁膜を介してゲート電極を設け、ｐベース領域とｎソース領域に共通に接触するソース電極を設け、ｎ型半導体基板にドレイン電極を設けて製作される。ゲート電極に適当な電圧を印加することにより、前記のチャネル領域に反転層を生じ、その反転層を通じてドレイン電極・ソース電極間が低抵抗化し、電流を流すものである。
別のＭＯＳ型半導体素子であるＩＧＢＴは、ＭＯＳＦＥＴのドレイン電極側にｐ型の領域を加えることにより、少数キャリアの注入を利用し、伝導度変調型にしたものといえる。

スイッチング回路において、オン抵抗の低さやスイッチング速度の速さ、電圧による制御のし易さ等から、ＭＯＳ型半導体素子が多用されている。
近年、スイッチング回路において、そのスイッチング素子であるＭＯＳ型半導体素子は、スナバ回路の省略化による回路の簡略化、装置の小型化等により、発生したサージ電圧を受けやすくなってきている。例えば、誘導性の負荷の電流を遮断しようとすると、インダクタンスに蓄えられていたエネルギのため、ＭＯＳ型半導体装置にかかる電圧は上昇し、時には電源電圧以上になることすらある。この過電圧ストレスは、ＭＯＳ型半導体素子にとって破壊の原因につながり、その破壊耐量（アバランシェ耐量）の向上が求められてきている。
一方ＭＯＳ型半導体素子の新しい動向として、過電流、温度などをセンシングしてその信号をゲートにフィードバックする回路を集積したいわゆるインテリジェント素子、言い換えるとＭＯＳＦＥＴ型半導体素子を含むＭＯＳ型半導体装置が使用され始めている。特にそのようなＭＯＳ型半導体装置においては、サージ電圧に対するゲートおよび制御入力端子の保護が重要である。

図１４は、ゲートの保護をおこなったＭＯＳ型半導体装置の等価回路図である。
主ＭＯＳ型半導体素子２のソースＳ−ゲートＧ間に、ツェナーダイオード５が接続されている。このツェナーダイオード５は、ゲートＧに過電圧が加えられた際に、バイパスさせて素子を保護する作用をもつ。また、抵抗６は、ゲートリードの断線などにより、ゲートＧに高電圧ノイズ等が加えられるのを防止する働きをする。ドレインＤ−ゲートＧ間には、多数のツェナーダイオードが互いに逆向きに接続された逆直列ツェナーダイオード３が接続されている。ドレインＤにかかる高電圧が逆直列ツェナーダイオード３のクランプ電圧以上になると、その高電圧とクランプ電圧との差が、ゲートＧに印加され、主ＭＯＳ型半導体素子２をオンさせて、素子の保護をおこなう。
Ｄ−Ｇ間の逆直列ツェナーダイオード３については、ＭＯＳ型半導体装置の半導体基板上の絶縁膜上に堆積された多結晶シリコンを利用して形成した例が開示されている（特許文献１）。
ＵＳＰ．５，３６５，０９９号

発明者らは、Ｇ−Ｓ間にサージ電圧に対する保護用のツェナーダイオードおよび過電流等を検知する手段を有し、出力段としてＭＯＳ型半導体素子であるＩＧＢＴをもつインテリジェントＩＧＢＴを試作した。図１５はその等価回路図である。半導体装置のゲートＧは、センシングや演算をおこなう内部制御回路９を介して出力段として使用した主ＩＧＢＴ４のゲート（ｇ）に接続されている。ゲートＧ−ソースＳ間に接続されているツェナーダイオード５が、サージ電圧に対する保護用のツェナーダイオードである。このツェナーダイオード５は、ゲートＧに過電圧が加えられた際に、バイパスさせて素子を保護する作用をもつ。ドレインＤ−主ＩＧＢＴのゲートｇ間には、多数のツェナーダイオードが互いに逆向きに接続された逆直列ツェナーダイオード３が接続されている。この逆直列ツェナーダイオード３は、ドレインＤにかかる高電圧が逆直列ツェナーダイオード３のクランプ電圧以上になると、その高電圧とクランプ電圧との差が、主ＩＧＢＴ４のゲートｇに印加され、主ＩＧＢＴ４をオンさせて、素子の保護をおこなうものである。内部制御回路９の電源は、制御入力端子Ｇから取られており、図１５の場合は電源端子ＶDDは制御入力端子Ｇに直接接続されている。

ツェナーダイオード５および逆直列ツェナーダイオード３は、半導体基板上に絶縁膜を介して堆積した多結晶シリコンを用いて形成した。
試作した素子についてサージ電圧試験をおこなった。図１６（ａ）に試験回路、同図（ｂ）に試験波形を示す。
スイッチｓ₁ を閉じて電源Ｖ_CCからコンデンサＣに充電した後、スイッチｓ₁ を開く。次に、スイッチｓ₂ を閉じて試験素子（ＤＵＴ）に試験電圧を印加するものである。コンデンサＣは３３μＦ、抵抗Ｒａ、Ｒｂはそれぞれ１００Ω、７５Ωである。電源電圧は３０〜５００Ｖ可変とした。
図１６（ｂ）に見られるように試験素子に印加される電圧波形は、急に立ち上がり、次第に減衰する幅９ｍｓ程度のパルスである。

このサージ電圧試験において、試験電圧を１００Ｖ以上に増大すると、試験素子が破壊するものがあった。そして破壊点は、ツェナーダイオード５の部分のものが多かった。
また、この半導体装置には、もう一つの問題があった。従来このような内部制御回路をＩＧＢＴに集積する場合は、例えば、Wrathall, R. S. 等が報告[ Proc. of the Symposium on High Voltage and Smart Power Devices, p.384,(1989)] したような埋め込み層による分離構造や、ＩＧＢＴの基板と酸化膜で分離するＳＯＩ分離構造が用いられていたが、これらの方式は複雑で多くのプロセスステップを要し、コストも高くなるという難点があった。そこで今回の試作には、それらの方式を採用せず、最も単純でプロセスを短くできる自己分離構造を採用し、内部制御回路をＩＧＢＴに集積することにした。
図１７は、ＭＯＳ型半導体装置に集積した内部制御回路部の断面図である。

２１、２２、２３、３０はそれぞれ出力段ＩＧＢＴ部と共通のｐ⁺ ドレイン層、ｎ⁺ バッファ層、ｎドリフト層、ドレイン電極である。ｎドリフト層２３の表面層にｐ^- ウェル３４が形成され、更にその表面層および上にエンハンスメント型ｎチャネルＭＯＳＦＥＴ５１とデプレッション型ｎチャネルＭＯＳＦＥＴ６１が形成されている。５３、６３はいずれもｐ^- ウェル３４の表面層に形成されたｎ⁺ ドレイン領域であり、その表面に接触してドレイン電極６０、７０が設けられている。５６、６６はｎ⁺ ソース領域であり、その表面に接触してソース電極５９、６９が設けられている。６４は、しきい電圧制御のためのｎチャネルドープ領域である。５８、６８はゲート電極層である。デプレッション型のｎチャネルＭＯＳＦＥＴ６１のドレイン電極７０は、この内部制御回路の電源端子（図１５のＶDD）に接続されている。

この自己分離構造では、ｐ⁺ ドレイン層２１、ｎ⁺ バッファ層２２、ｎドリフト層２３、ｐ^- ウェル３４、ｎ⁺ ドレイン領域６３がｐｎｐｎの四層構造となっている。すなわち、その四層からなる寄生サイリスタを内蔵していることになる。この内部制御回路部の寄生サイリスタは、インテリジェントＩＧＢＴの動作時、または制御入力端子（Ｇ）が出力端子（Ｓ）に対して負になるサージ電圧が印加された場合に順バイアスされ、７１のようにラッチアップして破壊に至ることがあった。
このような問題に鑑み本発明の目的は、サージ電圧保護用のツェナーダイオードを有するＭＯＳ型半導体装置において、サージ電圧に対する耐量を向上させ、しかも寄生サイリスタがラッチアップしにくく、動作が確実で製造の容易なＭＯＳ型半導体装置を提供することにある。

上記課題の破壊耐量の向上策として、半導体装置のディメンジョンに対策を求め、後述する各種の実験をおこなった結果、本発明のＭＯＳ型半導体装置は、下記のようなものとする。
第1導電型の半導体基板の表面側に金属−酸化膜−半導体（ＭＯＳ）構造の制御部をもち、該半導体基板の裏面側に第２導電型のドレイン層をもつ縦型の主ＩＧＢＴ部と、該主ＩＧＢＴ部の二つの出力端それぞれに接続された出力端子（Ｄ、Ｓ）と、主ＩＧＢＴ部の制御入力端に過電流、温度をセンシングしてその信号を制御入力端にフィードバックする内部制御回路を介して接続される制御入力端子（Ｇ）とを有するＭＯＳ型半導体装置において、前記半導体基板の表面層であって前記主ＩＧＢＴ部の周縁部から形成された不純物量が１×１０ ¹³ 〜１×１０ ¹⁴ ｃｍ ^-2 である第２導電型の領域を備え、内部制御回路が前記第２導電型の領域内に集積された金属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ横型のＭＯＳ型半導体素子を有し、前記主ＩＧＢＴ部と前記横型のＭＯＳ型半導体素子との間の前記第２導電型の領域に該領域より高不純物濃度で深い第２導電型の分離ウェルを前記主ＩＧＢＴ部の周縁部に延びる主ＩＧＢＴ部のソース電極とゲート電極層の下に備え、前記主ＩＧＢＴ部のチャネル領域と前記横型のＭＯＳ型半導体素子のチャネル領域との間の距離を２００μｍ以上とする。

そのようにすれば、主ＩＧＢＴ部のキャリアが内部制御回路の横型のＭＯＳ型半導体素子部に流れ込まないので、寄生サイリスタのラッチアップが抑制される。
特に、半導体基板の表面層に形成された第２導電型の領域の不純物量が、１×１０¹³〜１×１０¹⁴ｃｍ^-2であるものとする。
後記する実験結果のように１×１０¹³ｃｍ^-2より少ない量であると、寄生サイリスタを構成するトランジスタの電流増幅率が大きくなり、非常にラッチアップし易くなる。また１×１０¹⁴ｃｍ^-2より多い量であると、内部制御回路の横型のＭＯＳ型半導体素子のしきい電圧が大きくなって、低電圧駆動ができなくなる。
更に、前記主ＩＧＢＴ部と前記横型のＭＯＳ型半導体素子との間の前記第２導電型の領域の表面に接触し一方の出力端子（Ｓ）に接続される引出し電極と、前記横型のＭＯＳ型半導体素子のチャネル領域との間の距離を１００μｍ以内とするとよい。

そのようにすれば、前記第２導電型の領域に入ったキャリアが、引出し電極から引き出されるので、更に寄生サイリスタのラッチアップが抑制される。
更に、前記引出し電極の下方に前記第２導電型の領域より高不純物濃度で深い第２導電型の引出しウェルを備えるとよい。
そのようにすれば、コンタクタ抵抗低減と横方向抵抗低減が図られる。

以上説明したように本発明は、主ＩＧＢＴ部と、内部制御回路の横型のＭＯＳ半導体素子との間の距離や、分離ウェルの不純物量、引出し電極と内部制御回路の横型のＭＯＳ半導体素子との間の距離を吟味することが寄生サイリスタのラッチアップ防止に重要なことを示した。
近年、イグナイタ用を始めとする誘導性負荷用のスイッチング回路において、スナバ回路等の省略等の回路の簡略化、装置の小型化等により、そのスイッチング素子であるＭＯＳ型半導体装置はますます過酷なストレスを受けつつある。そのような状況で、ダイナミックな特性の破壊耐量を向上させる本発明の寄与は大きいものがある。

以下、図面を参照しながら本発明のためにおこなった実験と実施例を説明する。以下において、ｎ、ｐを冠した領域、層等はそれぞれ電子、正孔を多数キャリアとする領域、層を意味するものとし、第一導電型をｎ型、第二導電型をｐ型とするが、これを逆にすることも可能である。
図３は、自動車のイグナイタ向けとして試作した誘導負荷用のインテリジェントＩＧＢＴチップの平面図である。７はＩＧＢＴのソース電極、８はゲート電極、９は内部制御回路、５はツェナーダイオード、３はアバランシェ耐量向上のための逆直列ツェナーダイオードである。ツェナーダイオード５および逆直列ツェナーダイオード３は、半導体基板上に絶縁膜を介して堆積した多結晶シリコンを用いて形成した。
図４は試作したインテリジェントＩＧＢＴの断面図であり、図３のＡ−Ａ線に沿った断面図である。ここでは、ＭＯＳＦＥＴと類似の呼称をすることにする。すなわちＩＧＢＴのコレクタをドレイン、エミッタをソースと呼ぶ。図の左側部分は、主電流のスイッチングをおこなう主ＩＧＢＴ部２０である。この部分の構造は、一般のＩＧＢＴとほぼ同じである。すなわち、高比抵抗のｎドリフト層２３の一方の面側の表面層に互いに離れたｐベース領域２４が形成され、さらに、寄生サイリスタのラッチアップを防ぐ目的で、ｐベース領域２４の一部に重複してｐベース領域２４より拡散深さの深いｐ⁺ ウェル２５が形成されている。ｎドリフト層２３の他方の面側には、ｎドリフト層２３より低抵抗のｎ⁺ バッファ層２２を介してｐ⁺ ドレイン層２１が形成されている。ｐベース領域２４の表面層には、ｎ⁺ ソース領域２６が選択的に形成されている。そして、ｎ⁺ ソース領域２６とｎドリフト層２３とに挟まれたｐベース領域２４の表面上にゲート酸化膜２７を介して多結晶シリコンからなるゲート電極層２８が設けられてｎチャネル型ＭＯＳＦＥＴが構成されている。この側の表面は、ほう素りんシリカガラス（ＢＰＳＧ）等の絶縁膜３１で覆われ、ｐベース領域２４およびｎ⁺ ソース領域２６の表面上にソース電極２９が共通に接触するように、また金属のゲート電極３２がゲート電極層２８あるいはその延長部分に接触するように接触孔が開けられている。ｐ⁺ ドレイン層２１の表面上にはドレイン電極３０が設けられている。ソース電極２９は、図のように絶縁膜３１を挟んで、ゲート電極層２８の上まで延長されることが多い。ソース電極２９、ドレイン電極３０にはそれぞれＳ端子、Ｄ端子が接続される。

主ＩＧＢＴ部２０の動作は次のようにおこなわれる。ドレイン電極３０とソース電極２９間に電圧をかけた状態で、ゲート電極層２８への正の電圧印加によって、ゲート電極層２８直下のｐベース領域２４の表面層のチャネル領域３７に反転チャネルが誘起され、その反転チャネルを通じてｎ⁺ ソース領域２６から電子がｎドリフト層２３に注入され、更にｐ⁺ ドレイン層２１からの正孔の注入を招いて、ドレイン電極３０とソース電極２９間が導通する。
図４の中央部分には、ゲート保護のための手段が描かれている。すなわち、ｎドリフト層２３の表面層にｐ^- ウェル３４が形成され、その表面が厚いフィールド酸化膜３３で覆われていて、フィールド酸化膜３３上にツェナーダイオード４０が設けられている。このツェナーダイオード４０の一端から取り出された電極はソース電極２９に、他端から取り出された電極はゲート電極３２に接続されている。ゲート電極３２にはＧ端子が接続される。主ＩＧＢＴ部２０の周縁部には、ｐ⁺ 分離ウェル３５が設けられている。ツェナーダイオード４０の右側部分では、ｐ^- ウェル内３４の表面に接触して、ソース電極２９と接続される引出し電極４９が設けられている。引出し電極４９の下方にはｐ⁺ 引出しウェル４５が形成されている。ｐ⁺ 引出しウェル４５は、引出し電極４９とのコンタクタ抵抗低減と、ｐ^- ウェル３４の横方向抵抗低減のためであり、主ＩＧＢＴ部２０のｐ⁺ ウェル領域２５やｐ⁺ 分離ウェル３５と同時に形成してもよい。他に、多結晶シリコン層からなるツェナダイオードの代わりに、ｎドリフト層２３の表面層にツェナーダイオードを形成したＭＯＳ型半導体素子も試作した。

図４の右側部分には、インテリジェントＩＧＢＴに集積した内部制御回路９の部分が描かれている。この内部制御回路は、ＵＳＰ．５，６２１，６０１にて開示されているゲート制御手段５０と同様の回路である。また本実施例には記載していないが、ＵＳＰ．５，６２１，６０１と同じく電流検出トランジスタと電流検出抵抗Ｒ_d が用いられる。
ｎドリフト層２３の表面層に形成されたｐ^- ウェル３４の表面層とその上にエンハンスメント型のｎチャネルＭＯＳＦＥＴ５１とデプレッション型のｎチャネルＭＯＳＦＥＴ６１が形成されている。５３、６３はいずれもｐ^- ウェル３４の表面層に形成されたｎ⁺ ドレイン領域であり、その表面に接触してドレイン電極６０、７０が設けられている。５６、６６はｎ⁺ ソース領域であり、その表面に接触してソース電極５７、６７が設けられている。６４は、しきい電圧制御のためのｎチャネルドープ領域である。５８、６８は多結晶シリコンのゲート電極層である。デプレッション型のｎチャネルＭＯＳＦＥＴ６１のドレイン電極７０は、この内部制御回路の電源端子（図１５のＶDDおよび制御入力端子Ｇ）に接続されている。エンハンスメント型ＭＯＳＦＥＴ５１は、ゲート電極５８への正電圧印加によって、ゲート電極５８直下のｎ⁺ ソース領域５６、ｎ⁺ ドレイン領域５３間のチャネル領域５７に反転チャネルが誘起され、ソース電極５９、ドレイン電極６０間が導通する。デプレッション型ＭＯＳＦＥＴ６１では、ゲート電極６８への負電圧印加によって、ゲート電極６８直下のｎ⁺ ソース領域６６、ｎ⁺ ドレイン領域６３間のｎ^- デプレッション領域６４すなわちチャネル領域６７が空乏化し、ソース電極６９、ドレイン電極７０間が遮断される。

実験に使用したウェハは、比抵抗０．０１Ω・ｃｍ、厚さ５００μm のｐ⁺ コレクタ層２１上にｎ⁺ バッファ層２２として、比抵抗０．４Ω・ｃｍ、厚さ３０μm のｎ型層をエピタキシャル成長し、その上に、ｎ^- ドリフト層２３として、比抵抗２５Ω・ｃｍ、厚さ４０μｍのｎ型層を積層したウェハを用いた。その後のプロセスは、従来のＩＧＢＴにマスクを変える等の多少の変化を加えるだけで製造できる。ｐベース領域２４、ｐ^- ウェル３４、ｐ⁺ ウェル２５、ｐ⁺ 分離ウェル３５、ｐ⁺ 引出しウェル４５およびツェナーダイオードのｐ領域等は、ホウ素イオンのイオン注入および熱拡散により形成し、ｎ⁺ ソース領域２６、５６、６６、ｎ⁺ ドレイン領域５３、６３およびツェナーダイオードのｎ領域は、砒素イオンまたは燐イオンのイオン注入および熱拡散により形成した。ｐベース領域２４、ｎ⁺ ソース領域２６の端は、ゲート電極層２８をマスクの一部として、位置ぎめされて形成され、それぞれの横方向拡散により、間隔が決められている。ソース電極２９、５９、６９、ドレイン電極６０、７０、引出し電極４９およびゲート電極３２等は、Ａｌ合金のスパッタリングとその後のフォトリソグラフィにより形成し、ドレイン電極３０は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積して形成している。

各部の寸法例としては、ｐ⁺ ウェル２５、ｐ⁺ 分離ウェル３５、ｐ⁺ 引出しウェル４５の拡散深さは６μｍ、ｐベース領域２４とｐ^- ウェル３４の拡散深さは約２μｍ、ｎ⁺ ソース領域２６、５６、６６、ｎ⁺ ドレイン領域５３、６３の拡散深さは０．４μｍである。ゲート絶縁膜２７の厚さは２５ｎｍ、多結晶シリコンのゲート電極層２８の厚さは１μｍ、ソース電極２９の厚さは約３μｍである。ツェナーダイオード４０はツェナー電圧が約７Ｖのツェナーダイオードである。
［実験１］
ツェナーダイオード４０が、ゲート電極層２８と同じ減圧ＣＶＤ法による多結晶シリコン層を利用したもの（Ｚ_p ）であるインテリジェントＩＧＢＴにおいて、ツェナーダイオード４０の接合長を変える実験をおこなった。実験の過程で、ツェナーダイオード４０は、必ずしも単一のツェナーダイオードである必要は無く、複数のツェナーダイオードを並列に接続しても良く、その接合長の合計値が重要であることがわかった。種々検討の結果、図５（ａ）、（ｂ）に示す様な構造とした。図５（ａ）はツェナーダイオード部の部分平面図、同図（ｂ）はＢ−Ｂ線に沿った断面図である。図５（ａ）において、細線は多結晶シリコン層とそのｐｎ接合、点線は、絶縁膜に開けられた窓の位置、太線はツェナーダイオードのカソード電極４４とアノード電極４３を示している。ｐｎｐｎと交互に導電型の変わる多結晶シリコン層上を絶縁膜で覆い、接触孔を開けた後、櫛形の電極を形成した。多結晶シリコン層の厚さは、１μｍ、幅は０．１〜０．５ｍｍである。各ｐアノード領域４１、ｎカソード領域４２の幅は約１５μｍである。

図６は、サージ電圧耐量の接合長依存性を示す図であり、横軸は、ツェナーダイオード４０の接合長ｗ、たて軸はサージ試験電圧Ｖ_CCである。
○、●は、それぞれ室温（２５℃）と高温（１５０℃）で破壊しなかった最高電圧を示している。
試験の結果は、接合長が長い程サージ電圧耐量が増すことを示している。従って、十分なサージ電圧耐量を実現するためには、この線より長い接合長とすることが必要である。例えば、サージ電圧耐量を通常実用的な１５０Ｖ以上とするためには、接合長は１０ｍｍ以上とすることが望ましいことがわかる。但し、むやみに長くしても無駄なので、実用的には１００ｍｍ以下、好ましくは７０ｍｍ以下とするのが良い。
［実験２］
上の実験の過程で、もう一つの課題である図１７に示した寄生サイリスタのラッチアップが、主ＩＧＢＴ部と、内部制御回路のＭＯＳＦＥＴとの間の距離等に大きく影響されることを見いだした。これは、主ＩＧＢＴ部がオンしていた時のキャリア（正孔）が、ｐ^- ウェル３４に入って横方向に拡散し、電位差を生じて寄生サイリスタをラッチアップさせるものと考えられる。

そこで、主ＩＧＢＴ部２０からの拡散電流を評価するため、主ＩＧＢＴ部２０のチャネル領域３７から距離ｘを離したＩＧＢＴセルを設けた半導体装置を試作し、そのセルに流れる電流を測定した。
図１８は、拡散電流の距離ｘ依存性を示す特性図であり、横軸は主ＩＧＢＴ部２０のチャネル領域３７からの距離ｘ、たて軸は拡散電流である。拡散電流はセルの大きさの他、主ＩＧＢＴの電流にも依存するので、任意スケールとしてある。
距離ｘが大きい程、拡散電流は減少している。すなわち、主ＩＧＢＴ部２０と、内部制御回路のＭＯＳＦＥＴ５１、６１との間の距離、具体的には主ＩＧＢＴ部２０のチャネル領域３７からＭＯＳＦＥＴ５１、６１のチャネル領域５７、６７までの距離は遠い程、ラッチアップ防止に効果があることになる。しかし、その減少の度合いは一様ではなく、２００μｍまでは急速に減少し、その後緩やかになっている。従って、内部制御回路のＭＯＳＦＥＴを隔離する距離としては２００μｍ以上とするのが良いことがわかる。

距離ｘをむやみに大きくすると、半導体基板の利用効率を低下させることになるので、実際的な上限値としては３ｍｍ程度であろう。
以後、主ＩＧＢＴ部２０と、内部制御回路のＭＯＳＦＥＴ５１、６１との間の距離ｘの設計値としては５００μｍとした。
［実験３］
寄生サイリスタのラッチアップはｐ^- ウェル３４の不純物量にも依存する。上の結果から主ＩＧＢＴ部と、内部制御回路のＭＯＳＦＥＴとの間の距離ｘを５００μｍと決め、ラッチアップ電流の評価のため、次のようなＭＯＳ半導体装置を試作した。ｐ^- ウェル３４の不純物量を変え、ＭＯＳＦＥＴのｎ⁺ ソース領域５６に電極を設け、その電極に抵抗を直列に接続して、誘導負荷の電流遮断の際に流れる電流を測定した。直列接続した抵抗のため、実際にはラッチアップしていないが、この方法でほぼラッチアップ電流が評価できると考えられる。図１９は、その電流のｐ^- ウェル３４の不純物量依存性を示す特性図であり、横軸は、ｐ^- ウェル３４形成のためのほう素イオンの注入量、すなわちｐ^- ウェル３４の不純物量、右たて軸はラッチアップ電流である。この場合もラッチアップ電流は任意スケールとしてある。

ｐ^- ウェル３４の不純物量が少ないと、ラッチアップ電流は大きく、不純物量が多くなる程減少している。すなわち、ｐ^- ウェル３４の不純物量は多い程、ラッチアップ防止に効果があることになる。しかし、その減少の度合いは一様ではなく、１×１０¹³ｃｍ^-2までは急速に減少し、その後緩やかになっている。従って、ｐ^- ウェル３４の不純物量としては１×１０¹³ｃｍ^-2以上とするのが良いことがわかる。これは、ｐ^- ウェル３４の不純物量を大きくすると、ｎ^- ドリフト層２３、ｐ^- ウェル３４、ｎ⁺ ソース領域５６からなるｎｐｎトランジスタのベース抵抗が減少するため、そのトランジスタがオンしにくくなるためである。
図１９には、内部制御回路のＭＯＳＦＥＴのしきい電圧のｐ^- ウェル３４の不純物量依存性をも示した。左縦軸は、内部制御回路のＭＯＳＦＥＴのしきい電圧である。パラメータとして、ゲート酸化膜の厚さを取った。

ゲート酸化膜の厚さを３０ｎｍとしたとき、ｐ^- ウェル３４の不純物量１×１０¹³ｃｍ^-2では、しきい電圧は１．５Ｖであるが、１×１０¹⁴ｃｍ^-2では、４Ｖ以上となっている。内部制御回路のＭＯＳＦＥＴは、５Ｖ電源のマイコンの出力レベルで駆動したいので、このしきい電圧が４Ｖ以上になると、実際上駆動は困難になる。ゲート酸化膜の厚さを２５ｎｍとすると、多少しきい電圧が低下しているが同じ傾向であり、しきい電圧が４Ｖ以下になるようにするためには、ｐ^- ウェル３４の不純物量を１．３×１０¹⁴ｃｍ^-2以下としなければならないことがわかる。
上記二つの因子から、ｐ^- ウェル３４の不純物量としては１×１０¹³〜１．３×１０¹⁴ｃｍ^-2とすべきである。
以後、ｐ^- ウェル３４の不純物量の設計値としては２×１０¹³ｃｍ^-2とした。

［実験４］
更に、ターンオフ時の図１７に示した寄生サイリスタのラッチアップが、図４における引出し電極４９と内部制御回路のＭＯＳＦＥＴ５１、６１との間の距離ｙに大きく影響されることを見いだした。この場合も距離ｙを短くすると、ｎ^- ドリフト層２３、ｐ^- ウェル３４、ｎ⁺ ソース領域５６からなるｎｐｎトランジスタのベース抵抗が減少することに相当し、ＭＯＳＦＥＴ５１、６１直下でのｐ^- ウェル３４内の電位差が減少するため、そのトランジスタがオンしにくくなるのである。
引出し電極４９からの距離ｙ（具体的にはｎ⁺ ソース領域５６、６６、ｎ⁺ ドレイン領域５３、６３までの距離）を変えたＭＯＳＦＥＴ５１、６１をもつ半導体装置を試作して実験したところ、距離ｙが１００μｍを越えるものでラッチアップ破壊に到るものがあった。８０μｍ以下では、破壊しなかった。下限値としては、距離ｙを０μｍとしたもの、すなわち、ＭＯＳＦＥＴ５１のソース電極５９をｐ^- ウェル３４にも接触させた場合にも問題なかった。

従って、引出し電極４９からの距離ｙとしては、１００μｍ以下とすべきことになる。
以後、引出し電極４９と内部制御回路のＭＯＳＦＥＴ５１、６１との間の距離ｙの設計値としては３０μｍとした。
〔実施例１〕
これまでの実験の結果に基づき、多結晶シリコンのツェナーダイオードの接合長を、４０ｍｍと大きくし、実験２〜４の成果を盛り込んだインテリジェントＩＧＢＴを試作した。
このインテリジェントＩＧＢＴは、電源電圧を±３００Ｖとしたサージ電圧試験に耐え、十分実用できるものであった。
特に、図１（ｂ）に示したようにツェナーダイオード５をインテリジェントＩＧＢＴのソースパッド７ａと、ゲートパッド８の間に配置することにより、ツェナーダイオードのアノード電極、カソード電極がそれぞれソースパッド、ゲートパッドと一体化でき、配線の引回しを不要にした。これにより、内部制御回路へノイズが誘起されることが無く、動作が安定した。

［実験５］
次に、ツェナーダイオードがｎドリフト層の表面層に形成したもの（Ｚ_l ）であるインテリジェントＩＧＢＴを試作し、この場合についても、ツェナーダイオード４０ａの接合長を変える実験をおこなった。図７（ａ）はツェナーダイオード部の部分平面図、同図（ｂ）はＣ−Ｃ線に沿った断面図である。図７（ａ）において、細線はツェナーダイオードの拡散領域、点線は、絶縁膜に開けられた窓の位置、太線はツェナーダイオードのカソード電極４４とアノード電極４３を示している。ｎドリフト層の表面層にほう素のイオン注入および熱処理によりｐアノード領域４１を形成し、その内部にひ素の選択的なイオン注入および熱処理により短冊型のｎカソード領域４２を形成した。ｐアノード領域４１、ｎ⁺ カソード領域４２のドーズ量、拡散深さは、それぞれ２×１０¹⁵ｃｍ^-2、５×１０¹⁵ｃｍ^-2、６μｍ、０．５μｍである。更に、櫛形のアノード電極４３、カソード電極４４を設けてツェナー電圧が約４Ｖのツェナーダイオードとした。

この場合も、ツェナーダイオード４０ａは、必ずしも単一のツェナーダイオードである必要は無く、複数のツェナーダイオードを並列に接続しても良く、その接合長が重要である。
図６のサージ電圧耐量の接合長依存性を示す図に、その結果を点線で示した。
△、▲はそれぞれ、室温（２５℃）と高温（１５０℃）で破壊しなかった最高電圧を示している。
試験の結果では、接合長が長い程サージ電圧耐量が増すことを示している。従って、十分なサージ電圧耐量を実現するためには、この線より長い接合長とすることが必要である。例えば、サージ電圧耐量を１５０Ｖ以上の耐量とするためには、接合長は１．０ｍｍ以上とすることが望ましいことがわかる。実用的には１０ｍｍ以下、好ましくは５ｍｍ以下とするのがよい。

半導体基板内にツェナーダイオードを形成すると、実施例１の多結晶シリコン層を利用したツェナーダイオードより、接合長はほぼ１０分の１で済む。これは、半導体基板が単結晶であり結晶性が良いこと、および熱放散がよいことによると考えられる。
［実施例２］
上記の実験結果に基づき、基板内に形成するツェナーダイオードの接合長を、３ｍｍと大きくし、この例でも実験２〜４の成果を盛り込んだインテリジェントＩＧＢＴを試作した。ツェナーダイオードの面積はほぼ実施例１の約８分の１に縮小したにもかかわらず、このインテリジェントＩＧＢＴは、電源電圧を±３００Ｖとしたサージ電圧試験に耐え、十分実用できるものであった。またツェナーダイオードを狭くできた分だけセル部を広くすることができた。

この場合も、図のようにツェナーダイオードをインテリジェントＩＧＢＴのソースパッドと、ゲートパッドの間に配置することにより、ツェナーダイオードのアノード電極、カソード電極がそれぞれソースパッド、ゲートパッドと一体化でき、配線の引回しを不要にした。これにより、内部制御回路へのノイズの誘起等も無く、動作が安定した。
［実施例３］
ツェナーダイオードを半導体基板に形成すると、確かにツェナーダイオードの面積を大幅に縮小することができる。しかし、ＩＧＢＴのように、ｎドリフト層、ｐ⁺ ドレイン層が下方にあると、ツェナーダイオードのｐアノード領域、ｎ⁺ カソード領域と併せて、四層になるため、寄生サイリスタを生じてラッチアップする問題がおきる。
この対策を考えた。図１（ａ）は本発明実施例３のＭＯＳ型半導体素子のツェナーダイオード部の等価回路図である。

Ｇ−Ｓ間に、多結晶シリコン層からなるツェナーダイオードＺ_1pを接続し、それと並列に、半導体基板に形成したツェナーダイオードＺ_2lと多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr を接続している。出力段ＩＧＢＴ４のゲートｇとドレインＤ間の逆直列ツェナーダイオードは省略して記載している。
ここで、半導体基板に形成したツェナーダイオードＺ_2lの降伏電圧と多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr の順方向電圧の和は、多結晶シリコン層からなるツェナーダイオードＺ_1pの降伏電圧と同じかまたは、小さいことが重要である。例えば、実施例３では、ツェナーダイオードＺ_1pの降伏電圧は７Ｖであり、ツェナーダイオードＺ_2lの降伏電圧は約４Ｖである。そのようにすれば、ゲートＧにサージ電圧が印加されたとき、そのサージ電流は、ダイオードＺ_2lとＺ_3pr の方に流れる。従って保護用ツェナーダイオードとしては、実施例２と同様に多結晶シリコンのツェナーダイオードより面積が少なくて、大きなサージ電圧に耐えることになる。

しかも、半導体基板に形成したツェナーダイオードＺ_2lと直列に、多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr を接続しているため、ツェナーダイオード部に寄生サイリスタを生じてラッチアップする問題が生じない。
ソースＳ側が正の過電圧に対しては、多結晶シリコン層からなるツェナーダイオードＺ_1pによりバイパスさせることができる。
図１（ｂ）は本発明実施例３のＭＯＳ型半導体素子の平面図である。７はＩＧＢＴのソース電極、８はゲート電極、９は内部制御回路、５はツェナーダイオードである。ツェナーダイオード５の面積が、図３に比べ、約３分の１になっている。
図２（ａ）は、図１（ｂ）の実施例３のＭＯＳ型半導体素子のツェナーダイオード５部分の拡大図である。ツェナーダイオード５の約半分を占める多結晶シリコンのツェナーダイオードＺ_1pと約４分の１の半導体基板に形成したツェナーダイオードＺ_2l、約４分の１の多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr が見られる。各ツェナーダイオードの接合長は、Ｚ_1pが４ｍｍ、Ｚ_2l、Ｚ_3pr がそれぞれ３ｍｍである。図２（ｂ）は図２（ａ）の各ツェナーダイオードＺ_1p、Ｚ_2l、Ｚ_3pr の電極の接続構成図である。

各ツェナーダイオードはいずれも櫛型の電極をもち、ツェナーダイオードＺ_1pのカソード電極Ｋ₁ とＺ_3pr のアノード電極Ａ₃ 、Ｚ_1pのアノード電極Ａ₁ とＺ_2lのアノード電極Ａ₂ 、Ｚ_2lのカソード電極Ｋ₂ とＺ_3pr のカソード電極Ｋ₃ とが接続されている。
この例でも、ツェナーダイオードをインテリジェントＩＧＢＴのソースパッドと、ゲートパッドの間に配置することにより、ツェナーダイオードのアノード電極、カソード電極がそれぞれソースパッド、ゲートパッドと一体化でき、配線の引回しを不要にした。これにより、演算回路へのノイズの誘起等も無く、動作が安定し、十分なダイナミック特性をもつＩＧＢＴが得られた。
［実施例４］
図８は本発明実施例４のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図である。

Ｇ−Ｓ間に、多結晶シリコン層からなるツェナーダイオードＺ_1pを接続して保護している。ツェナーダイオードＺ_1pは、実施例１と同様に接合長を１０ｍｍ以上とするのがよい。更にＧ−Ｓ間に抵抗Ｒ₁ とツェナーダイオードＺ_5pが接続されており、そのＲ₁ とツェナーダイオードＺ_5pとの間からＩＧＢＴの内部制御回路の電源端子ＶDDに接続されている。出力段ＩＧＢＴ４のゲートｇとドレインＤ間の逆直列ツェナーダイオードは省略して記載している。
ツェナーダイオードＺ_5pの降伏電圧はツェナーダイオードＺ_1pのそれと同じかより小さいものとする。本実施例においては、ツェナーダイオードＺ_1p、Ｚ_5pの降伏電圧はいずれも７Ｖ、抵抗Ｒ₁ は１５０Ωとした。
このようにすれば、Ｇ−Ｓ間にＧが正のサージ電圧が印加されたとき、ツェナーダイオードＺ_1pの降伏電圧でクランプされる。そのクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担うことになる。インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェナーダイオードＺ_5pの降伏電圧が印加されることになり、ツェナーダイオードＺ_1pの降伏電圧より抵抗Ｒ₁ の電圧降下分だけ低減されることになる。

ツェナーダイオードＺ_5pの降伏電圧がツェナーダイオードＺ_1pのそれと同じ場合でも、動作抵抗によりツェナーダイオードＺ_1pでクランプされる電圧は、ツェナーダイオードＺ_5pの降伏電圧よりかなり大きい。内部制御回路の電源端子ＶDDへの印加電圧は、抵抗Ｒ₁ の電圧降下分が差し引かれてほぼツェナーダイオードＺ_5pの降伏電圧となるので、かなり低減されることになる。このようにして、サージ電圧に対する耐量を大きくするとともにその内部制御回路への影響を抑えることができる。
また、Ｇ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、ツェナーダイオードＺ_1pの順方向電圧でクランプされる。そのクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担うことになる。インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェナーダイオードＺ_1pの順方向電圧より抵抗Ｒ₁ の電圧降下分だけ小さい、ツェナーダイオードＺ_5pの順方向電圧が印加されることになる。

先に述べたようにＧ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、内部制御回路の寄生サイリスタでラッチアップ破壊が起きやすいが、この実施例４のインテリジェントＩＧＢＴでは、抵抗Ｒ₁ の電圧降下分だけ低減されて電源端子ＶDDに印加されるので、そのようなラッチアップ破壊が抑制される。
特に、ツェナーダイオードＺ_5pおよび抵抗Ｒ₁ を多結晶シリコン層で形成すれば、ツェナーダイオードを半導体基板に形成した場合に起きるツェナーダイオード部での寄生サイリスタの問題を回避することができて動作が確実になる。
［実施例５］
図９は本発明実施例５のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図であり、図８の実施例４の改良例である。

Ｇ−Ｓ間に、多結晶シリコン層からなるツェナーダイオードＺ_1pを接続し、それと並列に、半導体基板に形成したツェナーダイオードＺ_2lと多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr を接続しているのは実施例３と同じであるが、更にＧ−Ｓ間に抵抗Ｒ₁ とツェナーダイオードＺ_5pが接続されており、そのＲ₁ とツェナーダイオードＺ_5pとの間の点から内部制御回路の電源端子ＶDDに接続されている。ツェナーダイオードＺ_5pの降伏電圧はツェナーダイオードＺ_2lの降伏電圧とＺ_3pr の順方向電圧との和より小さいものとする。ツェナーダイオードＺ_2lは、実施例２と同様に接合長を１ｍｍ以上とするのがよい。
このようにすれば、Ｇ−Ｓ間にＧ側が正のサージ電圧が印加されたとき、半導体基板に形成したツェナーダイオードＺ_2lの降伏電圧と多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr の順方向電圧の和でクランプされるが、そのクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担うことになる。インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDには、ツェナーダイオードＺ_5pの降伏電圧が印加されることになり、抵抗Ｒ₁ の電圧降下分だけ低減されることになる。

また、Ｇ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、実施例４と同じであり、インテリジェントＩＧＢＴの内部制御回路へは、ツェナーダイオードＺ_1pの順方向電圧より、抵抗Ｒ₁ の電圧降下分だけ小さいツェナーダイオードＺ_5pの順方向電圧が印加されることになる。
この実施例５のインテリジェントＩＧＢＴでも、抵抗Ｒ₁ の電圧降下分だけ低減された電圧が内部制御回路の電源端子ＶDDに印加されるので、内部制御回路部での寄生サイリスタのラッチアップ破壊が抑制される。
特に、ツェナーダイオードＺ_5pおよび抵抗Ｒ₁ を多結晶シリコン層で形成すれば、先に問題としたようなツェナーダイオード部での寄生サイリスタの問題を回避できる。
［実施例６］
図１０は本発明実施例６のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図であり、図８の実施例４の別の改良例である。

図８の実施例４に加えて、ＩＧＢＴの制御入力側に抵抗Ｒ₂ と、ツェナーダイオードＺ_6pとが接続されている。ツェナーダイオードＺ_6pの降伏電圧はツェナーダイオードＺ_5pのそれと同じかより小さいものとする。
このようにすれば、Ｇ−Ｓ間にＧ側が正のサージ電圧が印加されたとき、多結晶シリコン層からなるツェナーダイオードＺ_1pの降伏電圧でクランプされたクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担い、更にツェナーダイオードＺ_5pの降伏電圧を抵抗Ｒ₂ とツェナーダイオードＺ_6pとで担うことになる。インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェナーダイオードＺ_6pの降伏電圧が印加されることになり、実施例４のものより更に抵抗Ｒ₂ の電圧降下分だけ低減される。
また、Ｇ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、ツェナーダイオードＺ_5pの順方向電圧は、ツェナーダイオードＺ_1pの順方向電圧より抵抗Ｒ₁ の電圧降下分だけ小さくなり、更にツェナーダイオードＺ_6pの順方向電圧は、ツェナーダイオードＺ_5pの順方向電圧より抵抗Ｒ₂ の電圧降下分だけ小さくなる。そして、インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェナーダイオードＺ_6pの順方向電圧が印加されることになる。例えば、Ｚ_1pの順方向電圧が２Ｖのとき、Ｚ_5pの順方向電圧は１Ｖ、Ｚ_6pの順方向電圧は０．６Ｖとなる。従って、この実施例６のインテリジェントＩＧＢＴでは、実施例４の場合より更に抵抗Ｒ₂ の分担分だけ低減された電圧となるので、内部制御回路部の寄生サイリスタのラッチアップが抑制される。

このようにして、サージ電圧の内部制御回路への影響を前二例に比べ一層抑えることができる。
ツェナーダイオードＺ_5p、Ｚ_6pおよび抵抗Ｒ₁ 、Ｒ₂ を多結晶シリコン層で形成すれば、ツェナーダイオード部での寄生サイリスタの問題を回避できることは、前の例と同様である。
更にこの手法は、ツェナーダイオードＺ_7p、Ｚ_8p、・・・、抵抗Ｒ₃ 、Ｒ₄ 、・・・と多段に拡張できるであろうことは容易に理解される。
［実施例７］
図１１は本発明実施例７のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図であり、図９の実施例５について、実施例６と同様の改良をおこなった例である。

図９の実施例５に加えて、ＩＧＢＴの制御入力側に抵抗Ｒ₂ と、ツェナーダイオードＺ_6pとが接続されている。ツェナーダイオードＺ_6pの降伏電圧はツェナーダイオードＺ_5pのそれと同じかより小さいものとする。
このようにすれば実施例５と同じく、保護用のツェナーダイオードの面積を低減でき、しかもその部分での寄生サイリスタのラッチアップの問題も回避出来るだけでなく、更に、実施例６と同様の作用も得られる。
すなわち、Ｇ−Ｓ間にＧ側が正のサージ電圧が印加されたとき、半導体基板に形成したツェナーダイオードＺ_2lと多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr の順方向電圧の和でクランプされたクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担い、更にツェナーダイオードＺ_5pの降伏電圧を抵抗Ｒ₂ とツェナーダイオードＺ_6pとで担うことになる。すなわち、インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェナーダイオードＺ_6pの降伏電圧が印加されることになり、抵抗Ｒ₂ の電圧降下分だけ低減されることになる。

また、Ｇ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、実施例６と同じであり、ツェナーダイオードＺ_1pの順方向電圧より、抵抗Ｒ₁ の電圧降下分と抵抗Ｒ₂ の電圧降下分だけ小さいツェナーダイオードＺ_6pの順方向電圧が、インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDに印加されることになり、一層低減されるので、内部制御回路部の寄生サイリスタのラッチアップ破壊が抑制される。
このようにして、サージ電圧の内部制御回路への影響を一層抑えることができる。
特に、ツェナーダイオードＺ_5p、Ｚ_6pおよび抵抗Ｒ₁ 、Ｒ₂ を多結晶シリコン層で形成すれば、先に問題としたようなツェナーダイオード部での寄生サイリスタの問題を回避できる。
［実施例８］
図１２は本発明実施例８のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図である。

Ｇ−Ｓ間に、多結晶シリコン層からなるツェナーダイオードＺ_1pを接続して保護している。ツェナーダイオードＺ_1pは、実施例１と同様に接合長を１０ｍｍ以上とするのがよい。更にＩＧＢＴの内部制御回路の電源端子ＶDD側に、ツェナーダイオードＺ_1pとは逆極性の多結晶シリコン層からなるツェナーダイオードＺ_4pr が接続されている。出力段ＩＧＢＴ４のゲートｇとドレインＤ間の逆直列ツェナーダイオードは省略して記載している。
このようにすれば、Ｇ−Ｓ間にＳが正のサージ電圧が印加されたとき、ツェナーダイオードＺ_1pの順方向電圧でクランプされる。内部制御回路にもそのクランプ電圧が印加されるが、ツェナーダイオードＺ_4pr の降伏電圧が十分大きいものであれば、ツェナーダイオードＺ_4pr がその電圧を担い、図１７に示したような内部制御回路内の寄生サイリスタのラッチアップが防止される。

特に、ツェナーダイオードＺ_4pr を多結晶シリコン層で形成すれば、ツェナーダイオードを半導体基板に形成した場合に起きるツェナーダイオード部での寄生サイリスタの問題を回避することができて動作が確実になる。
［実施例９］
図１３は本発明実施例９のＭＯＳ型半導体素子の保護ツェナーダイオード部の等価回路図であり、図１１の実施例７の改良例である。
Ｇ−Ｓ間に、多結晶シリコン層からなるツェナーダイオードＺ_1pを接続し、それと並列に、半導体基板に形成したツェナーダイオードＺ_2lと多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr を接続しており、更にＧ−Ｓ間に抵抗Ｒ₁ とツェナーダイオードＺ_5pが接続されており、ツェナーダイオードＺ_5pと並列に抵抗Ｒ₂ と、ツェナーダイオードＺ_6pとが接続されている。Ｒ₁ とツェナーダイオードＺ_5pとの間の点から内部制御回路の電源端子ＶDDに接続されているのは実施例７と同じであるが、更にＩＧＢＴの内部制御回路の電源端子ＶDD側に、ツェナーダイオードＺ_1pとは逆極性の多結晶シリコン層からなるツェナーダイオードＺ_4pr が接続されている。出力段ＩＧＢＴ４のゲートｇとドレインＤ間の逆直列ツェナーダイオードは省略して記載している。

ツェナーダイオードＺ_5pの降伏電圧はツェナーダイオードＺ_2lの降伏電圧とＺ_3pr の順方向電圧との和より小さいものとする。ツェナーダイオードＺ_2lは、実施例２と同様に接合長を１ｍｍ以上とするのがよい。ツェナーダイオードＺ_6pの降伏電圧はツェナーダイオードＺ_5pのそれと同じかより小さいものとする。
このようにすれば実施例７と同じく、Ｇ−Ｓ間にＧ側が正のサージ電圧が印加されたとき、半導体基板に形成したツェナーダイオードＺ_2lの降伏電圧と多結晶シリコン層からなる逆向きのツェナーダイオードＺ_3pr の順方向電圧の和でクランプされるが、そのクランプ電圧を抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担い、ツェナーダイオードＺ_5pの降伏電圧を抵抗Ｒ₂ とツェナーダイオードＺ_6pとで担うことになる。インテリジェントＩＧＢＴの内部制御回路の電源端子ＶDDには、ツェナーダイオードＺ_6pの降伏電圧が印加されることになり、抵抗、Ｒ₁ 、Ｒ₂ の電圧降下分だけ低減されることになる。保護用のツェナーダイオードの面積を低減でき、しかもその部分での寄生サイリスタのラッチアップの問題も回避出来ることも勿論である。更に、実施例８と同様の作用も得られる。

すなわち、Ｇ−Ｓ間にＳ側が正のサージ電圧が印加されたときは、ツェナーダイオードＺ_1pの順方向電圧が、抵抗Ｒ₁ とツェナーダイオードＺ_5pとで担われ、ツェナーダイオードＺ_5pの順方向電圧が、抵抗Ｒ₂ とツェナーダイオードＺ_6pとで担われ、インテリジェントＩＧＢＴの内部制御回路へは、ツェナーダイオードＺ_6pの順方向電圧が印加される。従ってツェナーダイオードＺ_1pの順方向電圧より既にかなり低い電圧となっているが、更に、内部制御回路の電源端子ＶDD側に、ツェナーダイオードＺ_1pとは逆極性の多結晶シリコン層からなるツェナーダイオードＺ_4pr が接続されているため、ツェナーダイオードＺ_4pr がその電圧を担い、図１７に示したような内部制御回路部での寄生サイリスタのラッチアップが、より確実に防止される。
特に、ツェナーダイオードＺ_4pr を多結晶シリコン層で形成すれば、ツェナーダイオードを半導体基板に形成した場合に起きるツェナーダイオード部での寄生サイリスタの問題を回避することができて動作が確実になる。

実施例２ないし実施例６のＭＯＳ型半導体素子に同様の改良を加えた例も容易に考えられる。
以上、インテリジェントＩＧＢＴの例を実施例としたが、必ずしもセンス部をもつインテリジェント半導体装置に限らず、通常のＭＯＳＦＥＴ、ＩＧＢＴ等についても本発明は適用される。

（ａ）は本発明実施例３のインテリジェントＩＧＢＴの等価回路図、（ｂ）はその平面図 （ａ）は本発明実施例３のインテリジェントＩＧＢＴのツェナーダイオード部の拡大図、（ｂ）はツェナーダイオード部の電極構成図 本発明実施例１のインテリジェントＩＧＢＴの平面図 本発明実施例１のインテリジェントＩＧＢＴの部分断面図 （ａ）は本発明実施例１のインテリジェントＩＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＢ−Ｂ線に沿った断面図 サージ電圧耐量の接合長依存性を示す特性図 （ａ）は本発明実施例２のインテリジェントＩＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＣ−Ｃ線に沿った断面図 本発明実施例４のインテリジェントＩＧＢＴの等価回路図 本発明実施例５のインテリジェントＩＧＢＴの等価回路図 本発明実施例６のインテリジェントＩＧＢＴの等価回路図 本発明実施例７のインテリジェントＩＧＢＴの等価回路図 本発明実施例８のインテリジェントＩＧＢＴの等価回路図 本発明実施例９のインテリジェントＩＧＢＴの等価回路図 従来の保護用ツェナーダイオードを持つＭＯＳＦＥＴの等価回路図 試作したインテリジェントＩＧＢＴの等価回路図 （ａ）はサージ電圧試験回路図、（ｂ）はサージ電圧試験波形図 試作したインテリジェントＩＧＢＴの内部制御回路部の断面図 拡散電流の距離ｘ依存性を示す特性図 ラッチアップ電流および内部等制御回路のＭＯＳＦＥＴのしきい電圧のｐ^- ウェルの不純物量依存性を示す特性図

符号の説明

２ ＭＯＳ型半導体素子
３ 逆直列ツェナーダイオード
４ 出力段ＩＧＢＴ
５ ツェナーダイオード
６ 抵抗
７ ソース電極
７ａ ソースパッド
８ ゲート電極パッド
９ 内部制御回路
２０ 主ＩＧＢＴ部
２１ ｐ⁺ ドレイン層
２２ ｎ⁺ バッファ層
２３ ｎドリフト層
２４ ｐベース領域
２５ ｐ⁺ ウェル
２６ ｎ⁺ ソース領域
２７ ゲート酸化膜
２８ ゲート電極層
２９ ソース電極
３０ ドレイン電極
３１ 絶縁膜
３２ ゲート電極
３３ フィールド酸化膜
３４ ｐ^- ウェル
３５ ｐ⁺ 分離ウェル
３７、５７、６７ チャネル領域
４０、４０ａ ツェナーダイオード
４１ ｐアノード領域
４２ ｎ⁺ カソード領域
４３ アノード電極
４４ カソード電極
４５ ｐ⁺ 引出しウェル
４９ 引出し電極
５１ エンハンスメント型ｎチャネルＭＯＳＦＥＴ
５３、６３ ｎ⁺ ドレイン領域
５６、６６ ｎ⁺ ソース領域
５８、６８ ゲート電極層
５９、６９ ソース電極
６０、７０ ドレイン電極
６１ デプレッション型ｎチャネルＭＯＳＦＥＴ
６４ ｎチャネルドープ領域
７１ ラッチアップ
Ｃ コンデンサ
Ｄ ドレイン（コレクタ）
ＤＵＴ 試験素子
ｇ 出力段ＩＧＢＴのゲート
Ｇ ゲート
ｓ１、ｓ２ スイッチ
Ｓ ソース（エミッタ）
Ｒ₁ 、Ｒ₂ 、Ｒａ、Ｒｂ 抵抗
Ｖ_CC 電源
ＶDD 内部制御回路の電源端子
Ｚ_1p、Ｚ_2l、Ｚ_3pr 、Ｚ_4pr 、Ｚ_5p、Ｚ_6p ツェナーダイオード

Claims (3)

1. 第1導電型の半導体基板の表面側に金属−酸化膜−半導体（ＭＯＳ）構造の制御部をもち、該半導体基板の裏面側に第２導電型のドレイン層をもつ縦型の主ＩＧＢＴ部と、該主ＩＧＢＴ部の二つの出力端それぞれに接続された出力端子（Ｄ、Ｓ）と、主ＩＧＢＴ部の制御入力端に過電流、温度をセンシングしてその信号を制御入力端にフィードバックする内部制御回路を介して接続される制御入力端子（Ｇ）とを有するＭＯＳ型半導体装置において、前記半導体基板の表面層であって前記主ＩＧＢＴ部の周縁部から形成された不純物量が１×１０ ¹³ 〜１×１０ ¹⁴ ｃｍ ^-2 である第２導電型の領域を備え、内部制御回路が前記第２導電型の領域内に集積された金属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ横型のＭＯＳ型半導体素子を有し、前記主ＩＧＢＴ部と前記横型のＭＯＳ型半導体素子との間の前記第２導電型の領域に該領域より高不純物濃度で深い第２導電型の分離ウェルを前記主ＩＧＢＴ部の周縁部に延びる主ＩＧＢＴ部のソース電極とゲート電極層の下に備え、前記主ＩＧＢＴ部のチャネル領域と前記横型のＭＯＳ型半導体素子のチャネル領域との間の距離を２００μｍ以上とすることを特徴とするＭＯＳ型半導体装置。
2. 前記主ＩＧＢＴ部と前記横型のＭＯＳ型半導体素子との間の前記第２導電型の領域の表面に接触し一方の出力端子（Ｓ）に接続される引出し電極と、前記横型のＭＯＳ型半導体素子のチャネル領域との間の距離を１００μｍ以内とすることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
3. 前記引出し電極の下方に前記第２導電型の領域より高不純物濃度で深い第２導電型の引出しウェルを備えることを特徴とする請求項２に記載のＭＯＳ型半導体装置。

Images