JPS58186959A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58186959A JPS58186959A JP6998282A JP6998282A JPS58186959A JP S58186959 A JPS58186959 A JP S58186959A JP 6998282 A JP6998282 A JP 6998282A JP 6998282 A JP6998282 A JP 6998282A JP S58186959 A JPS58186959 A JP S58186959A
- Authority
- JP
- Japan
- Prior art keywords
- region
- diode
- current
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000015556 catabolic process Effects 0.000 claims abstract description 8
- 230000002265 prevention Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 230000003685 thermal hair damage Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置、特に半導体集積回路内に使用さ
れる静電破壊防止用ダイオードの改良に関したものであ
）、例えばバイポーラトランジスタとＭＯＳ ）ランジ
スタが混在するよりな一導電型半導体基板上に他４Ｍの
低濃度不純物層を形成してこれに素子領域を設けた半導
体集積回路に対して％特に有効な静電破壊防止構成に関
する。
れる静電破壊防止用ダイオードの改良に関したものであ
）、例えばバイポーラトランジスタとＭＯＳ ）ランジ
スタが混在するよりな一導電型半導体基板上に他４Ｍの
低濃度不純物層を形成してこれに素子領域を設けた半導
体集積回路に対して％特に有効な静電破壊防止構成に関
する。
従来、この桶の半導体集積回路内に使用される靜電破馴
防止用ダイオードは、−導電型の半導体基板上に他の導
電型の低濃度不純物層を形成し、更にその低濃度不純物
層にこれと同導電型の高濃緻不純物領域ｔ−設け、そこ
に電極を形成して半導体基板と低濃度不純物層とでダイ
オードを構成している。更に、内Ｓ素子へは、高＃１度
不純物領域の拡散配ａｔたは電極部からのアルミニウム
等の導体配線等で行っておシ、この電極部−基板間に印
加された静電パルスを低濃度不純物層と基板とで形成さ
れるダイオードによって吸収して内部回路の破ＪＩＩＩ
を防げていた。
防止用ダイオードは、−導電型の半導体基板上に他の導
電型の低濃度不純物層を形成し、更にその低濃度不純物
層にこれと同導電型の高濃緻不純物領域ｔ−設け、そこ
に電極を形成して半導体基板と低濃度不純物層とでダイ
オードを構成している。更に、内Ｓ素子へは、高＃１度
不純物領域の拡散配ａｔたは電極部からのアルミニウム
等の導体配線等で行っておシ、この電極部−基板間に印
加された静電パルスを低濃度不純物層と基板とで形成さ
れるダイオードによって吸収して内部回路の破ＪＩＩＩ
を防げていた。
ところが、このダイオードが順バイアスされる徐な静電
パルスが印加された場合、高ａｍ！度不純物惧域に設け
られた電極部のコーナーエッチや基板との接合部コーナ
エッヂで電流の束中による熱発生が生じ、この為に不純
物領域が溶解あるいは接合破Ｓ等を生じた。
パルスが印加された場合、高ａｍ！度不純物惧域に設け
られた電極部のコーナーエッチや基板との接合部コーナ
エッヂで電流の束中による熱発生が生じ、この為に不純
物領域が溶解あるいは接合破Ｓ等を生じた。
本発明の目的は静電パルスによる電ｆＩ１．集中を避け
、熱破壊を生ずる事なく、更に内部回路の保噛能力をも
向上させた静電破壊防止対策を有する半導体装１１１提
供する事にある。
、熱破壊を生ずる事なく、更に内部回路の保噛能力をも
向上させた静電破壊防止対策を有する半導体装１１１提
供する事にある。
この様な目的を達成するために、本発明による半導体装
置は、低濃度不純物領域中に基板と同じ導電型のｌｌ１
ｌ、線間不純物抵抗領域を形成し、この上にも高濃度不
純物領域と同じ電＆を設け、これによってダイオードと
トランジスタを並用する様に構成したものであり、以下
に図面を用いて本発明を鮮細に説明する。
置は、低濃度不純物領域中に基板と同じ導電型のｌｌ１
ｌ、線間不純物抵抗領域を形成し、この上にも高濃度不
純物領域と同じ電＆を設け、これによってダイオードと
トランジスタを並用する様に構成したものであり、以下
に図面を用いて本発明を鮮細に説明する。
第１図は従来の静電破壊防止対策を有する半導体装［を
示すものであって、図面（→がその等価回路図を１同図
（ｂ）がその構造断面図をそれぞれ示す。
示すものであって、図面（→がその等価回路図を１同図
（ｂ）がその構造断面図をそれぞれ示す。
すなわち、集積回路化された半導体装置５０は、入力端
子２０．接地端子２１および電源端子２２を少なくとも
Ｍする。端子２２−２１間に内Ｓ回路３０のための動作
電圧が供給され、端子２０へは内部回路３０へ供給され
る入力信号が印加される。ダイオードＤｌが端子２０−
２１間に接続され、このダイオードＤ１により端子２０
−２１間に印加される静電気を吸収して内部回路３０の
静電破壊を防止している。このダイオードＤ１は同図中
）で示される構造によシ形成される。すなわち、Ｐ型基
板８上にＮ−型エピタキシャル層１１を形成し、Ｐ＋型
絶縁層２によってこの層１１は複数の島領域に分離され
る。一つの島領域４にはＮ＋型領領域５設けられる。エ
ピタキシャル層１１の表面には５ｉＵ２等の絶縁層１が
設けられ、所定の開孔が施されて例えばアルミニウム電
極が設けられる。絶縁領域３に設けられた電極３は、島
領域ｔ−電気的に分離するためのもので、接地端子２１
へ接続される。基板８と島領域４とによるＰＮ接合でｉ
１図のダイオードＤｌ￥ｒ構成するため Ｎ＋＋域５に
電極６が設けられ、この電極６は入力端子２０へ接続さ
れると共に、内部回路３０内の抵抗比の一端子に接続さ
れる。抵抗Ｒは他の島領域４′に形成されたＰ＋型領域
７によ多構成される。
子２０．接地端子２１および電源端子２２を少なくとも
Ｍする。端子２２−２１間に内Ｓ回路３０のための動作
電圧が供給され、端子２０へは内部回路３０へ供給され
る入力信号が印加される。ダイオードＤｌが端子２０−
２１間に接続され、このダイオードＤ１により端子２０
−２１間に印加される静電気を吸収して内部回路３０の
静電破壊を防止している。このダイオードＤ１は同図中
）で示される構造によシ形成される。すなわち、Ｐ型基
板８上にＮ−型エピタキシャル層１１を形成し、Ｐ＋型
絶縁層２によってこの層１１は複数の島領域に分離され
る。一つの島領域４にはＮ＋型領領域５設けられる。エ
ピタキシャル層１１の表面には５ｉＵ２等の絶縁層１が
設けられ、所定の開孔が施されて例えばアルミニウム電
極が設けられる。絶縁領域３に設けられた電極３は、島
領域ｔ−電気的に分離するためのもので、接地端子２１
へ接続される。基板８と島領域４とによるＰＮ接合でｉ
１図のダイオードＤｌ￥ｒ構成するため Ｎ＋＋域５に
電極６が設けられ、この電極６は入力端子２０へ接続さ
れると共に、内部回路３０内の抵抗比の一端子に接続さ
れる。抵抗Ｒは他の島領域４′に形成されたＰ＋型領域
７によ多構成される。
しかしながら、かかる構成では、ダイオードＤ１ｔ−鵬
バイアスするような極性の静電気が印加されると、すな
わち端子２０をプラスに、端子２１をマイナスにする静
電気が印加されると、電極６の領域５との接続角部ある
いは島領域４の南部で電流集中がおこシ、領域５が溶解
したシ、領域６と基板８との接合が破壊することがある
。
バイアスするような極性の静電気が印加されると、すな
わち端子２０をプラスに、端子２１をマイナスにする静
電気が印加されると、電極６の領域５との接続角部ある
いは島領域４の南部で電流集中がおこシ、領域５が溶解
したシ、領域６と基板８との接合が破壊することがある
。
第２図は、本発明の一実施例を示すもので、同図（Ｊｌ
）はその等価回路図を、同図中）はその構造断面図をそ
れぞれ示す、第２図においては、端子２０−２１間に第
１図のダイオ°−ドＤｔと同じ構成のダイオードＤ雪が
接続されておシ、さらにＰＮＰ）ランジスタＴ３が設け
られ、このトランジスタＴｒのコレクタは端子２０へ、
エミッタは端子２１へ、そしてベースは抵抗Ｒ１を介し
て端子２０へそれぞれ接続され、端子２０は抵抗Ｒｘｆ
介して内部３０へ接続されている。
）はその等価回路図を、同図中）はその構造断面図をそ
れぞれ示す、第２図においては、端子２０−２１間に第
１図のダイオ°−ドＤｔと同じ構成のダイオードＤ雪が
接続されておシ、さらにＰＮＰ）ランジスタＴ３が設け
られ、このトランジスタＴｒのコレクタは端子２０へ、
エミッタは端子２１へ、そしてベースは抵抗Ｒ１を介し
て端子２０へそれぞれ接続され、端子２０は抵抗Ｒｘｆ
介して内部３０へ接続されている。
かかる回路構成は第２図（ｂ）によｐ実現される。
すなわち、島領域４にはＮ 領域５のほかにＰ＋型領域
９が設けられている。Ｐｉｉｊ域９上の絶縁膜１には２
ケ所に開孔が設けられ、Ｎ 領域５と接触するｗＬ他６
は一方の開孔を通してＰ 領域９と接続される。Ｐ 領
域９上の他方の開孔から電惚１０が取９出され、領域７
へ接続されている。
９が設けられている。Ｐｉｉｊ域９上の絶縁膜１には２
ケ所に開孔が設けられ、Ｎ 領域５と接触するｗＬ他６
は一方の開孔を通してＰ 領域９と接続される。Ｐ 領
域９上の他方の開孔から電惚１０が取９出され、領域７
へ接続されている。
よって、へ−島領域４と基板８又は領域２とでダイ′オ
ードＤ２が構成され、Ｐ 領域９ｔ−コレクタ。
ードＤ２が構成され、Ｐ 領域９ｔ−コレクタ。
Ｎ−島領域４ｔペースそして基板８ｔ−エミッタとする
トランジスタＴｒが構成され、領域９で抵抗ル１が構成
され、そして島領域４で抵抗ル８が構成される。
トランジスタＴｒが構成され、領域９で抵抗ル１が構成
され、そして島領域４で抵抗ル８が構成される。
第２図に示された半導体装置に於いて、今、端子２０が
負電位、端子２１が正電位となるような静電パルスが印
加されると、まずダイオードＤ２に順方向電流■が流れ
る。これによってＮ−島領域４の電位は、端子２０−２
１間に加わる電位の中間電位にもちあがる。そこで、ト
ランシタＴｒが舵動状愈になり、電流工Ｔ１に流す、こ
の時、ダ（＃−）”Ｄ１４Ｃ＆れる１ｍは”Ｔ／ｈＦＫ
（ｈＦＥはトランジスタＴｒの電流増幅率）に低下
し、ダイオードＤ雪への電流東中を防げる。一方、トラ
ンジスタＴｒのコレクタ、すなわちＰ＋領域９では、ト
ランジスタ動作であるため、Ｎ Ｉ７に領域４との接
合面の広範囲に渡ってキャリア注入が生じ、熱波ｍｔ−
生ずる拳はない、更に、内部回路Ｃに対しても％Ｐ 領
域９が抵抗として動く為、アル１ニウム電他配線１０に
加わる電圧は従来品よりも低下し、内部素子の保鏝能力
が高まる０本発明による効果は、同一のＮ−島領域４０
面積を有する従来品と本発明による半導体集積回路とに
於いて、本発明によれば約１００■の静電破壊耐圧向上
を示した事で実肚されている。
負電位、端子２１が正電位となるような静電パルスが印
加されると、まずダイオードＤ２に順方向電流■が流れ
る。これによってＮ−島領域４の電位は、端子２０−２
１間に加わる電位の中間電位にもちあがる。そこで、ト
ランシタＴｒが舵動状愈になり、電流工Ｔ１に流す、こ
の時、ダ（＃−）”Ｄ１４Ｃ＆れる１ｍは”Ｔ／ｈＦＫ
（ｈＦＥはトランジスタＴｒの電流増幅率）に低下
し、ダイオードＤ雪への電流東中を防げる。一方、トラ
ンジスタＴｒのコレクタ、すなわちＰ＋領域９では、ト
ランジスタ動作であるため、Ｎ Ｉ７に領域４との接
合面の広範囲に渡ってキャリア注入が生じ、熱波ｍｔ−
生ずる拳はない、更に、内部回路Ｃに対しても％Ｐ 領
域９が抵抗として動く為、アル１ニウム電他配線１０に
加わる電圧は従来品よりも低下し、内部素子の保鏝能力
が高まる０本発明による効果は、同一のＮ−島領域４０
面積を有する従来品と本発明による半導体集積回路とに
於いて、本発明によれば約１００■の静電破壊耐圧向上
を示した事で実肚されている。
この禄に、本発明による半導体集積回路の静電破壊防止
用トランジスタを用いれば、チップ面積の増大ｔ−まね
かずに、静電破壊耐圧の向上が計られる。特に、バイポ
ーラトランジスタとＭＯＳ）ランジスタが混在する場合
には、工Ｓを増す事なく改善できる。即ち、領域９は領
域７と同時につくられ、領域９上の１孔も他のものと同
時に形成されるからでおる。
用トランジスタを用いれば、チップ面積の増大ｔ−まね
かずに、静電破壊耐圧の向上が計られる。特に、バイポ
ーラトランジスタとＭＯＳ）ランジスタが混在する場合
には、工Ｓを増す事なく改善できる。即ち、領域９は領
域７と同時につくられ、領域９上の１孔も他のものと同
時に形成されるからでおる。
尚、この構造Ｌ１第２図の様な場合の他に端子２０−２
２間に於いて適用した場合、また端子２〇−２１間、２
０−２２間の両方を並用した場合も
２間に於いて適用した場合、また端子２〇−２１間、２
０−２２間の両方を並用した場合も
第１図は従来の静電破壊防止対策を有する半導体装置で
あって、同図（ａ）はその等価による静電破壊防止回路
図、同図（ｂ）はその構造断面図をそれぞれ示し、＃！
２図は本発明の一実施例による半導体＆ｔｔｔ−示すも
ので、同図（ａ）はその等価回路図、同図（ｂ）はその
構造断面図である。 ｌ・・・・・・酸化膜、２・・・・・・Ｐ 型不純物領
域、３・・・１０．アルミニウム電極、４・旧・・Ｎ−
型不純物領域、十 ５・・・・・・Ｎ Ｗ不純物領域、６・・・・・・アル
ミニウム電＋ 極、７・・・・・・Ｐ 型不純物領域、８・・・・・・
Ｐｇ半導体基板、９・・・・・・Ｐ＋型不純物領域、１
０・・・・・・アル１ニウム電他配線、５０・・・・・
・集積回路、３０・・・・・・内部回路、２０．２１．
２２・・・・・・外部端子。 をＺ目 （ａ、 ）
あって、同図（ａ）はその等価による静電破壊防止回路
図、同図（ｂ）はその構造断面図をそれぞれ示し、＃！
２図は本発明の一実施例による半導体＆ｔｔｔ−示すも
ので、同図（ａ）はその等価回路図、同図（ｂ）はその
構造断面図である。 ｌ・・・・・・酸化膜、２・・・・・・Ｐ 型不純物領
域、３・・・１０．アルミニウム電極、４・旧・・Ｎ−
型不純物領域、十 ５・・・・・・Ｎ Ｗ不純物領域、６・・・・・・アル
ミニウム電＋ 極、７・・・・・・Ｐ 型不純物領域、８・・・・・・
Ｐｇ半導体基板、９・・・・・・Ｐ＋型不純物領域、１
０・・・・・・アル１ニウム電他配線、５０・・・・・
・集積回路、３０・・・・・・内部回路、２０．２１．
２２・・・・・・外部端子。 をＺ目 （ａ、 ）
Claims (1)
- 一導電型の第１半導体層と他導電製の第２半導体層との
ＰＮ接合によるダイオードと、前記第１および第２半導
体層ならびに前記第２半導体層内に形成された一導電型
の半導体領域によ〕構成されるトランジスタとを有して
構成された＾常入力に対する破壊防止回路を具備するこ
とｔ特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6998282A JPS58186959A (ja) | 1982-04-26 | 1982-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6998282A JPS58186959A (ja) | 1982-04-26 | 1982-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186959A true JPS58186959A (ja) | 1983-11-01 |
Family
ID=13418374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6998282A Pending JPS58186959A (ja) | 1982-04-26 | 1982-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186959A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122164A (ja) * | 1985-07-31 | 1987-06-03 | Nec Corp | 入力保護回路 |
| JPH01235266A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 半導体集積回路装置 |
| US6847059B2 (en) | 2000-10-18 | 2005-01-25 | Yamaha Corporation | Semiconductor input protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242386A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Semiconducteor device |
| JPS55113358A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-04-26 JP JP6998282A patent/JPS58186959A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242386A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Semiconducteor device |
| JPS55113358A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122164A (ja) * | 1985-07-31 | 1987-06-03 | Nec Corp | 入力保護回路 |
| JPH01235266A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 半導体集積回路装置 |
| US6847059B2 (en) | 2000-10-18 | 2005-01-25 | Yamaha Corporation | Semiconductor input protection circuit |
| US7075123B2 (en) | 2000-10-18 | 2006-07-11 | Yamaha Corporation | Semiconductor input protection circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5682047A (en) | Input-output (I/O) structure with capacitively triggered thyristor for electrostatic discharge (ESD) protection | |
| US6919603B2 (en) | Efficient protection structure for reverse pin-to-pin electrostatic discharge | |
| JPH06177330A (ja) | 半導体装置 | |
| JPS6358380B2 (ja) | ||
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| US4543593A (en) | Semiconductor protective device | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| KR100194496B1 (ko) | 반도체 장치 | |
| JP2834485B2 (ja) | バイポーラ・トランジスタ | |
| KR970004452B1 (ko) | 정전보호회로 | |
| KR100206675B1 (ko) | 반도체 집적 회로 장치 | |
| US6320229B1 (en) | Semiconductor device | |
| JPS58186959A (ja) | 半導体装置 | |
| JP3158534B2 (ja) | 半導体集積回路 | |
| JPS6348192B2 (ja) | ||
| JPS6211787B2 (ja) | ||
| JP3211871B2 (ja) | 入出力保護回路 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| JP2596312B2 (ja) | 半導体装置 | |
| KR100192469B1 (ko) | 이에스디 보호회로 | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JPH0629466A (ja) | 半導体集積回路 | |
| KR0152155B1 (ko) | 반도체 집적 회로 | |
| JPH06151716A (ja) | 半導体集積回路装置 |