KR100208632B1 - 반도체 집적 회로 및 그 제조 방법 - Google Patents
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Abstract
2단 에피택셜 구조에 의해, 포화 전압이 작은 종형 PNP 트랜지스터와, 기판으로의 누설 전류가 적은 대전류용의 다이오드 소자를 효율적으로 집적화한다. 기판(25) 표면에 N+ 매립층(26)을 형성한다. 기판(25) 상에 제1 및 제2 에피택셜층(44, 45)을 형성한다. 제1 에피택셜층(44) 표면에 형성하는 종형 PNP 트랜지스터(23)의 콜렉터 매립층(31)에서 애노드 매립층(37)을, 콜렉터 도출 영역(32)에서 애노드 도출 영역(38)을, 베이스 컨택트 영역(35)에서 캐소드 컨택트 영역(39)을 각각 형성하고, 주위를 N+ 도출 영역(41) 및 N+ 매립층(26)으로 둘러싼다.
Description
본 발명은, 바이폴라 집적 회로의 출력 트랜지스터 보호용의 스파크 킬러 다이오드(spark killer diode)를 내장한 반도체 집적 회로에 관한 것이다.
2상 또는 3상 모터 구동기용 등의 바이폴라 집적 회로에서는, 그 1상분으로서 도 6에 도시한 바와 같이, 2개의 NPN 트랜지스터(1, 2)를 이용하여 한쪽의 트랜지스터(1)의 에미터와 다른 쪽 트랜지스터(2)의 콜렉터와의 접속점에서 출력 단자(3)를 추출한 회로가 많이 사용되어 있다. 2개의 트랜지스터(1, 2) 중 한쪽이 온하고 다른 쪽이 오프함으로써, 출력 단자(3)에 접속된 모터(도시하지 않음)를 정방향 또는 역방향으로 회전시키는 전류를 흐르게 하는 것이다.
모터와 같은 유도성 부하의 경우, 모터의 회전/정지에 따른 정/역방향의 기전력이 발생한다. 종래는, IC화된 트랜지스터(2)의 콜렉터·에미터 간에 다이오드(4)를 접속하고, 상기 역방향 기전력에 의해 출력 단자(3)가 GND 전위보다 낮게 또는 VCC 전위보다 높아졌을 때에 다이오드(4)가 온함으로써 상기 기전력을 고정 전위로 하여, 출력 트랜지스터(2)와 IC 내부를 보호하고 있었다. 특히 다이오드(4)에 수 A만큼의 대전류를 흘릴 경우는, 다이오드(4)로서 개별부품의 쇼트키 배리어 다이오드를 이용하여 구성하고 있었다.
그런데, 사용자측에서 보면, 기기의 부품 점수를 감소시키기 위해 다이오드(4)도 IC화하고 싶은 것은 당연한 요구이다.
바이폴라 IC에서 다이오드를 구성하는 경우, 많게는 NPN 트랜지스터의 PN 접합을 이용하여 형성하는 것이 통상이다(예를 들면, 특원평 7-14302호). 도 7을 참조하면, NPN 트랜지스터(5)는, P 기판(6) 상의 N형 에피택셜층을 분리하여 형성한 섬(island) 영역(7)을 콜렉터로 하고, 표면에 P형의 베이스 영역(8)과 N+ 에미터 영역(9)을 형성하여 구성된다. 참조 번호(10)는 콜렉터 컨택트 영역, 참조 번호(11)는 N+ 매립층, 참조 번호(12)는 P+ 분리 영역이다. 다이오드(13)는, NPN 트랜지스터(5)의 베이스·콜렉터 접합을 이용한다. 즉 섬 영역(7)을 캐소드로 하고, 베이스 확산으로 형성한 영역을 애노드 영역(14)으로 하는 것이다. 이 경우 에미터는 이용하지 않는다. 그 외에 다이오드를 형성하는 예로서, NPN 트랜지스터(5)의 에미터·베이스 접합을 이용하는 예, 섬 영역(7)과 기판(6)과의 PN 접합을 이용하는 예가 있지만, 전자는 내압이 수 V 밖에 되지 않아 앞의 용도에는 적합하지 않고, 후자는 애노드가 접지 전위에 고정되고, 또한 기판(6)에 온 동작시의 대전류를 흘리므로, 기생 효과 방지의 점에서 바람직하지 않다.
그러나, 도 7의 구성에서도 상기 애노드 영역(14)과 섬 영역(7)과의 접합 면적을 증대시킴으로써 수 A만큼의 전류 용량을 확보할 수는 있지만, 섬 영역(7)으로부터 기판(6)으로의 누설 전류 i의 존재는 무시할 수 없게 된다. 예를 들면 다이오드(13)에 1A의 전류를 흘리면, 기판(6)으로의 누설 전류 i가 수십 mA가 되어, 이것이 기판(6)의 전위를 상승시켜 다른 소자를 오동작시키기도 하고, 최악의 경우는 래치업(latch up)에 빠져 IC의 파괴라는 사태를 초래하게 된다.
본 발명은 상기한 종래의 결점을 감안하여 이루어진 것으로, 다이오드를 구성하기 위해서 2단 에피택셜 구조의 종형 PNP 트랜지스터를 이용하는 것이며, 종형 PNP 트랜지스터의 콜렉터 매립층, 콜렉터 도출 영역, 및 에미터 영역을 애노드로 하고, 종형 PNP 트랜지스터의 베이스를 캐소드로 하고, 또한 콜렉터 매립층과 콜렉터 도출 영역의 주위를 N+ 매립층과 N+ 도출 영역으로 둘러싸고, N+ 매립층과 N+ 도출 영역에 애노드와 동일 전위 또는 애노드보다 높은 전위를 제공하고, 애노드와 기판과의 사이를 N+ 형의 고 농도층으로 분리함으로써, 애노드로부터 기판으로의 누설 전류를 대폭 저감하는 것이다.
도 1은 본 발명을 설명하기 위한 단면도.
도 2A 및 도 2B는 본 발명을 설명하기 위한 단면도.
도 3A 및 도 3B는 본 발명의 제조 방법을 설명하는 단면도.
도 4A 및 도 4B는 본 발명의 제조 방법을 설명하는 단면도.
도 5A 및 도 5B는 본 발명의 제조 방법을 설명하는 단면도.
도 6은 종래예를 설명하는 회로도.
도 7은 종래예를 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
22 : NPN 트랜지스터 25 : P형 실리콘 반도체 기판
37 : 애노드 매립층 51 : 기생 트랜지스터
이하에서 본 발명의 제1 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 의해, 제1, 제2 및 제3 섬 영역(21a, 21b, 21c)에 각각 NPN 트랜지스터(22), 종형 PNP 트랜지스터(23), 및 다이오드(24)를 집적화한 바이폴라 IC를 도시한 단면도이다.
도 1에 있어서, 참조 번호(25)는 P형의 실리콘 반도체 기판, 참조 번호(26)는 N+형의 매립층, 참조 번호(27a, 27b)는 P+ 분리 영역, 참조 번호(28)는 NPN 트랜지스터(22)의 P형 베이스 영역, 참조 번호(29)는 NPN 트랜지스터(22)의 N+형 에미터 영역, 참조 번호(30a, 30b)는 NPN 트랜지스터(22)의 N+형 콜렉터 저 저항 영역, 참조 번호(31)는 종형 PNP 트랜지스터(23)의 P+ 콜렉터 매립층, 참조 번호(32)는 P+ 콜렉터 도출 영역, 참조 번호(33)는 N형의 웰 영역, 참조 번호(34)는 P+형의 에미터 영역, 참조 번호(35)는 N+ 베이스 컨택트 영역, 참조 번호(36a, 36b)는 종형 PNP 트랜지스터의 N+ 도출 영역, 참조 번호(37)는 P+ 애노드 매립층, 참조 번호(38)는 P+ 애노드 도출 영역, 참조 번호(39)는 N+ 캐소드 컨택트 영역, 참조 번호(41a, 41b)는 다이오드(24)의 N+ 도출 영역, 참조 번호(42)는 산화막, 참조 번호(43)는 산화막(42)에 설치한 컨택트 홀을 통해 각 확산 영역에 컨택트하는 알루미늄 전극, 참조 번호(44, 45)는 N형의 제1 및 제2 에피택셜층이다.
제1, 제2, 제3 섬 영역(21a, 21b, 21c)은, 기판(25) 상에 형성한 제1 및 제2 에피택셜층(44, 45)을 P+ 분리 영역(27a, 27b)으로 접합 분리함으로써 형성되어 있다. NPN 트랜지스터(22)의 콜렉터 저 저항 영역(30a, 30b)은, 제1 섬 영역(21a)의 표면으로부터 N+ 매립층(26)에 도달하고, NPN 트랜지스터(22)의 콜렉터 직렬 저항을 감소시키는 기능을 갖는다. 따라서, 이 트랜지스터는 고 내압, 대전류형으로, 도 6의 회로 용도에 적합하다.
종형 PNP 트랜지스터(23)는, 제1 및 제2 에피택셜층(44, 45)의 사이에 매립되고 N+ 매립층(26)에 도달하는 P+ 콜렉터 매립층(31)이 콜렉터가 되고, 콜렉터 매립층(31)에 도달하는 콜렉터 도출 영역(32)으로 둘러싸인 N형 영역을 베이스로 한다. 이 예에서는 N웰 영역(33)을 설치하여, 전계 가속에 의한 고 hfe화와 베이스 폭 감소에 의한 고 ft화, 및 고 내압화(VCE0)를 꾀하고 있다. 콜렉터 도출 영역(32)의 외측에는 N+ 도출 영역(36a, 36b)을 설치하여 이것을 둘러싸고, 도시하지 않은 전극에 의해 전원 전위 VCC 또는 에미터 영역(34)의 전위를 인가하고 있다. 이것은 콜렉터 도출 영역(32)을 에미터, 섬 영역(21b)을 베이스, 분리 영역(27a, 27b)을 콜렉터로 하는 기생 PNP 트랜지스터의 발생을 억제하기 위함이며, 이 종형 PNP 트랜지스터를 상기 대전력 NPN 트랜지스터와 상보쌍으로 할 수 있는 대전력형의 PNP 트랜지스터로 할 수 있다.
다이오드(24)의 구조는, 기본적으로 종형 PNP 트랜지스터(23)와 동일하다. 즉, 제1 및 제2 에피택셜층(44, 45)의 사이에 N+ 매립층(26)에 도달하도록 형성한 P+ 애노드 매립층(37), 섬 영역(21c) 표면으로부터 애노드 매립층(37)에 도달하는 P+ 애노드 도출 영역(38)으로 둘러싸인 섬 영역(21c)의 N형층(46)을 캐소드로서 PN 접합 다이오드가 구성된다.
또한, 애노드 도출 영역(38)으로 둘러싸인 N형층(46)에 도시하지 않은 P형의 애노드 영역을 형성하고, 상기 애노드 영역과 애노드 도출 영역(38)을 전극으로 단락하여, PN 접합 면적을 증대한 구성이어도 좋다. 이것을 PNP 트랜지스터로 말하면, 에미터·콜렉터간을 단락하여 형성한 다이오드가 된다. 단, 상기 둘러싸인 N형층(46)에는 N웰 영역(33)을 형성하지 않는다. 이것은 고농도 접합이 됨에 따른 PN 접합의 역방향 누설 전류가 증대하는 것을 방지하기 위한 것이다.
또한 종형 PNP 트랜지스터(23)와 같이, 애노드 매립층(37)과 애노드 도출 영역(38)을 둘러싸도록 섬 영역(21c) 표면에서 매립층(26)에 도달하는 N+형의 도출 영역(41)이 설치되고, 전극(43)에 의하여 전원 Vcc와 같은, 애노드 영역(38)과 동일 전위 또는 애노드 영역(38)보다 높은 전위가 제공된다.
NPN 트랜지스터(22)는 도 6에 도시한 출력 트랜지스터(1), 다이오드(24)는 도 6의 다이오드(4)로서 구성된다. 결선은 상기 알루미늄 전극 배선(43)에 의해 행해진다.
도 2를 참조하면, 도 1의 다이오드 부분의 확대 단면도를 도 2B에, 도 7의 다이오드 부분의 확대 단면도를 도 2A에 도시한다. 도 2A에 있어서, 다이오드의 온 전류 i의 기판으로의 누설 전류는, 애노드 영역(14)을 에미터, 섬 영역(7)을 베이스, 분리 영역(12)을 콜렉터로 하는 기생 PNP 트랜지스터(50)의 전류 증폭율에 의존하지만, 전류 i가 흐르는 것은 기생 PNP 트랜지스터(50)의 베이스·에미터 접합이 온인 것을 의미하므로, 기생 PNP 트랜지스터(50)는 반드시 온 상태가 되어, 기판(6)으로의 누설 전류를 멈추게 하는 것은 불가능하다.
이에 대해 도 2B의 구성에서는, 애노드 도출 영역(38)으로부터 N형층(46) 및 애노드 매립층(37)으로부터 N형층(46)으로 온 전류 i가 흐르고, 이 때 기판(25)으로의 누설 전류는, N형층(46)을 에미터, 애노드 매립층(37)을 베이스, N+ 매립층(26)을 콜렉터로 하는 기생 NPN 트랜지스터(51)와, 애노드 매립층(37)을 에미터, N+ 매립층(26)을 베이스, 기판(25)을 콜렉터로 하는 기생 PNP 트랜지스터(52)와의 동작에 의존한다.
본 발명에서는, N+ 매립층(26)이 기판(25) 표면으로부터의 확산에 의해, P+ 애노드 매립층(37)이 제1 에피택셜층(44) 표면으로부터의 확산에 의해 형성되어 있으므로, N+ 매립층(26)의 불순물 농도 중 가장 높은 부분이 P+ 애노드 매립층(37)에 침식되지 않고, 또한 P+ 애노드 매립층(37)의 불순물 농도 중 가장 높은 부분이 N+ 매립층(26)에 침식되는 일도 없다. 또한, P+ 애노드 매립층(37)이 제1 에피택셜층(44) 표면으로부터 확산되어 있으므로, 애노드 매립층(37)의 종 방향의 두께를 크게 할 수 있다. 따라서, 기생 NPN 트랜지스터(51)에서는 베이스가 되는 애노드 매립층(37)의 불순물 농도와 두께(베이스 폭)가 크게 되므로, 그 전류 증폭율을 작게 할 수 있다. 기생 PNP 트랜지스터(52)에서는, N+ 매립층(26)의 불순물 농도가 크게 되므로, 그 전류 증폭율을 작게 할 수 있고, 또한 N+ 매립층(26)에 도출 영역(41)을 통해 애노드 매립층(37)과 동 전위 또는 그보다 높은 전위를 제공하므로, 기생 PNP 트랜지스터(52)의 베이스·에미터 접합을 오프시키고 있다. 또한, 애노드 매립층(37)의 비저항이 작으므로, 전위의 상승도 적다. 따라서, 기생 PNP 트랜지스터(52)는 용이하게는 온할 수 없고, 그 전류 증폭율도 작다. 이와 같이, 기판(25)으로의 누설 전류에 관계하는 기생 트랜지스터(51)의 전류 증폭율을 작게 하고, 기생 PNP 트랜지스터(52)가 용이하게는 온할 수 없도록 한 전위 관계로 구성을 하고, 기생 PNP 트랜지스터(52)의 전류 증폭율도 작게 하였으므로, 기판(25)으로 누설되는 다이오드의 전류를 거의 전무하게 할 수 있는 것이다.
또한, 종형 PNP 트랜지스터(23)에 있어서는, 콜렉터 매립층(31)의 비저항이 작은 것은, 트랜지스터의 포화 전압을 작게 할 수 있다는 것을 의미한다.
도 3 이후는 상기 구조의 제조 방법을 공정순으로 도시한 단면도이다. 이하에서 도면을 참조하면서 제조 방법을 상세히 설명하기로 한다.
우선 도 3A를 참조하면, 기판이 되는 P형의 단결정 실리콘 반도체 기판(25)을 준비한다. 기판(25)의 표면을 열 산화시켜 산화막을 형성하고, 상기 산화막 상에 레지스트를 도포, 노광, 현상하여 상기 레지스트 패턴을 마스크로 하여 상기 산화막을 에칭함으로써 산화막 패턴을 형성한다. 상기 레지스트 마스크를 제거한 후, 상기 산화막 패턴을 마스크로 하여 기판(25) 표면에 안티몬 또는 비소를 초기 확산시켜 복수의 N+ 매립층(26)을 형성한다.
도 3B를 참조하면, 확산에 사용한 산화막을 제거한 후 기판(25) 상에 막 두께 5 내지 10 μ의 N형의 제1 에피택셜층(44)을 에피택셜 성장시킨다. 그 제1 에피택셜층(44)의 표면에 붕소를 선택적으로 초기 확산시켜 P+형의 콜렉터 매립층(31), 애노드 매립층(37), 분리 영역(27a)을 형성하고, 계속해서 안티몬 또는 비소를 선택적으로 초기 확산시켜 콜렉터 저 저항 영역(30a), 도출 영역(36a, 41a)을 형성한다.
도 4A를 참조하면, 확산에 사용한 산화막을 제거하여 제1 에피택셜층(44)의 표면을 노출한 후, 전면에 재차 에피택셜 성장법에 의해 막 두께 8 내지 10 μ의 제2 에피택셜층(45)을 형성한다. 계속해서 제2 에피택셜층(45) 표면에 선택적으로 인을 초기 확산시켜 N+ 콜렉터 도출 영역(30b), 종형 PNP 트랜지스터(23)의 N+ 도출 영역(36b), 및 다이오드(24)의 N+ 도출 영역(41b)을 동시에 형성한다.
도 4B를 참조하여, 제2 에피택셜층(45) 표면에 종형 PNP 트랜지스터(23)의 N 웰 영역(33)을 이온 주입에 의해 형성하고, 기판(25) 전체에 약 1100 ℃, 3 내지 4 시간의 열 처리를 가함으로써, N형 웰 영역(33) 이외를 열 확산시킨다.
도 5A를 참조하면, 제2 에피택셜층(45)의 표면으로부터 P+ 분리 영역(27)을 형성하고, 제1 및 제2 에피택셜층(44, 45)을 복수개의 섬 영역(21a, 21b, 21c)으로 분리한다. 동시에 종형 PNP 트랜지스터(23)의 콜렉터 도출 영역(32)과 다이오드(24)의 애노드 도출 영역(38)을 형성한다. N+ 매립층(26)의 불순물 농도의 피크는 기판(25) 표면에 있고, P+ 애노드 매립층(37)의 불순물 농도의 피크는 제1 에피택셜층(44) 표면에 위치한다.
도 5B를 참조하여, 제2 에피택셜층(45)의 표면으로부터 붕소를 확산시킴으로써 NPN 트랜지스터(22)의 P형 베이스 영역(28)을 형성하고, 다시 붕소를 이온 주입하여 P+형의 에미터 영역(34)을 형성하고, 또한 인 또는 비소를 확산시켜 캐소드 컨택트 영역(39), 베이스 컨택트 영역(35), 에미터 영역(29)을 형성한다. 또한, 종형 PNP 트랜지스터(24)의 에미터 형성과 동시에, 다이오드의 N형층(46)의 표면에 애노드 영역(47)을 형성하여 애노드 도출 영역(38)과 단락하여도 좋다.
그 후, 집적 회로의 회로망을 구성하기 위해서 알루미늄 재료에 의한 전극 배선(도시하지 않음)을 형성한다.
이와 같이, 종형 PNP 트랜지스터(23)의 공정을 공용함으로써, 다이오드(24)를 효율적으로 구성할 수 있다.
이상으로 설명한 바와 같이, 본 발명에 의하면 2단 에피택셜 구조에 의해 기생 트랜지스터(51, 52)의 전류 증폭율을 매우 작게 할 수 있으므로, 기판(25)으로의 누설 전류를 대폭으로 저감한 다이오드 소자(24)를 집적화할 수 있는 이점을 갖는다. 누설 전류를 저감시킴으로써, 집적 회로에 있어서의 오동작, 래치업의 방지를 꾀할 수 있다. 따라서 출력 트랜지스터의 스파크 킬러 다이오드도 집적화할 수 있으므로, 전자기기의 소형화, 고 밀도화에 기여할 수 있는 것이다. 또한, 종형 PNP 트랜지스터(23)의 구조를 이용할 수 있으므로, 공정을 복잡하게 하지 않고, 집적화할 수 있는 이점을 갖는다. 이러한 종형 PNP 트랜지스터에 있어서는, 콜렉터 저항을 감소시켜 포화 전압을 작게 할 수 있다.
Claims (4)
- 한 도전형의 반도체 기판과,상기 반도체 기판 상에 형성한 제1 및 제2 반대 도전형의 에피택셜층과,상기 반도체 기판과 상기 제1 에피택셜층의 사이에 형성된 복수의 반대 도전형의 매립층과,상기 제1 및 제2 에피택셜층을, 상기 매립층의 각각을 둘러싸도록 분리함으로써 형성한 적어도 제1, 제2, 및 제3 섬 영역과,상기 제1 섬 영역에 형성한, 한 도전형의 베이스 영역, 및 상기 한 도전형의 베이스 영역의 표면에 형성한 반대 도전형의 에미터 영역과,상기 제1 섬 영역의 표면에서부터 상기 반대 도전형의 매립층에 도달하는 콜렉터 저 저항 영역과,상기 제2 섬 영역의 상기 제1 및 제2 에피택셜층의 사이에 상기 반대 도전형의 매립층에 접하도록 형성된 한 도전형의 콜렉터 매립층과,상기 제2 섬 영역의 표면에서부터 상기 콜렉터 매립층에 도달하는 한 도전형의 콜렉터 도출 영역과,상기 콜렉터 도출 영역으로 둘러싸인 반대 도전형의 베이스 영역과,상기 베이스 영역의 표면에 형성된 한 도전형의 에미터 영역과,상기 제3 섬 영역의 상기 제1 및 제2 에피택셜층의 사이에 상기 반대 도전형의 매립층에 접하도록 형성된 한 도전형의 애노드 매립층과,상기 제3 섬 영역의 표면에서부터 상기 애노드 매립층에 도달하는 한 도전형의 애노드 도출 영역과,상기 애노드 도출 영역으로 둘러싸인 반대 도전형의 영역의 표면에 형성된 반대 도전형의 캐소드 컨택트 영역과,상기 에피택셜층의 표면에서부터 상기 반대 도전형의 매립층에 도달하고, 상기 애노드 매립층을 둘러싸는 반대 도전형의 도출 영역을 구비하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항에 있어서, 상기 캐소드 컨택트 영역이 상기 콜렉터 저 저항 영역에, 상기 애노드 도출 영역이 상기 에미터 영역에 각각 접속되고 또한 상기 콜렉터 저 저항 영역이 출력 단자에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
- 한 도전형의 반도체 기판의 표면에 복수개의 반대 도전형의 매립층을 형성하는 공정과,상기 기판 상에 반대 도전형의 제1 에피택셜층을 형성하는 공정과,상기 제1 에피택셜층의 표면에 한쪽 도전형 트랜지스터의 한 도전형의 콜렉터 매립층과 다이오드 소자의 애노드 매립층을 형성하는 공정과,상기 제1 에피택셜층 상에 반대 도전형의 제2 에피택셜층을 형성하는 공정과,상기 제2 에피택셜층 표면에 다른 쪽 도전형 트랜지스터의 반대 도전형의 콜렉터 저 저항 영역과 상기 다이오드 소자의 반대 도전형의 도출 영역을 형성하는 공정과,상기 제1 및 제2 에피택셜층을 분리하여 적어도 제1, 제2, 및 제3 섬 영역을 형성하는 공정과,상기 제1 섬 영역에 한 도전형의 베이스 영역과 반대 도전형의 에미터 영역을 형성하여 상기 제1 섬 영역을 콜렉터로 하는 다른 쪽 도전형 트랜지스터를 형성하는 공정과,상기 제2 섬 영역의 상기 콜렉터 도출 영역으로 둘러싸인 영역에 한 도전형의 에미터 영역을 형성하고, 상기 콜렉터 도출 영역으로 둘러싸인 영역을 베이스로 하는 한쪽 도전형 트랜지스터를 구성하는 공정과,상기 제3 섬 영역의 애노드 도출 영역으로 둘러싸인 반대 도전형의 영역에 반대 도전형의 캐소드 컨택트 영역을 형성하고, 상기 둘러싸인 영역을 캐소드로 하는 다이오드를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
- 제3항에 있어서, 상기 제2 섬 영역의 에미터 영역의 형성과 상기 제3 섬 영역의 애노드 영역을 동시에 형성하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
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