CN102386121B - 半导体器件和半导体埋层的制造方法 - Google Patents

半导体器件和半导体埋层的制造方法 Download PDF

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Abstract

本发明实施例公开了一种半导体器件和半导体埋层的制造方法，该方法包括：提供基底，所述基底包括第一氧化层；以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；在具有第一埋层区的基底表面上形成第二氧化层；以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区。本发明公开的方法既降低了埋层工艺流程复杂度，减少了工艺成本，又降低了出现晶格缺陷的几率。

Description

半导体器件和半导体埋层的制造方法
技术领域
本发明涉及半导体制造技术，更具体地说，涉及一种半导体器件和半导体埋层的制造方法。
背景技术
半导体埋层技术被广泛的应用于集成电路的制造过程中，特别是对三极管性能要求较高的集成电路工艺，随着集成电路的大规模化和工艺的复杂化，埋层技术的发展，势必会影响集成电路的性能以及制造工艺的发展。
埋层技术主要应用于双极型晶体管的制造过程，可以减少器件的导通电阻，进而减少功耗，降低寄生电容，从而提高器件的工作效率。具体说来，对于双极型器件(即BJT器件)，埋层的存在可以降低集电极的电阻，提高特征频率Ft，同时N型高掺杂埋层的存在可以有效的预防薄外延、低掺杂的集电区外延被反偏电压全部转换为空间势垒区；对于MOS器件，埋层的存在相当于提高了寄生PNP管的基区浓度，能够减少低阻抗通路Latch-up的发生。Latch-up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间，由于寄生的PNP和NPN双极型器件相互影响而产生的低阻抗通路，它的存在会使VDD和GND之间产生大电流。
传统的埋层工艺主要有两种，一是通过光刻工艺对基底进行选择性注入以形成不同杂质类型的埋层，二是采用低压沉积的氮化硅层(即LPSIN层)作为硬掩膜(hard mask)，通过生长较厚的氧化层作为掩膜，进而实现埋层的自对准注入。下面结合附图对两种方法的步骤进行简单介绍。
传统埋层工艺一的工艺流程如图1-图6所示，包括以下步骤：
1、提供基底11，通过热氧化工艺在基底11上形成较厚的氧化层12，通过光刻和腐蚀工艺将需要进行第一埋层注入的区域的氧化层去除，在氧化层12中形成第一埋层区图案，之后除去减反射层13和光刻胶层14(参见图1和图2)；
2、通过热氧化工艺在需要进行第一埋层区注入的基底表面上形成较薄的氧化层15，将氧化层15作为掩壁层，采用离子注入的方式，在基底内形成第一埋层区16(参见图3和图4，图中第一埋层区以N型掺杂为例，下同)；
3、通过光刻和腐蚀工艺将需要进行第二埋层区注入的基底表面上的氧化层去除，重复步骤2的方法，在基底内形成第二埋层区17(参见图5和图6，第二埋层以P型掺杂为例，下同)。
采用该方法制造半导体埋层时，需要进行两次光刻的过程，增加了一道光刻成本，使得整个工艺流程开发周期变长，工艺成本增加。
传统埋层工艺二的工艺流程如图7-图11所示，包括以下步骤：
1、提供基底21，通过热氧化工艺在基底21上形成第一氧化层22，再淀积一层LPSIN层23，通过光刻工艺定义N型掺杂区域，从而在LPSIN层中形成第一埋层区的图案，注入N型掺杂的杂质，即在基底内形成第一埋层区24(参见图7和图8)；
2、以LPSIN层23为掩膜，通过热氧化工艺，在第一埋层区24上形成较厚的第二氧化层25，去除需进行P型掺杂区域的SIN，之后以第二氧化层25为掩膜，注入P型掺杂的杂质，即在基底内形成第二埋层区26(参见图9和图10)。
参见图10和图11，采用该方法制造半导体埋层时，第二氧化层25的厚度一般为去除第一氧化层22和第二氧化层25后的第一埋层区24和第二埋层区26间的厚度差(台阶)一般为
然而，在实际生产过程中，采用传统埋层工艺二制造半导体埋层时，往往会出现晶格缺陷的情况，导致半导体器件电性降低，不能达到设计要求。
发明内容
本发明实施例提供一种半导体器件及其埋层的制造方法，较传统埋层工艺一，降低了埋层工艺流程复杂度，减少了工艺成本，较传统埋层工艺二降低了出现晶格缺陷的几率。
为实现上述目的，本发明实施例提供了如下技术方案：
一种半导体埋层的制造方法，包括：
提供基底，所述基底包括第一氧化层；
以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
在具有第一埋层区的基底表面上形成第二氧化层；
以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区。
优选的，所述掺杂状态包括：掺杂浓度或者杂质种类。
优选的，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。
优选的，该方法还包括：形成第二埋层区后，去除第一氧化层和第二氧化层。
优选的，所述形成第一埋层区的工艺条件为：注入离子为锑，注入能量为40kev，掺杂剂量为1E15cm-3，掺杂浓度为5E16cm-3。
优选的，所述形成第二氧化层采用的工艺为湿氧工艺。
优选的，所述形成第二氧化层的温度为815℃。
优选的，所述第一区域的厚度为所述第二区域的厚度为
本发明实施例还公开了一种半导体器件，包括：
基底，所述基底包括第一氧化层；
位于所述基底表面内的第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
位于所述基底表面内的第二埋层区，所述第二埋层区是以位于所述第一埋层区的基底表面上的第二氧化层为掩膜采用自对准工艺形成的。
优选的，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例的半导体器件及其埋层的制造方法，利用在杂质浓度不同的区域，热氧化速度也不同的原理，使得覆盖于第一埋层区的第二氧化层的厚度大于覆盖于基底其他区域上的第二氧化层的厚度，在进行第二埋层的注入时，注入离子不会穿过第二氧化层，而只能穿过第一氧化层，因此只需以第二氧化层为掩膜即可实现自对准注入，减少了一次光刻过程，进而简化了工艺流程，降低了工艺成本。
本发明实施例利用杂质浓度差异，使形成的第二氧化层在不同区域的厚度不同，而并不采用LPSIN层作为掩膜形成第二氧化层，避免了因LPSIN淀积对基底产生的压应力，减少了第二氧化层形成过程对基底的应力，即降低了因应力原因引入的产生晶格缺陷的因素，进而降低了出现晶格缺陷的几率。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1-图6为传统埋层工艺一的剖面图；
图7-图11为传统埋层工艺二的剖面图；
图12-图16为本发明实施例公开的半导体埋层制造方法的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，采用传统埋层工艺二制造的半导体器件，经常出现晶格缺陷，发明人研究发现，本质原因在于采用LPSIN层为掩膜形成第二氧化层，在该过程中，第二氧化层向四周扩散过程中，周边的介质分为不同的层次，即第一氧化层和LPSIN层，由于LPSIN的存在，使得基底受到LPSIN层对其产生的压应力，同时LPSIN层侧壁的第二氧化层的体积膨胀也会对基底产生应力，第二氧化层越厚，因体积膨胀对基底产生的应力就越大，正是由于应力的存在，导致容易引入产生晶格缺陷的因素，进而导致晶格缺陷的产生。
基于此，本发明提供一种半导体埋层制造方法，包括以下步骤：
提供基底，所述基底包括第一氧化层；
以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
在具有第一埋层区的基底表面上形成第二氧化层；
以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区。
具体的，以三极管的制造方法为例，对本发明所述半导体埋层制造方法进行详细描述。
如图12所示，提供基底31，基底31可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底31的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。本实施例中基底为硅衬底。
所述基底31包括第一氧化层32，本实施例采用热氧化的方式形成第一氧化层32，该第一氧化层的材料包括但不限于氧化硅、碳氧化硅、氮氧化硅中的一种或者至少两种的组合，优选的材料为氧化硅。本实施例中的第一氧化层32是作为形成第一埋层区的掩蔽层而存在的，因此第一氧化层32的厚度可以较薄。
在包括第一氧化层32的基底31表面旋涂光刻胶层，曝光、显影形成第一埋层区的图案33；
如图13所示，以具有第一埋层区图案的光刻胶层为掩膜，在所述基底31表面内形成第一埋层区34，第一埋层区34与基底的其他区域35具有不同的掺杂状态，所述掺杂状态包括：掺杂浓度或者杂质种类。例如，第一埋层区34的掺杂类型可为N型掺杂，也可以为P型掺杂，而除此之外基底的其他区域35的杂质可依据半导体器件的具体应用环境进行选择，也可不掺杂，并且第一埋层区的掺杂浓度可以大于，也可以小于其他区域35的掺杂浓度。
其中，第一埋层区的掺杂工艺可选择熔体掺杂、气相掺杂、中子擅变掺杂、离子注入掺杂和表面涂覆掺杂等，本实施例中采用离子注入掺杂，掺杂类型为N型，掺杂离子可为磷或其他五价元素，本实施例中的掺杂离子为锑。
形成第一埋层区后，去除具有第一埋层区图案的光刻胶层；
参见图14，在具有第一埋层区的基底表面上形成第二氧化层，所述第二氧化层覆盖于第一埋层区上的部分为第一区域36，所述第二氧化层覆盖于基底其他区域上部分为第二区域37。
以上所述的“基底表面内”是指由基底31表面向下延伸的一定深度的区域，该区域属于基底的一部分；所述“基底表面上”是指由基底31表面向上的区域，该区域不属于基底本身。
本实施例中，所述第一区域36和第二区域37对应的基底的掺杂浓度不同，例如，第一区域36的掺杂浓度为5E16cm-3，而第二区域37的掺杂浓度为4E13cm-3，即第一区域36的掺杂浓度大于第二区域37的掺杂浓度。
由于在不同杂质浓度的硅衬底上，热氧化的速度也不同，即在同样的外界条件，同样的时间内，在不同杂质浓度的硅衬底上形成的氧化层的厚度不同，本实施例中表现为第二氧化层的第一区域36的厚度与第二区域37的厚度不同。
由于本实施例中第二氧化层的第一区域36的作用是作为第二次离子注入时的阻挡层，以实现第二次离子注入时的自对准效果，因此，第一区域36的厚度需大于第二区域37的厚度。为了达到这一目的，必须选择合适的第一埋层注入条件、相应的热氧化工艺以及合适的热氧化温度和时间。优选的，本实施例中形成第一埋层区的工艺条件为，注入离子为锑(Sb)，注入能量为40kev，掺杂剂量为1E15cm-3，掺杂浓度为5E16cm-3，此时，本实施例中第二区域的掺杂浓度为4E13cm-3，采用湿氧工艺在815℃的温度环境下进行热氧化。由于第一区域36的掺杂浓度大于第二区域37的掺杂浓度，因此采用上述工艺形成的第二氧化层的第一区域36的厚度大于第二区域37的厚度，本实施例中第一区域36的厚度为第二区域37的厚度为
参见图15，在形成第二氧化层之后，以所述第二氧化层为掩膜在所述基底表面内采用自对准工艺形成第二埋层区38。
具体的，所述第二埋层区38采用离子注入工艺，注入的杂质类型与第一埋层区34的杂质类型相对应，即本实施例中的第二埋层区38的掺杂类型为P型，掺杂离子可为硼或其他三价元素，本实施例中选用硼。
如图16所示，完成P型杂质离子的注入后，即形成第二埋层区38后，去除第一氧化层和第二氧化层。
具体的，采用湿法腐蚀去除第一氧化层和第二氧化层，露出具有第一埋层区和第二埋层区的基底表面。去除氧化层之后的第二埋层区38与第一埋层区34的厚度差异(即第一埋层区与第二埋层区间的台阶)为即第二埋层区38较第一埋层区34厚
本实施例利用在杂质浓度不同的区域，热氧化速度也不同的原理，使得覆盖于第一埋层区的第二氧化层的厚度大于覆盖于基底其他区域上的第二氧化层的厚度，在进行第二埋层区的注入时，注入离子不会穿过第二氧化层，而只能穿过第一氧化层，因此只需以第二氧化层为掩膜即可实现自对准注入，较传统埋层工艺一减少了一次光刻过程，进而简化了工艺流程，降低了工艺成本。
同时，本实施例利用杂质浓度差异，使形成的第二氧化层在不同区域的厚度不同，且第二氧化层扩散过程中，周边的介质相同，即较传统埋层工艺二不同的是，不采用LPSIN层作为掩膜形成第二氧化层，避免了因LPSIN淀积对基底产生的压应力，减少了第二氧化层在体积膨胀过程中对基底的应力，即降低了因应力原因引入的产生晶格缺陷的因素，进而降低了出现晶格缺陷的几率。
采用上述半导体埋层制造方法得出的半导体器件，包括以下结构：
基底，所述基底包括第一氧化层；
位于所述基底表面内的第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
位于所述基底表面内的第二埋层区，所述第二埋层区是以位于所述第一埋层区的基底表面上的第二氧化层为掩膜采用自对准工艺形成的。
其中，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种半导体埋层的制造方法，其特征在于，包括：
提供基底，所述基底包括第一氧化层；
以具有第一埋层区图案的光刻胶层为掩膜，在所述基底表面内形成第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
采用一次湿氧工艺在具有第一埋层区的基底表面上形成具有第一区域和第二区域的第二氧化层，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度；
以所述第二氧化层的第一区域为第一埋层区的阻挡层，在所述基底表面内采用自对准工艺形成第二埋层区。
2.根据权利要求1所述的半导体埋层的制造方法，其特征在于，所述掺杂状态包括：掺杂浓度或者杂质种类。
3.根据权利要求1所述的半导体埋层的制造方法，其特征在于，还包括：形成第二埋层区后，去除第一氧化层和第二氧化层。
4.根据权利要求1所述的半导体埋层的制造方法，其特征在于，所述形成第一埋层区的工艺条件为：注入离子为锑，注入能量为40kev，掺杂剂量为1E15cm-3，掺杂浓度为5E16cm-3。
5.根据权利要求4所述的半导体埋层的制造方法，其特征在于，所述形成第二氧化层的温度为815℃。
6.根据权利要求4-5任一项所述的半导体埋层的制造方法，其特征在于，所述第一区域的厚度为所述第二区域的厚度为
7.一种半导体器件，其特征在于，包括：
基底，所述基底包括第一氧化层；
位于所述基底表面内的第一埋层区，所述第一埋层区与基底的其他区域具有不同的掺杂状态；
位于所述基底表面内的第二埋层区，所述第二埋层区是以位于所述第一埋层区的基底表面上的第二氧化层为掩膜采用自对准工艺形成的；
其中，所述第二氧化层覆盖于第一埋层区上的部分为第一区域，所述第二氧化层覆盖于基底其他区域上的部分为第二区域，所述第一区域的厚度大于第二区域的厚度。
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