CN102915975A - 一种BJT以及BiCMOS的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 138
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 9
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 9
- 230000000295 complement effect Effects 0.000 title claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 77
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000002347 injection Methods 0.000 claims abstract description 14
- 239000007924 injection Substances 0.000 claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 8
- 230000007797 corrosion Effects 0.000 claims abstract description 8
- 238000005260 corrosion Methods 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims description 76
- 150000002500 ions Chemical group 0.000 claims description 47
- 238000002513 implantation Methods 0.000 claims description 33
- 230000008569 process Effects 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 8
- 238000004528 spin coating Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910001439 antimony ion Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 150000002894 organic compounds Chemical class 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 23
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 22
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000006731 degradation reaction Methods 0.000 abstract description 6
- 230000014759 maintenance of location Effects 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Engineering & Computer Science (AREA)
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Abstract
本发明公开了一种BJT以及BiCMOS的制作方法，该BJT具有多晶硅发射极，在制作发射极时，采用两步刻蚀法，第一步干法刻蚀，以二氧化硅为停留层，不至于对单晶硅表面产生破坏；第二步湿法刻蚀，以Alpha型多晶硅为阻挡层，减少了湿法刻蚀中对二氧化硅层的横向腐蚀量，得到了比较好的窗口形态。从而使得发射区在做多晶硅离子注入及扩散时，可以得到比较好的表面浓度，改善了BJT的小电流退化。
Description
技术领域
本发明涉及一种双极结型晶体管和双极-互补金属氧化物半导体混合结构的制作方法，尤其涉及一种具有多晶硅发射极的双极结型晶体管和双极-互补金属氧化物半导体混合结构的制作方法。
背景技术
双极-互补金属氧化物半导体混合结构(bipolar and complementarymetal-oxide-semiconductor；BiCMOS)是由双极型门电路和互补金属-氧化物半导体(CMOS)门电路构成的集成电路。特点是将双极(Bipolar)工艺和CMOS工艺兼容，在同一芯片上以一定的电路形式将双极型电路和CMOS电路集成在一起，兼有高密度、低功耗和高速大驱动能力等特点。但缺点是它的制造工艺也复杂，成本相对高，同时器件对工艺的稳定性要求高，尤其是双极型器件对工艺比较敏感。
目前在一些BiCMOS电路中双极结型晶体管(Bipolar Junction Transistor；BJT)的发射区是用光刻版在单晶硅特定区域注入杂质后扩散退火形成的，通常这过程是与CMOS管的源极和漏极的注入同时实现。
但在一些频率要求高的BiCMOS集成电路制造工艺中为了提高BJT的放大和频率等性能，必须减薄基区厚度；在制造工艺上这就要求进行浅基区扩散和浅发射区扩散，但浅的发射区，由于表面复合作用增大，则发射区中少数载流子的浓度梯度较大，这就将使得发射结的注射效率降低，并从而影响到晶体管的放大系数。因此，要克服BJT浅扩散的这种不良影响，就必须减小发射区表面的复合作用，使发射区中少数载流子浓度的分布梯度减小。通过采用在薄发射区表面上覆盖多晶硅薄膜的办法来降低表面复合作用，从而降低了发射区中少数载流子浓度的梯度，提高了发射结效率和电流放大系数；这也就得到了所谓的多晶硅发射极晶体管。然而在其实际制作工艺过程中也遇到很多挑战。目前制作多晶硅发射极晶体管的工艺为：先用干法腐蚀刻蚀出发射区的窗口，再用NH3∶H2O2∶H2O的混合溶液清洗，接着低温化学气相淀积多晶硅，然后在其上面注入杂质并退火形成发射结。这种方法的缺点在于：
1、与CMOS管的源极和漏极的注入以及其退火一起形成的发射结，结深比较大，而且表面浓度也不会很高；
2、与CMOS管的源极和漏极的注入以及其退火一起形成的发射结，调整器件参数时容易受到限制，也影响到CMOS器件；
3、直接在干法腐蚀SCl清洗后化学气相淀积多晶硅，由于干法腐蚀时候的离子损伤比较大，在发射区域单晶表面形状差，发射区域表面复合严重，BJT小电流放大特性比较差。
因而目前的多晶硅发射极工艺相对不成熟，效果不明显，工艺不稳定，未能完全发挥其最大优点。
发明内容
有鉴于此，本发明的其一目的在于提出了一种既能够得到更浅发射结，又可以实现更高的发射区硅表面浓度的BJT制作方法，本发明的另一目的在于提出一种在BiCMOS工艺中，使BJT发射极同CMOS的源极和漏极可以分开制作的方法。
根据本发明的目的提出的BJT制作方法，包括步骤：
(1)提供一半导体衬底，在该半导体衬底上进行离子注入形成埋层区，在该埋层区上制作外延层；
(2)采用浅沟槽隔离工艺在外延层上形成有源区和隔离区，对部分所述有源区分别进行第一离子注入和第二离子注入，注入第一离子的有源区形成下沉区，注入第二离子的有源区形成基区，其中下沉区连接到埋层区上并与之一起形成集电区；
(3)在外延层上先后形成氧化硅层和抗腐蚀层，并在抗腐蚀层上旋涂光刻胶层；
(4)利用掩模，在基区上方的光刻胶层上曝光刻蚀出发射区窗口，接着以光刻胶层为掩膜，以氧化硅层为停留层，对抗腐蚀层进行干法刻蚀，在抗腐蚀层上形成发射区窗口；
(5)采用湿法腐蚀工艺，以抗腐蚀层为阻挡层，将上述抗腐蚀层发射区窗口下的氧化硅层清洗掉，露出外延层表面以形成发射区窗口形状；
(6)在抗腐蚀层表面以及露出在发射区窗口中的外延层表面沉积一层多晶硅层，对发射区窗口中的多晶硅层进行离子注入以及退火工艺以形成发射区，再进行去层工艺，即将发射区以外的多晶硅层、抗腐蚀层以及氧化硅层刻蚀掉并最终形成发射极；
(7)对BJT的集电区和基区进行欧姆接触注入和引线工艺，完成整个BJT的制作。
可选的，所述双极结型晶体管为NPN型晶体管，所述半导体衬底为P型衬底，在所述NPN型晶体管的制作步骤中，包括：
步骤(1)，在所述P型衬底上注入N型离子以形成N型埋层，在N型埋层上制作N型外延层；
步骤(2)，所述第一离子为N型离子，所述下沉区为N型下沉区，所述第二离子为P型离子，所述基区为P型基区，所述N型下沉区与N型埋层连接形成集电区。
可选的，所述P型衬底为硅、锗、锗硅化合物或者有机化合物半导体材料中的一种。
可选的，所述N型离子为锑离子，在形成N型埋层的步骤中，锑离子注入剂量为1×1015/cm2，注入能量为40KeV。
可选的，所述N型外延层的厚度为1至1.5μm，电阻率为2.0Ω·cm。
可选的，所述隔离区的沟槽深度为0.4至0.8μm。
可选的，所述双极结型晶体管为PNP型晶体管，所述半导体衬底为N型衬底，在所述PNP型晶体管的制作步骤中，包括：
步骤(1)中，在所述N型衬底上注入P型离子以形成P型埋层，在P型埋层上制作P型外延层；
步骤(2)中，所述第一离子为P型离子，所述下沉区为P型下沉区，所述第二离子为N型离子，所述基区为N型基区，所述P型下沉区与P型埋层连接形成集电区。
可选的，所述氧化硅层的厚度为100至150埃。
可选的，所述氧化硅层通过热氧化工艺或者化学气相沉积工艺制作而成。
可选的，所述抗腐蚀层为Alpha型多晶硅、氮化硅或四乙基原硅酸盐中的一种。
可选的，所述Alpha型多晶硅层的厚度为750至850埃。
可选的，所述Alpha型多晶硅层是通过低压化学气相沉积或者常压化学气相沉积中的一种方法制作而成。
可选的，所述Alpha型多晶硅的沉积温度为500℃-550℃。
可选的，所述步骤(4)之后，所述发射区窗口内的氧化硅层厚度为60至100埃。
可选的，所述步骤(5)中的湿法刻蚀采用49％HF∶H2O＝1∶50的溶液，腐蚀时间为200秒。
可选的，所述步骤(6)中的多晶硅层采用化学气相沉积工艺制作而成。
根据本发明的另一目的提供的一种双极-互补金属氧化物半导体混合结构的制作方法，包括在基片上制作双极结型晶体管部分和制作互补金属氧化物半导体部分，其中所述双极结型晶体管采用如上所述的方法制作而成。
通过上述方法制得的BJT，其发射区窗口由于采用两步刻蚀法，第一步干法刻蚀，以二氧化硅为停留层，不至于对单晶硅表面产生破坏；第二步湿法刻蚀，以Alpha型多晶硅为阻挡层，减少了湿法刻蚀中对二氧化硅层的横向腐蚀量，得到了比较好的窗口形态。从而使得发射区在做多晶硅离子注入及扩散时，可以得到比较好的表面浓度，改善了BJT的小电流退化。另外，BJT发射区的离子注入和退火工艺可以单独完成，不依赖于CMOS源极、漏极的离子注入和退火工艺，使得器件的设计灵活度大大提高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的BJT制作方法的总体流程图。
图2A至2F为本发明实施例中BJT制作方法的过程所对应的剖面示意图。
图3是本发明实施例中BiCMOS工艺中制作BJT发射区的流程示意图。
具体实施方式
正如背景技术中的介绍，现有的BiCMOS工艺中，在制作BJT的发射极时，主要有两个问题：第一，采用干法刻蚀形成发射极窗口时，由于刻蚀离子对单晶硅表面的损伤比较大，使得单晶硅表面形状较差，与后续沉积在单晶硅上的多晶硅表面复合现象严重，导致BJT的小电流放大特性较差。第二，由于现有工艺中，制作BJT发射极的离子注入过程及退火过程和制作CMOS的源极和漏极同时进行，因此导致发射极形成的结深较大并且其表面的离子浓度也不会很高，另外也会使得BJT和CMOS的设计灵活度被大大限制。
有鉴于此，本发明提出了一种BJT的制作方法，可以使得BJT在形成发射极的时候，能够形成比较好的窗口形状。另外也可以在BiCMOS工艺中，采用本发明提出的BJT制作方法，在制作发射极时，其离子注入和退火工艺与CMOS源极和漏极的离子注入和退火工艺分开进行，从而提高BJT和CMOS的设计灵活度。
下面将结合附图对本发明的具体实施方式做详细说明。
请参见图1，图1是本发明的BJT制作方法的流程图。如图所示，该制作BJT的方法包括步骤：
S11：提供一半导体衬底，在该半导体衬底上进行离子注入形成埋层区，在该埋层区上制作外延层。
S12：采用浅沟槽隔离工艺(STI)在外延层上形成有源区和隔离区，对部分所述有源区分别进行第一离子注入和第二离子注入，注入第一离子的有源区形成下沉区，注入第二离子的有源区形成基区，其中下沉区连接到埋层区上并与之一起形成集电区；
S13：在外延层上先后形成氧化硅层和抗腐蚀层，并在抗腐蚀层上旋涂光刻胶层。
S14：利用掩模，在Base区上方的光刻胶层上曝光刻蚀出发射区窗口。接着以光刻胶层为掩膜，以氧化硅层为停留层，对抗腐蚀层进行干法刻蚀，在抗腐蚀层上形成发射区窗口。
S15：采用湿法腐蚀工艺，以抗腐蚀层为阻挡层，将上述抗腐蚀层发射区窗口下的氧化硅层清洗掉，露出外延层表面以形成较好的发射区窗口形状。
S16：在抗腐蚀层表面以及露出在发射区窗口中的外延层表面沉积一层多晶硅层，对该多晶硅层进行离子注入以及扩散退火工艺，再进行去膜工艺，将发射区以外的多晶硅层、抗腐蚀层以及氧化硅层刻蚀掉并最终形成发射极。
S17：对BJT的集电区和基区进行欧姆接触注入和引线等工艺，完成整个BJT的制作。
下面再以具体的实施方式对本发明提到的制作方法做具体描述。需要说明的是由于本发明的主要关键点是发射区的形成工艺，为了更清楚表达发明主旨，在这里简单描述与其相关的前面一些工艺层次。这些层次的具体工艺方法有多种，在这里举例的是业界普遍采用的工艺方法。另外由于BJT的管子有NPN和PNP有两种，所以下面需要说明的工艺特征我们只以NPN管子为例子，PNP型的BJT管子可以根据本发明的方法做相应变化后得到。
图2A至2F为本发明具体实施方式的BJT制作方法过程对应的剖面示意图，在全部附图中相同的附图标记指示相同的部分；但为便于说明，表示器件结构的剖面图并未按实际尺寸等比例作局部缩放。重点在于示出本发明的主旨。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。下面参考图2A至图2F对本发明的改善BJT退化的工艺方法进行说明。
如图2A所示，提供P型衬底100，其材质可以是硅、锗或者锗硅化合物、有机化合物半导体材料中的一种，在本实施方式中采用硅材料作为该P型衬底100。所述衬底100的晶向<100>，电阻率为15～25ohm·cm。
对衬底100进行离子注入工艺，注入的离子为N型离子，并形成N埋层区域101。所述离子注入工艺具体包括：在衬底100上形成氧化硅层，在氧化硅层上形成氮化硅层，在氮化硅层上旋涂光刻胶层。利用掩模对该光刻胶层进行曝光刻蚀，在光刻胶层上形成埋层窗口图案。再以光刻胶层为掩膜，将埋层窗口图案转移到氮化硅层和氧化硅层上，使衬底100暴露在该埋层窗口下。对该暴露在埋层下得衬底100部分进行N离子注入，注入的N型离子为锑离子，注入离子的剂量为1×1015/cm2，能量为大约40KeV。注入完成后，去除光刻胶层、氮化硅层和氧化硅层。其中上述的光刻胶层、氮化硅层和氧化硅层的镀膜工艺以及去除工艺都是业界普遍采用的工艺，此处就不做赘述。
接着，采用外延生长法在N埋层区域101上形成N型外延层102，所述N型外延层102的厚度大约为1.3μm，电阻率为2.0ohm·cm。
然后采用浅沟槽隔离技术(S TI)在外延层102上形成有源区110和隔离区120，其中隔离区120的槽深约为0.6um。
如附图2B所示，在N型外延层102内的部分有源区110上分别进行N型离子注入和P型离子注入，注入N型离子的有源区形成N下沉区(SINK)111，注入P型离子的有源区形成P基区(base)区域112。所述NSINK区111与N埋层区域101连通，形成BJT的集电区。此处N离子和P离子的注入工艺与上述的离子注入工艺相同，包括至少一道的光刻工艺以及相应的增层和去层工艺，故不再赘述。
如附图2C所示，在N型外延层102上面长125埃的二氧化硅层130，然后用化学气相沉积的形式生长大约800埃的抗腐蚀层。在一种实施方式中，该抗腐蚀层具体为Alpha型多晶硅140。值得注意的是，将本发明的BJT制作方法用于BiCMOS工艺中时，这两个层膜也同时用于CMOS栅极的形成，所以其具体的厚度参数和工艺条件需要根据CMOS决定，而不限于上述的数字范围。再用干法腐蚀的方法形成发射区窗口150。
具体形成二氧化硅层130的方法为现有的热氧化工艺或者化学气相沉积工艺，在本实施例中优选采用热氧化工艺，具体工艺可以参考现有的热氧化工艺形成方法，在这里不再赘述。
具体形成Alpha型多晶硅140的方法为化学气相沉积法，所述化学气相沉积法可以为低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)中的一种，需要特别指出的是，当Alpha型多晶硅140层的沉积温度在500℃-550℃下进行时，形成的Alpha型多晶硅具有晶格小的特点，对于后续的湿法腐蚀工艺，能够起到更好的屏蔽氢氟酸溶液的作用，从而保证二氧化硅层130层被腐蚀出来的形状质量。
较佳地，当本发明只针对BJT部分的发射区，而不考虑BiCMOS工艺中的MOS部分的栅极情况时，该抗腐蚀层也可用更高质量的薄膜来代替的，比如氮化硅、四乙基原硅酸盐(TEOS)等。但其厚度不能薄，若太薄因为后续的氢氟酸溶液可能会渗透阻挡层钻蚀下面的氧化层。
具体形成发射区窗口150区域的步骤包括：在Alpha型多晶硅140层上旋涂光刻胶层(未示出)，利用掩模，经过曝光显影工艺后，在Alpha型多晶硅140上定义出发射区150的图形；以光刻胶层为掩膜，沿发射区150图形向Alpha型多晶硅140，用干法刻蚀方法刻蚀出发射区窗口150，具体的干法刻蚀采用的气体菜单根据实际Alpha型多晶硅140的膜厚来定义，但其过腐蚀量(OE)不能太大，必须停留在Alpha型多晶硅140下面的二氧化硅层130上面，最好保留60～100埃的残留二氧化硅层130。由于干法刻蚀的各向异性，只在刻蚀方向上具有刻蚀效果，因此由这一步骤形成的发射区窗口150的侧壁比较均匀平整。
如附图2D所示，对发射区窗口150区域下方残留的二氧化硅层130用一定比例的一定时间的氢氟酸溶液清洗，使发射区窗口150向下转移至二氧化硅层130中形成新的发射区窗口151，并暴露出Pbase112的单晶硅表面。这里特别需要指出的是腐蚀溶液的比例和时间非常关键，主要根据发射区窗口150区域下方的残留二氧化硅层130的厚度决定，如果溶液的浓度太大，腐蚀速率过快会导致151区形貌不好控制；如果腐蚀时间太长，则新的发射区151所在区域的二氧化硅层130横向腐蚀严重，即底部沟槽(undercut)太大，时间太短会导致残留二氧化硅层130腐蚀不干净。这些都能影响后续的多晶硅填充。大量实验证明对干法腐蚀后60～100埃的残留二氧化硅130，使用49％HF∶H2O＝1∶50的溶液200秒清洗其表面得到的形貌最理想，既能够把残余的二氧化硅层130清洗干净，又不会产生太大的横向腐蚀，对BJT小电流退化有明显的改善。
如附图2E所示，在多晶硅140以及发射区窗口151表面用化学气相淀积方法在生长约1700埃的多晶硅层160。多晶硅层160的特点就是杂质在它里面的扩散速度快，所以后续要注入多晶硅的发射区杂质较快达到单晶表面，从而得到更好的发射区表面浓度，改善BJT小电流退化。这里特别需要指出的是，如同上述二氧化硅层130和Alpha型多晶硅层140一样，当本发明的BJT制作方法应用到BiCMOS工艺中时，多晶硅层160的厚度及工艺也是根据CMOS部分的栅极多晶硅的要求来定的，而不限于上述提到的数值。
如附图2F所示，在多晶硅160上注入P型离子，该P型离子一般为砷，其能量剂量主要根据多晶硅的厚度以及BJT的电性要求来选定。具体的离子注入工艺可参照上述的离子注入方法，此处不做赘述。
离子注入完成后对多晶硅160进行退火工艺，使位于发射区151内的那一部分多晶硅160中的离子扩散到下方的单晶硅表面。然后用干法腐蚀去掉除了发射区150以外的多晶硅160、Alpha型多晶硅140和二氧化硅层130。具体的去除方法包括：在多晶硅层160上旋涂光刻胶层，利用掩模对光刻胶层进行曝光，显影刻蚀掉出了发射区以外的光刻胶层。以剩余的光刻胶层为掩膜，利用干法刻蚀方法刻蚀掉多晶硅层160、Alpha型多晶硅140和二氧化硅层130，以形成发射区150的基本形状，最后去除覆盖在发射区150上方的光刻胶，以露出这部分的多晶硅层160。这里需要说明的是实际留下来的多晶硅160要比发射区150大些，这主要是光刻的套刻，也就是工艺尺寸的设计规则决定，与本发明的主旨无关。
接下来，制作BJT的工艺主要就是NSINK111和Pbase112区域的集电极和基极的欧姆接触注入和引线等工艺，这些工艺都可以是现有的工艺，所以在这里不再赘述。
通过上述方法制得的BJT，其发射区窗口由于采用两步刻蚀法，第一步干法刻蚀，以二氧化硅为停留层，不至于对单晶硅表面产生破坏；第二步湿法刻蚀，以Alpha型多晶硅为阻挡层，减少了湿法刻蚀中对二氧化硅层的横向腐蚀量，得到了比较好的窗口形态。从而使得发射区在做多晶硅离子注入及扩散时，可以得到比较好的表面浓度，改善了BJT的小电流退化。
下面再介绍本发明提出的BiCMOS制作工艺。这里需要说明的是，对于与现有技术中制作BiCMOS所涉及的一些相同工艺，将不做赘述，而对本发明中的BiCMOS工艺的发明关键点做主要描述。
如背景技术中提到的，通常在BiCMOS工艺中，制作CMOS部分和制作BJT部分中的多道工艺是同时实现的，比如制作BJT发射区时，发射区中多晶硅的离子注入及退火工艺是与CMOS的源极、漏极的离子注入和退火工艺同时进行，但是由于CMOS的源极、漏极对离子注入的工艺要求与BJT发射区的离子注入工艺要求是不同的，因而导致BJT发射区的结深较大，同时表面离子浓度则太小。
而本发明提出的BiCMOS，利用上述的BJT制作方法，将BJT的发射极与CMOS的源极、漏极分开制作，从而得到窗口形状好、结深较浅、同时表面浓度又大的BJT发射极，并且由于是分开制作，各器件的设计灵活度也大大提高。具体地：
当衬底完成外延工艺，并在外延层上用浅沟槽隔离技术(STI)隔离出多个有源区后，将部分有缘区定义成BJT区域，另外部分有源区则定义成CMOS区域，并分别实施不同离子的掺杂，即离子注入工艺，形成BJT的SINK区和Base区，以及CMOS的源区和漏区。随后，在BJT的Base区域上开始制作发射区。此时该发射区的制作步骤参照图3，如图所示：
S23：在外延层上先后形成氧化硅层和Alpha型多晶硅层，并在Alpha型多晶硅上旋涂光刻胶层。
S24：利用掩模，在Base区上方的光刻胶层上曝光刻蚀出发射区窗口。接着以光刻胶层为掩膜，以氧化硅层为停留层，对Alpha型多晶硅进行干法刻蚀，在Alpha型多晶硅上形成发射区窗口。
S25：采用湿法腐蚀工艺，以Alpha型多晶硅层为阻挡层，将上述Alpha型多晶硅发射区窗口下的氧化硅层清洗掉，露出单晶硅层表面以形成较好的发射区窗口形状。
S26：在Alpha型多晶硅层表面以及露出在发射区窗口中的单晶硅表面沉积一层多晶硅层，对该多晶硅层进行离子注入以及扩散退火工艺。
S27：进行去膜工艺，将BJT部分的发射区和CMOS部分的栅区以外的多晶硅层、Alpha型多晶硅层以及氧化硅层刻蚀掉并最终形成BJT的发射极和CMOS的栅极。
S28：完成BJT部分的剩余工艺以及CMOS部分的剩余工艺的制作。
需要注意的是：在步骤S23中，形成的二氧化硅层和Alpha型多晶硅层同时也应用于CMOS部分的栅区介质层，所以该两层的工艺参数根据CMOS的实际需要确定。
在步骤S26中沉积的多晶硅层，同时也应用于CMOS部分的栅极制作，所以该多晶硅层的工艺参数根据CMOS的实际需要确定。
在步骤S24-S25中，仅是用来对BJT部分的发射区窗口的刻蚀制作。
在步骤S26中，对多晶硅的离子注入及退火工艺仅是用来制作BJT部分的发射极，该步骤中的离子注入，由于在CMOS区域上覆盖着二氧化硅层和Alpha型多晶硅层，因此对CMOS的源极和漏极区域不造成离子的注入。
在步骤S27中，采用掩模同时刻蚀出BJT的发射极以及CMOS的栅极。
由于对BJT发射区的离子注入和退火工艺与CMOS的源极、漏极的离子注入和退火工艺是在不同步骤中完成，因此可以针对BJT发射极的特性设计离子注入和退火工艺的参数，从而得到比较好的发射区结深以及表面离子浓度。不仅改善了BiCMOS工艺中的BJT小电流退化，也使整个器件的设计灵活度大大提高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (17)
1.一种双极结型晶体管的制作方法，该双极结型晶体管具有多晶硅发射极，其特征在于包括步骤：
(1)提供一半导体衬底，在该半导体衬底上进行离子注入形成埋层区，在该埋层区上制作外延层；
(2)采用浅沟槽隔离工艺在外延层上形成有源区和隔离区，对部分所述有源区分别进行第一离子注入和第二离子注入，注入第一离子的有源区形成下沉区，注入第二离子的有源区形成基区，其中下沉区连接到埋层区上并与之一起形成集电区；
(3)在外延层上先后形成氧化硅层和抗腐蚀层，并在抗腐蚀层上旋涂光刻胶层；
(4)利用掩模，在基区上方的光刻胶层上曝光刻蚀出发射区窗口，接着以光刻胶层为掩膜，以氧化硅层为停留层，对抗腐蚀层进行干法刻蚀，在抗腐蚀层上形成发射区窗口；
(5)采用湿法腐蚀工艺，以抗腐蚀层为阻挡层，将上述抗腐蚀层发射区窗口下的氧化硅层清洗掉，露出外延层表面以形成发射区窗口形状；
(6)在抗腐蚀层表面以及露出在发射区窗口中的外延层表面沉积一层多晶硅层，对发射区窗口中的多晶硅层进行离子注入以及退火工艺以形成发射区，再进行去层工艺，即将发射区以外的多晶硅层、抗腐蚀层以及氧化硅层刻蚀掉并最终形成发射极；
(7)对BJT的集电区和基区进行欧姆接触注入和引线工艺，完成整个BJT的制作。
2.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述双极结型晶体管为NPN型晶体管，所述半导体衬底为P型衬底，在所述NPN型晶体管的制作步骤中，包括：
步骤(1)，在所述P型衬底上注入N型离子以形成N型埋层，在N型埋层上制作N型外延层；
步骤(2)，所述第一离子为N型离子，所述下沉区为N型下沉区，所述第二离子为P型离子，所述基区为P型基区，所述N型下沉区与N型埋层连接形成集电区。
3.如权利要求2所述的双极结型晶体管的制作方法，其特征在于：所述P型衬底为硅、锗、锗硅化合物或者有机化合物半导体材料中的一种。
4.如权利要求2所述的双极结型晶体管的制作方法，其特征在于：所述N型离子为锑离子，在步骤(1)中，锑离子注入剂量为1×1015/cm2，注入能量为40KeV。
5.如权利要求2所述的双极结型晶体管的制作方法，其特征在于：所述N型外延层的厚度为1至1.5μm，电阻率为2.0Ω·cm。
6.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述隔离区的沟槽深度为0.4至0.8μm。
7.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述双极结型晶体管为PNP型晶体管，所述半导体衬底为N型衬底，在所述PNP型晶体管的制作步骤中，包括：
步骤(1)中，在所述N型衬底上注入P型离子以形成P型埋层，在P型埋层上制作P型外延层；
步骤(2)中，所述第一离子为P型离子，所述下沉区为P型下沉区，所述第二离子为N型离子，所述基区为N型基区，所述P型下沉区与P型埋层连接形成集电区。
8.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述氧化硅层的厚度为100至150埃。
9.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述氧化硅层通过热氧化工艺或者化学气相沉积工艺制作而成。
10.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述抗腐蚀层为Alpha型多晶硅、氮化硅或四乙基原硅酸盐中的一种。
11.如权利要求10所述的双极结型晶体管的制作方法，其特征在于：所述Alpha型多晶硅层的厚度为750至850埃。
12.如权利要求10所述的双极结型晶体管的制作方法，其特征在于：所述Alpha型多晶硅层是通过低压化学气相沉积或者常压化学气相沉积中的一种方法制作而成。
13.如权利要求12所述的双极结型晶体管的制作方法，其特征在于：所述Alpha型多晶硅的沉积温度为500℃-550℃。
14.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述步骤(4)之后，所述发射区窗口内的氧化硅层厚度为60至100埃。
15.如权利要求1或14所述的双极结型晶体管的制作方法，其特征在于：所述步骤(5)中的湿法刻蚀采用49％HF∶H2O＝1∶50的溶液，腐蚀时间为200秒。
16.如权利要求1所述的双极结型晶体管的制作方法，其特征在于：所述步骤(6)中的多晶硅层采用化学气相沉积工艺制作而成。
17.一种双极-互补金属氧化物半导体混合结构的制作方法，包括在基片上制作双极结型晶体管部分和制作互补金属氧化物半导体部分，其特征在于：所述双极结型晶体管采用如权利要求1至16中任意一项所述的方法制作而成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110224765XA CN102915975A (zh) | 2011-08-05 | 2011-08-05 | 一种BJT以及BiCMOS的制作方法 |
| PCT/CN2012/079457 WO2013020471A1 (zh) | 2011-08-05 | 2012-07-31 | 双极结型晶体管及双极-互补金属氧化物半导体混合结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110224765XA CN102915975A (zh) | 2011-08-05 | 2011-08-05 | 一种BJT以及BiCMOS的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102915975A true CN102915975A (zh) | 2013-02-06 |
Family
ID=47614290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110224765XA Pending CN102915975A (zh) | 2011-08-05 | 2011-08-05 | 一种BJT以及BiCMOS的制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102915975A (zh) |
| WO (1) | WO2013020471A1 (zh) |
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- 2011-08-05 CN CN201110224765XA patent/CN102915975A/zh active Pending
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| WO2013020471A1 (zh) | 2013-02-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130206 |