JPS6159870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、例えばエミ・ツタ電極
窓の開孔を容易にする方法に関する。
窓の開孔を容易にする方法に関する。
第２図に本発明の関係する半導体デバイスが断面図で示
され、同図において、２１はｐ型シリコン基板、２２は
ｎ＋型埋没層、２３はｎ型エピタキシャル層、２４はｐ
型のベースコンタクト領域、２４ａはｐ型の内部ベース
領域、２５はｎ＋型のエミッタ領域、２６は二酸化シリ
コン（５ｉ０２）のフィールド酸化ＪＪ＊、 ２７ばド
ープした多結晶シリコン（ポリシリコン）膜、２８は５
ｉ０２膜、２９はエミッタ電極、３０はコレクタコンタ
クト眉を示す。かかるデバイスは、ベース領域の浅い内
部ベース領域にエミッタ領域が形成され、デバイスのス
イッチング速度が改善される利点がある。
され、同図において、２１はｐ型シリコン基板、２２は
ｎ＋型埋没層、２３はｎ型エピタキシャル層、２４はｐ
型のベースコンタクト領域、２４ａはｐ型の内部ベース
領域、２５はｎ＋型のエミッタ領域、２６は二酸化シリ
コン（５ｉ０２）のフィールド酸化ＪＪ＊、 ２７ばド
ープした多結晶シリコン（ポリシリコン）膜、２８は５
ｉ０２膜、２９はエミッタ電極、３０はコレクタコンタ
クト眉を示す。かかるデバイスは、ベース領域の浅い内
部ベース領域にエミッタ領域が形成され、デバイスのス
イッチング速度が改善される利点がある。
エミッタ電極２８のための窓開き（開孔）工程は第２図
のデバイスの要部断面図である第３図に示され、先ず第
３図（ａｌに示される如く、ドープしたポリシリコン膜
（以下ポリシリコン膜という）２７の上にレジスト膜を
塗布形成し、それを形成されるべきエミッタ電極窓に対
応してパターニングする。
のデバイスの要部断面図である第３図に示され、先ず第
３図（ａｌに示される如く、ドープしたポリシリコン膜
（以下ポリシリコン膜という）２７の上にレジスト膜を
塗布形成し、それを形成されるべきエミッタ電極窓に対
応してパターニングする。
次いで第３図（ｂｌに示される如くレジスｌ−膜３１を
マスクとするエツチングによってポリシリコン膜２７を
エツチングし、次いでレジスト膜３１を除去する。
マスクとするエツチングによってポリシリコン膜２７を
エツチングし、次いでレジスト膜３１を除去する。
次いで第３図ｆｃ）に示される如く熱酸化によって５ｉ
０２膜３２を形成する。このとき図にＡで示す部分の５
１０２１１ｇの膜厚はＢで示す部分の５ｉ０２膜の膜厚
より小となる。
０２膜３２を形成する。このとき図にＡで示す部分の５
１０２１１ｇの膜厚はＢで示す部分の５ｉ０２膜の膜厚
より小となる。
次いで第３図（ｄ＋に示される如くＡで示す部分のＳｉ
Ｏ＋ ＩｊＪをエツチングで除去すると、ポリシリコン
膜２７にエミッタ電極のための開孔が形成される。
Ｏ＋ ＩｊＪをエツチングで除去すると、ポリシリコン
膜２７にエミッタ電極のための開孔が形成される。
前記した従来の方法においては、熱酸化により形成され
る５ｉ０２膜のＡとＢの部分の厚さの差が小であって、
Ａの部分のみの選択的窓開きが難しい問題がある。また
そしてオーバーエツチングしてＢの部分のＳｉＯ２膜の
膜厚が薄くなると耐圧劣化の問題も発生する。
る５ｉ０２膜のＡとＢの部分の厚さの差が小であって、
Ａの部分のみの選択的窓開きが難しい問題がある。また
そしてオーバーエツチングしてＢの部分のＳｉＯ２膜の
膜厚が薄くなると耐圧劣化の問題も発生する。
本発明は上記問題点を解消した電極窓の開孔を容易にす
るもので、その手段は、半導体基板の電極形成領域に多
結晶シリコン膜、耐酸化性膜を順次形成する工程、耐酸
化性膜および多結晶シリコン１漠の電極形成領域を除去
し、前記基板を露出する工程、前記基板の露出部分に熱
酸化により二酸１ヒシリコン膜を形成する工程、次に基
板上にイオン注入後、イオン注入された二酸化シリコン
膜をエツチングにより除去する工程を含むことを特徴と
する半導体装置の製造方法によってなされる。
るもので、その手段は、半導体基板の電極形成領域に多
結晶シリコン膜、耐酸化性膜を順次形成する工程、耐酸
化性膜および多結晶シリコン１漠の電極形成領域を除去
し、前記基板を露出する工程、前記基板の露出部分に熱
酸化により二酸１ヒシリコン膜を形成する工程、次に基
板上にイオン注入後、イオン注入された二酸化シリコン
膜をエツチングにより除去する工程を含むことを特徴と
する半導体装置の製造方法によってなされる。
本発明の方法は、例えばエミッタ領域となる部分の上の
５ｉＯ２１１ｆｆのみに選択的にダメージ（ｄａｍａ−
ｇｅ）を与え、ＩＩＦ系エツチング液を用いるウェット
エツチングにおける当該部分の５ｉ０２膜のエンチング
速度を増大させることによりエミッタ電極窓の開孔を容
易にするものである。
５ｉＯ２１１ｆｆのみに選択的にダメージ（ｄａｍａ−
ｇｅ）を与え、ＩＩＦ系エツチング液を用いるウェット
エツチングにおける当該部分の５ｉ０２膜のエンチング
速度を増大させることによりエミッタ電極窓の開孔を容
易にするものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の方法を実施する工程における半導体装
置要部が断面図で示される。
置要部が断面図で示される。
第１図（ａ）：
ｐ型シリコン基板１に通常の選択酸化技術によって１μ
ｍの膜厚の５ｉ０２膜２を形成し、全面に５０００人の
膜厚のドープしたポリシリコン膜（以下単にポリシリコ
ン膜という）３を形成し、その上に３０００人のＩＩ央
厚の５ｉ０２Ｂ臭４を、その上に１０００″人の膜厚の
窒化シリコン膜（Ｓｉ３Ｎｇ膜）５（以下単に窒化膜と
いう）を形成、する。
ｍの膜厚の５ｉ０２膜２を形成し、全面に５０００人の
膜厚のドープしたポリシリコン膜（以下単にポリシリコ
ン膜という）３を形成し、その上に３０００人のＩＩ央
厚の５ｉ０２Ｂ臭４を、その上に１０００″人の膜厚の
窒化シリコン膜（Ｓｉ３Ｎｇ膜）５（以下単に窒化膜と
いう）を形成、する。
第１図（ｂ）：
窒化膜５をエミッタ電極窓に対応してパターニングし、
パターニングした窒化膜をマスクにして、ＣＦｕガスを
用いるドライエツチングで５ｉ０２ 膜４を図示の如く
に開孔する。
パターニングした窒化膜をマスクにして、ＣＦｕガスを
用いるドライエツチングで５ｉ０２ 膜４を図示の如く
に開孔する。
第１図（Ｃ）：
次いで、第１図（ｂ）に示される如くパターニングされ
た窒化膜と ５ｉ０２膜をマスクにして、ポリシリコン
膜３をエツチングする。エツチングはウエッ゛トエッチ
ングでもドライエツチングでもよいが、エツチングがあ
る程度等方性をもって進行するようにし、ポリシリコン
膜３の開孔部が図示の如くテーパするように注意する。
た窒化膜と ５ｉ０２膜をマスクにして、ポリシリコン
膜３をエツチングする。エツチングはウエッ゛トエッチ
ングでもドライエツチングでもよいが、エツチングがあ
る程度等方性をもって進行するようにし、ポリシリコン
膜３の開孔部が図示の如くテーパするように注意する。
このように開孔部にテーパをもたせると、後のイオン注
入において、開孔部直下のみにイオン注入される利点が
ある。
入において、開孔部直下のみにイオン注入される利点が
ある。
第１図（ｄ）：
次いで、１０００℃、湿酸素雰囲気中で６０分の熱酸化
を行い、基板上に約３０００人の膜厚の５ｉ０２１］９
４ａを形成する。
を行い、基板上に約３０００人の膜厚の５ｉ０２１］９
４ａを形成する。
第１図（ｅ）：
次いで例えばアルゴン（Ａｒ” ）を１８０ ＫｅＶ、
ドーズ最Ｉ ＸＩＯ１５ｃｍ−’でイオン注入し、エミ
ッタ開孔部となる部分の５ｉＯ２１１Ｑ４ａにダメージ
（図にＸ印を付して示す）を与・える。そうすると、当
該部分のエツチングレートは、イオン注入されていない
部分のエツチングレートよりも大になる。
ドーズ最Ｉ ＸＩＯ１５ｃｍ−’でイオン注入し、エミ
ッタ開孔部となる部分の５ｉＯ２１１Ｑ４ａにダメージ
（図にＸ印を付して示す）を与・える。そうすると、当
該部分のエツチングレートは、イオン注入されていない
部分のエツチングレートよりも大になる。
第１図（ｆ）：
熱燐酸で窒化膜を除去し、弗酸系の工・ノチング液でダ
メージを受けた５ｉ０２膜４ａを除去し、エミッタ電極
６を形成する。窒化膜除去と、フッ酸エツチングの順序
は逆でも良い。かかるエツチングによって、最初３００
０人の膜厚であったＳｉＯ２膜４の膜厚は２５００人程
度に減少するが、これだけの膜厚があれば十分な耐圧力
が得られるから別に問題はない。なお図において、７は
ベース領域、８は浅い内部ベース領域、９はエミッタ領
域を示し、ポリシリコン膜３，３は引出し電極となる。
メージを受けた５ｉ０２膜４ａを除去し、エミッタ電極
６を形成する。窒化膜除去と、フッ酸エツチングの順序
は逆でも良い。かかるエツチングによって、最初３００
０人の膜厚であったＳｉＯ２膜４の膜厚は２５００人程
度に減少するが、これだけの膜厚があれば十分な耐圧力
が得られるから別に問題はない。なお図において、７は
ベース領域、８は浅い内部ベース領域、９はエミッタ領
域を示し、ポリシリコン膜３，３は引出し電極となる。
以上説明したように本発明によれば、エミッタ開孔部の
５ｉ０２ Ｈ’Ａのエツチングレートを他の部分のそれ
よりも大にすることにより、ポリシリコン膜表面の５ｉ
０２膜を厚く残しつつエミッタ開孔がなされ、しかも前
記の工程はセルフアラインメント（自己整合）方式で、
基板バルクにダメージを与えることな〈実施可能である
ので、半導体装置の製造歩留りと製品の信頼性向上に有
効である。
５ｉ０２ Ｈ’Ａのエツチングレートを他の部分のそれ
よりも大にすることにより、ポリシリコン膜表面の５ｉ
０２膜を厚く残しつつエミッタ開孔がなされ、しかも前
記の工程はセルフアラインメント（自己整合）方式で、
基板バルクにダメージを与えることな〈実施可能である
ので、半導体装置の製造歩留りと製品の信頼性向上に有
効である。
第１図は本発明の方法を実施する工程における半導体装
置要部の断面図、第２図は本発明が関係する半導体装置
の断面図、第３図は従来法によるエミッタ開孔部を形成
する工程を示す断面図である。 図中、１はｐ型シリコン基板、２はＳｉＯ２膜、３はド
ープしたポリシリコン膜、４は５ｉ０２膜、４ａはエミ
ッタ開孔部の５ｉ０２膜、５は窒化膜、６はエミッタ電
極、７はベース領域、８は内部ベース領域、９はエミッ
タ領域を示す。 代理人 弁理士 松 岡 宏四部）ミ：ユ桝１第１図 （ｅ） （ｆ） 第３図
置要部の断面図、第２図は本発明が関係する半導体装置
の断面図、第３図は従来法によるエミッタ開孔部を形成
する工程を示す断面図である。 図中、１はｐ型シリコン基板、２はＳｉＯ２膜、３はド
ープしたポリシリコン膜、４は５ｉ０２膜、４ａはエミ
ッタ開孔部の５ｉ０２膜、５は窒化膜、６はエミッタ電
極、７はベース領域、８は内部ベース領域、９はエミッ
タ領域を示す。 代理人 弁理士 松 岡 宏四部）ミ：ユ桝１第１図 （ｅ） （ｆ） 第３図
Claims (1)
- 半導体基板の電極窓形成部分に多結晶シリコン膜、耐酸
化性膜を順次形成する工程、耐酸化性膜および多結晶シ
リコン膜の電極形成領域を除去し、前記基板を露出する
工程、前記基板の露出部分に熱酸化により二酸化シリコ
ン膜を形成する工程、次に基板上にイオン注入後、イオ
ン注入された二酸化シリコン膜をエッチングにより除去
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191784A JPS6159870A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191784A JPS6159870A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159870A true JPS6159870A (ja) | 1986-03-27 |
Family
ID=16109163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18191784A Pending JPS6159870A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005046403A1 (de) * | 2005-09-28 | 2007-04-05 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
| WO2013020471A1 (zh) * | 2011-08-05 | 2013-02-14 | 无锡华润上华半导体有限公司 | 双极结型晶体管及双极-互补金属氧化物半导体混合结构的制作方法 |
-
1984
- 1984-08-31 JP JP18191784A patent/JPS6159870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005046403A1 (de) * | 2005-09-28 | 2007-04-05 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung |
| WO2013020471A1 (zh) * | 2011-08-05 | 2013-02-14 | 无锡华润上华半导体有限公司 | 双极结型晶体管及双极-互补金属氧化物半导体混合结构的制作方法 |
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