JPS597228B2 - ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウ - Google Patents
ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウInfo
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- JPS597228B2 JPS597228B2 JP49134488A JP13448874A JPS597228B2 JP S597228 B2 JPS597228 B2 JP S597228B2 JP 49134488 A JP49134488 A JP 49134488A JP 13448874 A JP13448874 A JP 13448874A JP S597228 B2 JPS597228 B2 JP S597228B2
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- Japan
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- oxide film
- film
- polycrystalline silicon
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート半導体装置の製造方法、特にシリ
コンゲートＭＯＳ形半導体装置の製造方法に関する。
コンゲートＭＯＳ形半導体装置の製造方法に関する。
第１図〜第４図に、従来の方法によるＰチャンネルシリ
コンゲートＭＯＳトランジスタの簡単な製造工程順を示
す。
コンゲートＭＯＳトランジスタの簡単な製造工程順を示
す。
第１図は、Ｎ形シリコン基板１の上に、フィールド酸化
膜２を形成し、その一部に通常の写真製版技術を用いて
穴をあけ、ゲート酸化膜３、多結晶シリコン膜４を形成
した状態を示す。第２図は多結晶シリコン膜４の上に、
フォトレジスト膜５を塗布し、通常の写真製版技術を用
いて、ゲート領域、配線に用いる領域等必要部分以外の
領域の多結晶シリコン膜４をエッチオフした状態を示す
。第２図において３ａはゲート酸化膜３の第１部分を示
し、また３ｂは上記第１部分３ａを除く残るゲート酸化
膜３の第２部分を示す。次に、通常の熱拡散法を用いて
、ソース・ドレイン領域を形成する場合、ソース・ドレ
イン領域上のゲート酸化膜３の第１部分３ａを、不純物
熱拡散前に除去しておかねばならない。この時、シリコ
ンゲートＭＯＳトランジスタは通常自己整合ゲート方式
を用いているので、ゲート領域は、ゲート多結晶シリコ
ン４がエッチングのマスクとして用いられる。ゲート多
結晶シリコン膜４をマスクにして、ゲート酸化膜３の第
１部分３ａのエッチングを行つた時、ゲート多結晶シリ
コン膜４の周縁部で、ゲート酸化膜３ｂがアンダーカッ
トされ、第３図に示すように、多結晶シリコン膜４が゛
ひさし状’’に突出した形になり、空洞部６が生じる。
次に通常の熱拡散法を用いて、ボロン等のＰ形不純物を
拡散し、ソース・ドレイン領域７を形成した後、全面に
酸化膜層８を形成し、写真製版技術を用いて、コンタク
トホーールをあけ、Ａｌ（アルミニウム）配線９を行つ
てＭＯＳトランジスタとする。この状態を第４図に示す
。上述した従来の方法でシリコンゲートＭＯＳトランジ
スタを製作した時、第３図および第４図に示すように、
ゲート多結晶シリコン膜４の周縁部直下はおいてゲート
酸化膜３ｂがアンダーカットされて空洞部６が生じるの
は、さけられない。このような空洞部６が生じると、そ
の後の化学処理工程において、水分・化学薬品その他の
汚染物質がそこに蓄積されやすく、一度蓄積されると完
全に除去するのが非常に困難である。空洞部６に汚染物
質があると、例えばゲート多結晶シリコン膜４とソース
・ドレイン領域７の間のリーク電流の増大、耐圧の劣化
、ゲート酸化膜３ｂ中への汚染物質の侵入によるＭＯＳ
トランジスタの特性変化等、素子特性への悪影響、ある
いは信頼性の低下等の問題が生じる。また、空洞部６が
生じているような状態で、その上に酸化膜層８を気相成
長法を用いてデボジツトした場合、多結晶シリコン膜４
の周縁部で酸化膜８の被覆が不充分になる。多結晶シリ
コン膜４の周縁部でその上に形成した酸化膜８の被覆が
悪いと、更にその上にＡｌ配線９を行つた時、その部分
でＡｌが薄くなつたり、場合によつては断線を生じたり
する。素子特性に悪影響を与える空洞部６を除去あるい
は小さくするために、例えば次のような方法がある。
膜２を形成し、その一部に通常の写真製版技術を用いて
穴をあけ、ゲート酸化膜３、多結晶シリコン膜４を形成
した状態を示す。第２図は多結晶シリコン膜４の上に、
フォトレジスト膜５を塗布し、通常の写真製版技術を用
いて、ゲート領域、配線に用いる領域等必要部分以外の
領域の多結晶シリコン膜４をエッチオフした状態を示す
。第２図において３ａはゲート酸化膜３の第１部分を示
し、また３ｂは上記第１部分３ａを除く残るゲート酸化
膜３の第２部分を示す。次に、通常の熱拡散法を用いて
、ソース・ドレイン領域を形成する場合、ソース・ドレ
イン領域上のゲート酸化膜３の第１部分３ａを、不純物
熱拡散前に除去しておかねばならない。この時、シリコ
ンゲートＭＯＳトランジスタは通常自己整合ゲート方式
を用いているので、ゲート領域は、ゲート多結晶シリコ
ン４がエッチングのマスクとして用いられる。ゲート多
結晶シリコン膜４をマスクにして、ゲート酸化膜３の第
１部分３ａのエッチングを行つた時、ゲート多結晶シリ
コン膜４の周縁部で、ゲート酸化膜３ｂがアンダーカッ
トされ、第３図に示すように、多結晶シリコン膜４が゛
ひさし状’’に突出した形になり、空洞部６が生じる。
次に通常の熱拡散法を用いて、ボロン等のＰ形不純物を
拡散し、ソース・ドレイン領域７を形成した後、全面に
酸化膜層８を形成し、写真製版技術を用いて、コンタク
トホーールをあけ、Ａｌ（アルミニウム）配線９を行つ
てＭＯＳトランジスタとする。この状態を第４図に示す
。上述した従来の方法でシリコンゲートＭＯＳトランジ
スタを製作した時、第３図および第４図に示すように、
ゲート多結晶シリコン膜４の周縁部直下はおいてゲート
酸化膜３ｂがアンダーカットされて空洞部６が生じるの
は、さけられない。このような空洞部６が生じると、そ
の後の化学処理工程において、水分・化学薬品その他の
汚染物質がそこに蓄積されやすく、一度蓄積されると完
全に除去するのが非常に困難である。空洞部６に汚染物
質があると、例えばゲート多結晶シリコン膜４とソース
・ドレイン領域７の間のリーク電流の増大、耐圧の劣化
、ゲート酸化膜３ｂ中への汚染物質の侵入によるＭＯＳ
トランジスタの特性変化等、素子特性への悪影響、ある
いは信頼性の低下等の問題が生じる。また、空洞部６が
生じているような状態で、その上に酸化膜層８を気相成
長法を用いてデボジツトした場合、多結晶シリコン膜４
の周縁部で酸化膜８の被覆が不充分になる。多結晶シリ
コン膜４の周縁部でその上に形成した酸化膜８の被覆が
悪いと、更にその上にＡｌ配線９を行つた時、その部分
でＡｌが薄くなつたり、場合によつては断線を生じたり
する。素子特性に悪影響を与える空洞部６を除去あるい
は小さくするために、例えば次のような方法がある。
ソース・ドレイン領域７を形成した後、その領域表面を
熱酸化法で酸化し、空洞部６を酸化膜で埋める。この方
法により、空洞部６の大部分を埋めてしまうことは可能
であり、実際ゲート耐圧等も改善される。しかし、熱酸
化膜形成時に多結晶シリコン４中のボロンなどの不純物
がその下のゲート酸化膜３ｂを貫通して、シ、リコン基
板１の表面まで拡散し、素子特性を変えたりするような
悪影響がある。また、ゲート酸化膜３ｂのエツチング後
（第３図）、多結晶シリコン膜４の“ひさし状゛部分を
多結晶シリコン膜４のライトエツチにより除去する方法
がある。
熱酸化法で酸化し、空洞部６を酸化膜で埋める。この方
法により、空洞部６の大部分を埋めてしまうことは可能
であり、実際ゲート耐圧等も改善される。しかし、熱酸
化膜形成時に多結晶シリコン４中のボロンなどの不純物
がその下のゲート酸化膜３ｂを貫通して、シ、リコン基
板１の表面まで拡散し、素子特性を変えたりするような
悪影響がある。また、ゲート酸化膜３ｂのエツチング後
（第３図）、多結晶シリコン膜４の“ひさし状゛部分を
多結晶シリコン膜４のライトエツチにより除去する方法
がある。
この方法でも、空洞部６を除去することは可能であるが
、多結晶シリコンライトエツチの際、基板シリコン１も
ソース・ドレイン領域の表面が少しエツチングされ、素
子特性に悪影響を及ぼすときがある。本発明は、素子特
性に悪影響を与えることなく、上記空洞部６が全く生じ
ないようなシリコンゲートＭＯＳトランジスタの製潰方
法を提供するものである。
、多結晶シリコンライトエツチの際、基板シリコン１も
ソース・ドレイン領域の表面が少しエツチングされ、素
子特性に悪影響を及ぼすときがある。本発明は、素子特
性に悪影響を与えることなく、上記空洞部６が全く生じ
ないようなシリコンゲートＭＯＳトランジスタの製潰方
法を提供するものである。
以下図面に従つて本発明方法を詳細に説明する。
第１図、第２図および第５図〜第９図はこの発明方法を
絶縁ゲートトランジスタを例にとつて工程順に示した断
面図である。なお、多結晶シリコンからなるゲート層を
形成するまでは従来方法と同じであるため、第１図およ
び第２図を用いて説明する。第１図において、１はたと
えばＮ形シリコンからなる半導体基体で、２は上記基体
１上に形成されたフイールド酸化膜である。
絶縁ゲートトランジスタを例にとつて工程順に示した断
面図である。なお、多結晶シリコンからなるゲート層を
形成するまでは従来方法と同じであるため、第１図およ
び第２図を用いて説明する。第１図において、１はたと
えばＮ形シリコンからなる半導体基体で、２は上記基体
１上に形成されたフイールド酸化膜である。
３は上記フイールド酸化膜２の所定部に通常の写真製版
技術を用いて穴をあけたのち、上記基体１にあらたに形
成した絶縁膜である。
技術を用いて穴をあけたのち、上記基体１にあらたに形
成した絶縁膜である。
この絶縁膜３は第２図に示すように２つの第１部分３ａ
と、この第１部分３ａ間に位置して、この第１部分に接
合する第２部分３ｂからなつているものである。４は多
結晶シリコン層で、これは上記絶縁膜３を有する上記基
体１上に形成されたものである。
と、この第１部分３ａ間に位置して、この第１部分に接
合する第２部分３ｂからなつているものである。４は多
結晶シリコン層で、これは上記絶縁膜３を有する上記基
体１上に形成されたものである。
次いで第２図に示すように上記絶縁膜３上の第１部分３
ａを除く第２部分３ｂすなわち将来ゲート領域となる部
分３ｂの多結晶シリコｊン層を残すため、上記多結晶シ
リコン層４上にフオトレジスト膜５を塗布し、通常の写
真製版技術を用いて上記多結晶シリコン層４を除去して
ゲート層４を形成する。
ａを除く第２部分３ｂすなわち将来ゲート領域となる部
分３ｂの多結晶シリコｊン層を残すため、上記多結晶シ
リコン層４上にフオトレジスト膜５を塗布し、通常の写
真製版技術を用いて上記多結晶シリコン層４を除去して
ゲート層４を形成する。
次にイオン注入法を用いてリンを全面に注入した状態を
第５図に示す。
第５図に示す。
第５図の矢印はイオンが注入されることをあられす。こ
の時、ゲート多結晶シリコン膜４の上にフオトレジスト
膜５を残しておけば、多結晶シリコン膜４には、リンが
注入されないようにできる。注入エネルギーを適当に制
御して、注入イオンの大部分がソース・ドレインが形成
される領域となる酸化膜３の第１部分３ａ中に存在する
ようにする。この際、ゲート多結晶シリコン膜４直下の
ゲート酸化膜３ｂ中への注入イオンのまわり込みはあま
り大きくない。シリコン酸化膜３の第１部分３ａ中に高
濃度のリンを注入して、酸素雰囲気中で熱処理すると、
リンイオンを含む酸化膜３ａがリンガラス化する。リン
ガラス化したシリコン酸化膜３の第１部分３ａは、沸酸
系統のエツチン夛゛液に対して、純粋な酸化膜すなわち
リンイオンを含まない酸化膜３の第２部分３ｂに比べて
、エツチング速度が大きい。リンの濃度を高くすること
により、１０倍以上のエツチング速度を得るのも容易で
ある。このようにして、酸化膜３の第１部分３ａのエツ
チング速度を酸化膜３の第２部分３ｂに比べて、非常に
大きくすることができる。次に、ゲート多結晶シリコン
膜４を適当な量エツチングする。
の時、ゲート多結晶シリコン膜４の上にフオトレジスト
膜５を残しておけば、多結晶シリコン膜４には、リンが
注入されないようにできる。注入エネルギーを適当に制
御して、注入イオンの大部分がソース・ドレインが形成
される領域となる酸化膜３の第１部分３ａ中に存在する
ようにする。この際、ゲート多結晶シリコン膜４直下の
ゲート酸化膜３ｂ中への注入イオンのまわり込みはあま
り大きくない。シリコン酸化膜３の第１部分３ａ中に高
濃度のリンを注入して、酸素雰囲気中で熱処理すると、
リンイオンを含む酸化膜３ａがリンガラス化する。リン
ガラス化したシリコン酸化膜３の第１部分３ａは、沸酸
系統のエツチン夛゛液に対して、純粋な酸化膜すなわち
リンイオンを含まない酸化膜３の第２部分３ｂに比べて
、エツチング速度が大きい。リンの濃度を高くすること
により、１０倍以上のエツチング速度を得るのも容易で
ある。このようにして、酸化膜３の第１部分３ａのエツ
チング速度を酸化膜３の第２部分３ｂに比べて、非常に
大きくすることができる。次に、ゲート多結晶シリコン
膜４を適当な量エツチングする。
即ち上記ゲート多結晶シリコン膜４の両側面４ａ，４ｂ
が、上記酸化膜３の第１部分３ａと第２部分３ｂの隣接
部３Ａから離間するようにエツチングすると第６図に示
すように、多結晶シリコン膜４のエツヂを、エツチング
速度のあまり大きくないゲート酸化膜３ｂの上にもつて
くることができる。次にこのような酸化膜３のエツチン
グを行うと、エツチング速度の大きい酸化膜３の第１部
分３ａがまずエツチオフされる。
が、上記酸化膜３の第１部分３ａと第２部分３ｂの隣接
部３Ａから離間するようにエツチングすると第６図に示
すように、多結晶シリコン膜４のエツヂを、エツチング
速度のあまり大きくないゲート酸化膜３ｂの上にもつて
くることができる。次にこのような酸化膜３のエツチン
グを行うと、エツチング速度の大きい酸化膜３の第１部
分３ａがまずエツチオフされる。
この時エツチングをやめれば、ゲート酸化膜３ｂのエツ
チング量は比較的少い。したがつて、第７図のような形
状にすることは容易であり、第３図に示した空洞部６は
全く生じない。むしろ、ゲート酸化膜３ｂの方／）べ突
出した形になるように、上記多結晶シリコン膜４のエツ
チング条件を定めることができる。次に通常の熱拡散法
を用いて、ボロン等のＰ型不純物を拡散し、ソース・ド
レイン領域７を形成する。
チング量は比較的少い。したがつて、第７図のような形
状にすることは容易であり、第３図に示した空洞部６は
全く生じない。むしろ、ゲート酸化膜３ｂの方／）べ突
出した形になるように、上記多結晶シリコン膜４のエツ
チング条件を定めることができる。次に通常の熱拡散法
を用いて、ボロン等のＰ型不純物を拡散し、ソース・ド
レイン領域７を形成する。
この状態を第８図に示す。ソース・ドレイン領域７の拡
散深さは、通常０．５μ以上はあるので、横方向拡散も
０．５μ以上あり、第７図に示すよう′ごゲート酸化膜
３ｂが多結晶シリコン膜４のエツヂから突出しても、ソ
ース・ドレイン領域７と、ゲート多結晶シリコン膜４が
オーバラツプしなくなる恐れは全くない。次に全面に酸
化膜８を形成し、写真製版技術を用いてコンタクトホー
ルをあけ、Ａｌ配線９を行つてＭＯＳトランジスタとす
る。
散深さは、通常０．５μ以上はあるので、横方向拡散も
０．５μ以上あり、第７図に示すよう′ごゲート酸化膜
３ｂが多結晶シリコン膜４のエツヂから突出しても、ソ
ース・ドレイン領域７と、ゲート多結晶シリコン膜４が
オーバラツプしなくなる恐れは全くない。次に全面に酸
化膜８を形成し、写真製版技術を用いてコンタクトホー
ルをあけ、Ａｌ配線９を行つてＭＯＳトランジスタとす
る。
この状態を第９図に示す。このＭＯＳトランジスタは、
第４図に示す従来の方法によるＭＯＳトランジスタのよ
うに、ゲート多結晶シリコン周縁部直下に、空洞部６を
全く生じていないので、前述したこの空洞部６に起因す
る特性劣化がなく、ゲート耐圧・信頼性等の面で優れて
いる。なお、上記説明は、単体のＰチヤンネルシリコン
ゲートＭＯＳトランジスタについて行つたが、Ｎチヤン
ネルシリコンゲートトランジスタ、およびそれらを用い
た集積回路に適用できることは、いうまでもない。
第４図に示す従来の方法によるＭＯＳトランジスタのよ
うに、ゲート多結晶シリコン周縁部直下に、空洞部６を
全く生じていないので、前述したこの空洞部６に起因す
る特性劣化がなく、ゲート耐圧・信頼性等の面で優れて
いる。なお、上記説明は、単体のＰチヤンネルシリコン
ゲートＭＯＳトランジスタについて行つたが、Ｎチヤン
ネルシリコンゲートトランジスタ、およびそれらを用い
た集積回路に適用できることは、いうまでもない。
また、シリコンゲートＭＯＳだけでなく、他の自己整合
ゲート方式の半導体装置に適用できることもいうまでも
ない。また、ソース・ドレインが形成される領域の酸化
膜３ａのエツチング速度を、ゲート直下のゲート酸化膜
３ｂのエツチング速度より大きくする方法として、高濃
度リンイオンをイオン注入法を用いて注入し、熱処理に
よりリンガラス化する方法を述べたが、単に適当なイオ
ンを酸化膜６のみに注入して、Ｊダメージを与え、Ｊ−
ツチング速度を大きくする方法を用いてもよい。
ゲート方式の半導体装置に適用できることもいうまでも
ない。また、ソース・ドレインが形成される領域の酸化
膜３ａのエツチング速度を、ゲート直下のゲート酸化膜
３ｂのエツチング速度より大きくする方法として、高濃
度リンイオンをイオン注入法を用いて注入し、熱処理に
よりリンガラス化する方法を述べたが、単に適当なイオ
ンを酸化膜６のみに注入して、Ｊダメージを与え、Ｊ−
ツチング速度を大きくする方法を用いてもよい。
以上のように、この発明は絶縁膜の第１部分にイオン注
入した後、この部分をエツチングするようにしたので、
絶縁膜の第２部分がエツチングされるのを防止すること
ができる。
入した後、この部分をエツチングするようにしたので、
絶縁膜の第２部分がエツチングされるのを防止すること
ができる。
またゲート電極用膜部材をエツチングしてその両側面を
上記第１部分と第２部分との隣接部から離間させた後、
上記第１部分をエツチングするにうにＱたので、第１部
分のエツチング時に第２部分が多少エツチングされても
空洞部の発生を確実に防止することができると共に、上
記膜部材のエツチング時に基板表面がエツチングされる
のを防止することができ、素子特性の良好な半導体裟置
を得ることができる。
上記第１部分と第２部分との隣接部から離間させた後、
上記第１部分をエツチングするにうにＱたので、第１部
分のエツチング時に第２部分が多少エツチングされても
空洞部の発生を確実に防止することができると共に、上
記膜部材のエツチング時に基板表面がエツチングされる
のを防止することができ、素子特性の良好な半導体裟置
を得ることができる。
第１図〜第４図は、従来の方法１ｒよるシリコンゲート
ＭＯＳトランジスタの製造工程順を簡単に示すための、
断面図である。 第５図〜第９図は、本発明による方法を説明するたみの
従来の方法と異る製造工程部分を示す断面図である。図
中１は半導体基体、３は絶縁膜で３ａはこの絶縁膜３の
第１部分、３ｂは上記絶縁膜３の上記第１部分３ａを除
く第２部分、３Ａは上記絶縁膜３の第１部分３ａと第２
部分３ｂの隣接部、４はゲート層、４ａ，４ｂは上記ゲ
ート層４の両側面、７はソース領域、ドレイン領域を示
す。
ＭＯＳトランジスタの製造工程順を簡単に示すための、
断面図である。 第５図〜第９図は、本発明による方法を説明するたみの
従来の方法と異る製造工程部分を示す断面図である。図
中１は半導体基体、３は絶縁膜で３ａはこの絶縁膜３の
第１部分、３ｂは上記絶縁膜３の上記第１部分３ａを除
く第２部分、３Ａは上記絶縁膜３の第１部分３ａと第２
部分３ｂの隣接部、４はゲート層、４ａ，４ｂは上記ゲ
ート層４の両側面、７はソース領域、ドレイン領域を示
す。
Claims (1)
- １ 少なくとも２つの第１部分と、この第１部分間に位
置してこの第１部分に接合する第２部分とを有する絶縁
膜を半導体基体の主面上に形成する工程、上記第２部分
上にゲート電極となるべき膜部材を形成する工程、上記
第１部分にイオンを注入する工程、上記膜部材をエッチ
ングし、その両側面を上記第１部分と第２部分との隣接
部から離間させる工程、上記イオンの注入された上記絶
縁膜の第１部分をエッチング除去して上記半導体基体を
露出する工程、および上記露出した部分を通して上記半
導体基体に不純物を拡散してソース領域とドレイン領域
を形成する工程を含む絶縁ゲート半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49134488A JPS597228B2 (ja) | 1974-11-22 | 1974-11-22 | ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49134488A JPS597228B2 (ja) | 1974-11-22 | 1974-11-22 | ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5160470A JPS5160470A (ja) | 1976-05-26 |
| JPS597228B2 true JPS597228B2 (ja) | 1984-02-17 |
Family
ID=15129487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49134488A Expired JPS597228B2 (ja) | 1974-11-22 | 1974-11-22 | ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597228B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240113457A (ko) | 2021-11-26 | 2024-07-22 | 미도리안젠 가부시키가이샤 | 바지 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139928A (en) * | 1981-02-24 | 1982-08-30 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57153473A (en) * | 1981-03-17 | 1982-09-22 | Toshiba Corp | Semiconductor device with input and output protective circuit and its manufacturing method |
| JPS61114556A (ja) * | 1984-11-09 | 1986-06-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023576A (ja) * | 1973-06-29 | 1975-03-13 |
-
1974
- 1974-11-22 JP JP49134488A patent/JPS597228B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023576A (ja) * | 1973-06-29 | 1975-03-13 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240113457A (ko) | 2021-11-26 | 2024-07-22 | 미도리안젠 가부시키가이샤 | 바지 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5160470A (ja) | 1976-05-26 |
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