JPH04237168A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH04237168A JPH04237168A JP1912891A JP1912891A JPH04237168A JP H04237168 A JPH04237168 A JP H04237168A JP 1912891 A JP1912891 A JP 1912891A JP 1912891 A JP1912891 A JP 1912891A JP H04237168 A JPH04237168 A JP H04237168A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- substrate
- type
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 49
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 12
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、埋め込みゲート型の
ＭＩＳ型半導体装置の製造方法に関する。
ＭＩＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＭＩＳ型半導体装置は、高速化，
高集積化のために、ゲート長を著しく縮小している。こ
のように構成する場合、パンチスルー耐性を確保するた
めに、従来のプレーナー構造においては、基板濃度を高
める必要があるが、サブミクロンレベルのデバイスにお
いては、この基板濃度を高めることがドレインと基板の
接合耐圧の低下による電源電圧の制限や、リーク電流の
増大といった問題を引き起こしている。このような問題
点を解決するために、例えば日経ＢＰ社発行「ホットキ
ャリヤ効果」（第１３７ 頁）等に記載されているよう
な、埋め込みゲート型のＭＩＳ型半導体装置が数多く提
案されている。
高集積化のために、ゲート長を著しく縮小している。こ
のように構成する場合、パンチスルー耐性を確保するた
めに、従来のプレーナー構造においては、基板濃度を高
める必要があるが、サブミクロンレベルのデバイスにお
いては、この基板濃度を高めることがドレインと基板の
接合耐圧の低下による電源電圧の制限や、リーク電流の
増大といった問題を引き起こしている。このような問題
点を解決するために、例えば日経ＢＰ社発行「ホットキ
ャリヤ効果」（第１３７ 頁）等に記載されているよう
な、埋め込みゲート型のＭＩＳ型半導体装置が数多く提
案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
埋め込みゲート型のＭＩＳ型半導体装置は、素子分離領
域を形成した後に埋め込みゲート領域となる凹部を半導
体基板に形成する必要があるなど工程が非常に複雑で、
しかも埋め込みゲート領域を半導体基板のエッチングに
よって形成するため、この領域を再現性よく安定に形成
するには、非常に高度の技術を必要とした。
埋め込みゲート型のＭＩＳ型半導体装置は、素子分離領
域を形成した後に埋め込みゲート領域となる凹部を半導
体基板に形成する必要があるなど工程が非常に複雑で、
しかも埋め込みゲート領域を半導体基板のエッチングに
よって形成するため、この領域を再現性よく安定に形成
するには、非常に高度の技術を必要とした。
【０００４】本発明は、従来の埋め込みゲート型のＭＩ
Ｓ型半導体装置の製造方法における上記問題点を解消す
るためになされたもので、工程数が少なく、安定した製
造工程の制御が容易に行なえる、埋め込みゲート型のＭ
ＩＳ型半導体装置の製造方法を提供することを目的とす
る。
Ｓ型半導体装置の製造方法における上記問題点を解消す
るためになされたもので、工程数が少なく、安定した製
造工程の制御が容易に行なえる、埋め込みゲート型のＭ
ＩＳ型半導体装置の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、一導電型の半導体基板上のソー
ス・ドレイン形成領域に、高濃度の逆導電型の不純物を
含有する薄膜と耐酸化膜を形成する工程と、酸化性雰囲
気で熱処理することによって前記耐酸化膜が形成されて
いない領域に選択的に熱酸化膜を形成すると共に前記不
純物含有の薄膜から基板への拡散によってソース・ドレ
イン拡散層を形成する工程と、前記耐酸化膜を形成した
領域と接するチャネルを形成する領域の前記熱酸化膜を
選択的に除去する工程と、前記チャネルを形成する以外
の領域に残存する前記熱酸化膜と前記耐酸化膜をマスク
として基板と同一又は逆導電型の不純物をイオン注入し
て反転電圧制御領域を形成する工程と、前記耐酸化膜を
除去する工程と、前記熱酸化膜を除去した領域にゲート
絶縁膜を形成する工程とで埋め込みゲート型のＭＩＳ型
半導体装置を製造するものである。
決するため、本発明は、一導電型の半導体基板上のソー
ス・ドレイン形成領域に、高濃度の逆導電型の不純物を
含有する薄膜と耐酸化膜を形成する工程と、酸化性雰囲
気で熱処理することによって前記耐酸化膜が形成されて
いない領域に選択的に熱酸化膜を形成すると共に前記不
純物含有の薄膜から基板への拡散によってソース・ドレ
イン拡散層を形成する工程と、前記耐酸化膜を形成した
領域と接するチャネルを形成する領域の前記熱酸化膜を
選択的に除去する工程と、前記チャネルを形成する以外
の領域に残存する前記熱酸化膜と前記耐酸化膜をマスク
として基板と同一又は逆導電型の不純物をイオン注入し
て反転電圧制御領域を形成する工程と、前記耐酸化膜を
除去する工程と、前記熱酸化膜を除去した領域にゲート
絶縁膜を形成する工程とで埋め込みゲート型のＭＩＳ型
半導体装置を製造するものである。
【０００６】この製造方法によれば、素子分離領域とな
る熱酸化膜の形成と、埋め込みゲート領域のための凹部
の形成と、ソース・ドレイン拡散層の形成が同時に行え
るので、工程数が非常に少なくなり、また埋め込みゲー
ト領域のために基板に形成される凹部がＬＯＣＯＳによ
って規定され、半導体基板をエッチングすることがない
ので、高い安定性と再現性が容易に得られる。
る熱酸化膜の形成と、埋め込みゲート領域のための凹部
の形成と、ソース・ドレイン拡散層の形成が同時に行え
るので、工程数が非常に少なくなり、また埋め込みゲー
ト領域のために基板に形成される凹部がＬＯＣＯＳによ
って規定され、半導体基板をエッチングすることがない
ので、高い安定性と再現性が容易に得られる。
【０００７】
【実施例】次に実施例について説明する。図１〜図７は
、本発明に係るＭＩＳ型半導体装置の製造方法の一実施
例を説明するための製造工程を示す図である。まず図１
に示すように、低濃度のＰ型半導体基板１に、ＡｓＳＧ
の薄膜２を形成し、ソース・ドレイン領域となる領域に
シリコン窒化膜３を選択的に形成する。次に図２に示す
ように、フッ酸等の溶液を用いてシリコン窒化膜３が形
成されていない領域のＡｓＳＧ膜２を除去する。この際
、図示のようにサイドエッチによって、シリコン窒化膜
３の周辺部のＡｓＳＧ膜２も若干除去される。
、本発明に係るＭＩＳ型半導体装置の製造方法の一実施
例を説明するための製造工程を示す図である。まず図１
に示すように、低濃度のＰ型半導体基板１に、ＡｓＳＧ
の薄膜２を形成し、ソース・ドレイン領域となる領域に
シリコン窒化膜３を選択的に形成する。次に図２に示す
ように、フッ酸等の溶液を用いてシリコン窒化膜３が形
成されていない領域のＡｓＳＧ膜２を除去する。この際
、図示のようにサイドエッチによって、シリコン窒化膜
３の周辺部のＡｓＳＧ膜２も若干除去される。
【０００８】次に図３に示すように、酸化性雰囲気で熱
処理して、シリコン窒化膜３が形成されていない領域に
厚い熱酸化膜４を形成する。このとき図示のように、バ
ーズビークによってシリコン窒化膜３の周辺部にも厚い
熱酸化膜が形成される。更にこの際の熱工程でのＡｓＳ
Ｇ膜２からの拡散によって、ＡｓＳＧ膜２の下部にソー
ス・ドレイン領域となる高濃度のＮ型拡散層５が形成さ
れる。次いで図４に示すように、通常のフォト工程によ
ってフィールド領域にレジストパターン６を形成し、こ
れとシリコン窒化膜３をマスクとして、フッ酸等の溶液
を用いて、埋め込みゲートとなる領域の熱酸化膜４を除
去する。このとき、露出した埋め込みゲート領域表面は
、図示のように、先の選択酸化によって、ソース・ドレ
イン領域に対して凹部を構成することになる。
処理して、シリコン窒化膜３が形成されていない領域に
厚い熱酸化膜４を形成する。このとき図示のように、バ
ーズビークによってシリコン窒化膜３の周辺部にも厚い
熱酸化膜が形成される。更にこの際の熱工程でのＡｓＳ
Ｇ膜２からの拡散によって、ＡｓＳＧ膜２の下部にソー
ス・ドレイン領域となる高濃度のＮ型拡散層５が形成さ
れる。次いで図４に示すように、通常のフォト工程によ
ってフィールド領域にレジストパターン６を形成し、こ
れとシリコン窒化膜３をマスクとして、フッ酸等の溶液
を用いて、埋め込みゲートとなる領域の熱酸化膜４を除
去する。このとき、露出した埋め込みゲート領域表面は
、図示のように、先の選択酸化によって、ソース・ドレ
イン領域に対して凹部を構成することになる。
【０００９】次に図５に示すように、レジストパターン
６を除去して、シリコン窒化膜３とフィールド熱酸化膜
４をマスクとして、Ｐ型不純物をイオン注入して、基板
１よりも高濃度の反転電圧制御領域となるＰ型不純物層
７を形成する。このとき図示のように、バーズビーク効
果によって、シリコン窒化膜３の周辺は埋め込みゲート
領域にひさし状に張り出しているので、Ｐ型不純物層７
とＮ型拡散層５は分離された状態となる。次に図６に示
すように、シリコン窒化膜３とＡｓＳＧ膜２を除去し、
更に図７に示すように、ゲート酸化膜８とゲート電極９
を形成する。次いで通常の工程によって層間絶縁膜，コ
ンタクト孔，配線層を形成して埋め込みゲート型のＭＩ
Ｓ型半導体装置を完成させる。
６を除去して、シリコン窒化膜３とフィールド熱酸化膜
４をマスクとして、Ｐ型不純物をイオン注入して、基板
１よりも高濃度の反転電圧制御領域となるＰ型不純物層
７を形成する。このとき図示のように、バーズビーク効
果によって、シリコン窒化膜３の周辺は埋め込みゲート
領域にひさし状に張り出しているので、Ｐ型不純物層７
とＮ型拡散層５は分離された状態となる。次に図６に示
すように、シリコン窒化膜３とＡｓＳＧ膜２を除去し、
更に図７に示すように、ゲート酸化膜８とゲート電極９
を形成する。次いで通常の工程によって層間絶縁膜，コ
ンタクト孔，配線層を形成して埋め込みゲート型のＭＩ
Ｓ型半導体装置を完成させる。
【００１０】このように形成されたＭＩＳ型半導体装置
においては、反転電圧は比較的濃度の高いＰ型不純物層
７によって規定されるが、この不純物層７はソース・ド
レイン領域となるＮ型拡散層５と接していないので、接
合耐圧の低下やリーク電流の増大といった問題は発生し
ない。更にチャネル領域がソース・ドレイン領域となる
Ｎ型拡散層５よりも下部に存在することから、低濃度の
基板１においても高いパンチスルー耐性を得ることがで
きる。更にまたこの製造方法によれば、フィールド酸化
膜となる熱酸化膜４と、ソース・ドレイン領域となるＮ
型拡散層５と、埋め込みゲート領域の凹部が同時に形成
されるため、工程数が非常に少なく、更にシリコン基板
を直接エッチングする工程がないので、容易に再現性良
くＭＩＳ型半導体装置を製造することができる。
においては、反転電圧は比較的濃度の高いＰ型不純物層
７によって規定されるが、この不純物層７はソース・ド
レイン領域となるＮ型拡散層５と接していないので、接
合耐圧の低下やリーク電流の増大といった問題は発生し
ない。更にチャネル領域がソース・ドレイン領域となる
Ｎ型拡散層５よりも下部に存在することから、低濃度の
基板１においても高いパンチスルー耐性を得ることがで
きる。更にまたこの製造方法によれば、フィールド酸化
膜となる熱酸化膜４と、ソース・ドレイン領域となるＮ
型拡散層５と、埋め込みゲート領域の凹部が同時に形成
されるため、工程数が非常に少なく、更にシリコン基板
を直接エッチングする工程がないので、容易に再現性良
くＭＩＳ型半導体装置を製造することができる。
【００１１】なお上記実施例においては、ソース・ドレ
イン領域となるＮ型拡散層５の拡散源としてＡｓＳＧ膜
２を用いたものを示したが、この拡散源としてはＡｓを
ドープした多結晶シリコンを用いてもよく、またこれと
ＡｓＳＧの複合膜を用いるようにしてもよい。
イン領域となるＮ型拡散層５の拡散源としてＡｓＳＧ膜
２を用いたものを示したが、この拡散源としてはＡｓを
ドープした多結晶シリコンを用いてもよく、またこれと
ＡｓＳＧの複合膜を用いるようにしてもよい。
【００１２】また上記実施例においては、エンハンスメ
ント型のＭＩＳ型半導体装置について示したが、Ｐ型不
純物層７を形成せずに、ゲート酸化膜８の形成前（図６
参照）に、チャネル領域に対して比較的低濃度のＮ型不
純物をイオン注入してデプレッション型のＭＩＳ型半導
体装置を形成することもできる。
ント型のＭＩＳ型半導体装置について示したが、Ｐ型不
純物層７を形成せずに、ゲート酸化膜８の形成前（図６
参照）に、チャネル領域に対して比較的低濃度のＮ型不
純物をイオン注入してデプレッション型のＭＩＳ型半導
体装置を形成することもできる。
【００１３】また上記実施例においては、Ｎチャネルの
ＭＩＳ型半導体装置を示したが、不純物の導電型を逆に
することによって、ＰチャネルのＭＩＳ型半導体装置を
形成することも可能であるし、更に基板に逆導電型のウ
ェル領域を構成することによって、相補型のＭＩＳ型半
導体装置を構成することも可能である。
ＭＩＳ型半導体装置を示したが、不純物の導電型を逆に
することによって、ＰチャネルのＭＩＳ型半導体装置を
形成することも可能であるし、更に基板に逆導電型のウ
ェル領域を構成することによって、相補型のＭＩＳ型半
導体装置を構成することも可能である。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、極めて小さなゲート長を持ちながら、
接合耐圧が高くリーク電流が小さく、更にパンチスルー
耐性の高いＭＩＳ型半導体装置を、少ない工程数で且つ
再現性良く容易に製造することができる。
本発明によれば、極めて小さなゲート長を持ちながら、
接合耐圧が高くリーク電流が小さく、更にパンチスルー
耐性の高いＭＩＳ型半導体装置を、少ない工程数で且つ
再現性良く容易に製造することができる。
【図１】本発明に係るＭＩＳ型半導体装置の製造方法の
一実施例を説明するための製造工程を示す図である。
一実施例を説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】図４に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
１ Ｐ型半導体基板
２ ＡｓＳＧ膜
３ シリコン窒化膜
４ 熱酸化膜
５ Ｎ型拡散層
６ レジストパターン
７ Ｐ型不純物層
８ ゲート絶縁膜
９ ゲート電極
Claims (1)
- 【請求項１】 一導電型の半導体基板上のソース・ド
レイン形成領域に、高濃度の逆導電型の不純物を含有す
る薄膜と耐酸化膜を形成する工程と、酸化性雰囲気で熱
処理することによって前記耐酸化膜が形成されていない
領域に選択的に熱酸化膜を形成すると共に前記不純物含
有の薄膜から基板への拡散によってソース・ドレイン拡
散層を形成する工程と、前記耐酸化膜を形成した領域と
接するチャネルを形成する領域の前記熱酸化膜を選択的
に除去する工程と、前記チャネルを形成する以外の領域
に残存する前記熱酸化膜と前記耐酸化膜をマスクとして
基板と同一又は逆導電型の不純物をイオン注入して反転
電圧制御領域を形成する工程と、前記耐酸化膜を除去す
る工程と、前記熱酸化膜を除去した領域にゲート絶縁膜
を形成する工程とを備えていることを特徴とするＭＩＳ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912891A JPH04237168A (ja) | 1991-01-21 | 1991-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912891A JPH04237168A (ja) | 1991-01-21 | 1991-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237168A true JPH04237168A (ja) | 1992-08-25 |
Family
ID=11990826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1912891A Withdrawn JPH04237168A (ja) | 1991-01-21 | 1991-01-21 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4511007B2 (ja) * | 2000-09-29 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
1991
- 1991-01-21 JP JP1912891A patent/JPH04237168A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4511007B2 (ja) * | 2000-09-29 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0212836A (ja) | 半導体装置の製造方法 | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JPH01194436A (ja) | 半導体装置 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6115595B2 (ja) | ||
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| JPH04237168A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS61251166A (ja) | 半導体装置の製造方法 | |
| JPS6244862B2 (ja) | ||
| JPH02133929A (ja) | 半導体装置およびその製造方法 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JP3309529B2 (ja) | 半導体装置の製造方法 | |
| JPS61251163A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH0555204A (ja) | 半導体装置の製造方法 | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JP2774407B2 (ja) | 半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0485871A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH0334332A (ja) | 半導体装置の製造方法 | |
| JP2002057327A (ja) | 半導体装置とその製造方法 | |
| JPH01117362A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |