JPH0485871A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH0485871A JPH0485871A JP2198820A JP19882090A JPH0485871A JP H0485871 A JPH0485871 A JP H0485871A JP 2198820 A JP2198820 A JP 2198820A JP 19882090 A JP19882090 A JP 19882090A JP H0485871 A JPH0485871 A JP H0485871A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は相補型ＭＯＳ半導体装置の製造方法に関し、シ
リコンゲートの如き自己整合プロセスの、より改善され
た方法およびそれに基づく新基な構造を提供し、微細化
に対応する事を目的としている。
リコンゲートの如き自己整合プロセスの、より改善され
た方法およびそれに基づく新基な構造を提供し、微細化
に対応する事を目的としている。
Ｌ従来の技術Ｉ
ＶＬＳ Ｉで使用されるＭＯＳトランジスターはそのゲ
ート中が小さくなるに伴い、ドレインにかかる電圧が、
ゲート近傍で集中し、ゲート電極へのホットキャリヤー
の注入により、素子特性の劣化という問題に直面するよ
うになった。
ート中が小さくなるに伴い、ドレインにかかる電圧が、
ゲート近傍で集中し、ゲート電極へのホットキャリヤー
の注入により、素子特性の劣化という問題に直面するよ
うになった。
１．２μｍ 〜１．３μｍプロセスからＬＤＤ（Ｌ、ｉ
ｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと書
く）構造のトランジスターが主流をしめるようになった
。その主な構造及び製造方法について説明する。
ｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎの略、以後ＬＤＤと書
く）構造のトランジスターが主流をしめるようになった
。その主な構造及び製造方法について説明する。
第２図（ａ）〜第２図（ｄ）に工程順の断面略図を示し
以下に従来技術について説明する。
以下に従来技術について説明する。
第２図（ａ）に示す如く、Ｎ型単結晶３１基板２１内に
Ｎ Ｗｅｌ１２２及びＰ Ｗｅｌ１２３を形成した後、
選択酸化法によってＬＯＣＯ５酸化膜２４を形成する。
Ｎ Ｗｅｌ１２２及びＰ Ｗｅｌ１２３を形成した後、
選択酸化法によってＬＯＣＯ５酸化膜２４を形成する。
ＬＯＣＯ５酸化膜２４の形成されている領域以外の領域
にゲート酸化膜２５を形成し、その上に多結晶シリコン
層を形成した後、Ｎ゛拡散おこないＮ゛多結晶シリコン
層にする。Ｎ′多結晶シリコンを選択エツチングし、ゲ
ート電極２６を形成する。その後、ａ！化性雰囲気の中
でライト酸化をおこない薄い酸化膜２７を形成する６第
２図（ｂ）に示す如く、選択的にボロンのイオン打込み
をおこなう事によって、Ｐチャンネルトランジスターの
ソース、ドレインの拡散層として、第１のＰ型拡散層２
８を形成する。その時の打込みエネルギーは２０ｋｅｖ
〜４０ｋｅｖで。
にゲート酸化膜２５を形成し、その上に多結晶シリコン
層を形成した後、Ｎ゛拡散おこないＮ゛多結晶シリコン
層にする。Ｎ′多結晶シリコンを選択エツチングし、ゲ
ート電極２６を形成する。その後、ａ！化性雰囲気の中
でライト酸化をおこない薄い酸化膜２７を形成する６第
２図（ｂ）に示す如く、選択的にボロンのイオン打込み
をおこなう事によって、Ｐチャンネルトランジスターの
ソース、ドレインの拡散層として、第１のＰ型拡散層２
８を形成する。その時の打込みエネルギーは２０ｋｅｖ
〜４０ｋｅｖで。
打込み濃度は５×１０目／ｃｍ２〜５ＸＩ Ｏ”７ｃｍ
”がのぞましい、その後、選択的にリンのイオン打込み
をおこなう事によって、Ｎチャンネルトランジスターの
ソース、トレインの拡散層として、第１のＮ型拡散層２
９を形成する。その時の打込みエネルギーは３０ｋｅｖ
〜６０ｋｅｖで、打込み濃度は５ｘ １０”／ａｍ”
〜５×Ｉ Ｏ”７ｃｍ”がのぞましい。
”がのぞましい、その後、選択的にリンのイオン打込み
をおこなう事によって、Ｎチャンネルトランジスターの
ソース、トレインの拡散層として、第１のＮ型拡散層２
９を形成する。その時の打込みエネルギーは３０ｋｅｖ
〜６０ｋｅｖで、打込み濃度は５ｘ １０”／ａｍ”
〜５×Ｉ Ｏ”７ｃｍ”がのぞましい。
その後、酸化雰囲気中でライト酸化し、その上にＣＶＤ
５ ｉ ０２！［３０を形成する。膜厚ハ２０００人〜
４０００人の間である。
５ ｉ ０２！［３０を形成する。膜厚ハ２０００人〜
４０００人の間である。
第２図（Ｃ）に示す如く、上から異方性エツチングによ
ってＣＶＤ５ ｉ Ｏ，膜３０及び薄い酸化１１２７を
エツチング除去することによって、ゲート電極の両側に
サイドウオール膜３１を形成する。そして選択的にボロ
ンのイオン打込みをおこなう事によって、Ｐチャンネル
トランジスターのソース、ドレインの拡散層として、第
２のＰ型拡散層３２を形成する。その時の打込みエネル
ギーは２０ｋｅｖ 〜６０ｋｅｖで、打込み濃度は１ｘ
１０”／ａｍ” 〜ｌ ｘ ｌ Ｏ”７ｃｍ”がのぞま
しい、その後、選択的にヒ素のイオン打込みをおこなう
事によって、Ｎチャンネルトランジスターのソース、ド
レインの拡散層として、第２のＮ型拡散層３３を形成す
る。その時の打込みエネルギーは４０ｋｅｖ 〜８０ｋ
ｅｖで、打込み濃度はｌ×１０”７ｃｍ” 〜ｌ ｘ
１０”７ｃｍ”がのぞましい。
ってＣＶＤ５ ｉ Ｏ，膜３０及び薄い酸化１１２７を
エツチング除去することによって、ゲート電極の両側に
サイドウオール膜３１を形成する。そして選択的にボロ
ンのイオン打込みをおこなう事によって、Ｐチャンネル
トランジスターのソース、ドレインの拡散層として、第
２のＰ型拡散層３２を形成する。その時の打込みエネル
ギーは２０ｋｅｖ 〜６０ｋｅｖで、打込み濃度は１ｘ
１０”／ａｍ” 〜ｌ ｘ ｌ Ｏ”７ｃｍ”がのぞま
しい、その後、選択的にヒ素のイオン打込みをおこなう
事によって、Ｎチャンネルトランジスターのソース、ド
レインの拡散層として、第２のＮ型拡散層３３を形成す
る。その時の打込みエネルギーは４０ｋｅｖ 〜８０ｋ
ｅｖで、打込み濃度はｌ×１０”７ｃｍ” 〜ｌ ｘ
１０”７ｃｍ”がのぞましい。
第２図（ｄ）に示す如く、その上にＣＶＤ５ ｉ Ｏｚ
１１１３４を形成し、拡散層のコンタクト部を選択的
にエツチングしてコンタクトホールを形成する。その上
にＡＬ配線３５を形成する。
１１１３４を形成し、拡散層のコンタクト部を選択的
にエツチングしてコンタクトホールを形成する。その上
にＡＬ配線３５を形成する。
上記のように、従来の方法によるとゲート電極の両側に
付けるサイドウオール膜のもとにあるＣＶＤ５ｉＯｉ［
Ｉは、減圧法、プラズマ形成法、常圧法と種々の形成法
がある。どの方法も、５“ψウェハー、６“ψウェハー
の全面に均一の膜厚で、又、ねらった膜厚を付けるのが
むずがしい。
付けるサイドウオール膜のもとにあるＣＶＤ５ｉＯｉ［
Ｉは、減圧法、プラズマ形成法、常圧法と種々の形成法
がある。どの方法も、５“ψウェハー、６“ψウェハー
の全面に均一の膜厚で、又、ねらった膜厚を付けるのが
むずがしい。
ねらった膜厚の±２０％程度、又、ウェハーの全面±１
５％程度のバラツキがあり、ウェハー内では３０００人
の膜厚に対して９００人のバラ゛ンキがあり、ウェハー
間では全体で１２００人のバラツキがある。
５％程度のバラツキがあり、ウェハー内では３０００人
の膜厚に対して９００人のバラ゛ンキがあり、ウェハー
間では全体で１２００人のバラツキがある。
このように膜厚のバラツキが大きい事によって形成され
るサイドウオール膜の厚みのバラツキが大きい、この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さがバラツキ、これがシリーズに入っているト
ランジスターに、抵抗として関与して、トランジスター
の性能のバラツキとなる。
るサイドウオール膜の厚みのバラツキが大きい、この巾
が異なると、濃度を薄く拡散した第１のＰ型及びＮ型拡
散層の長さがバラツキ、これがシリーズに入っているト
ランジスターに、抵抗として関与して、トランジスター
の性能のバラツキとなる。
微細化が進み、ゲート電極長がさらに短くなると、この
シリーズに入っている抵抗（第１のＰ型及びＮ型拡散層
の長さ）の大きさももちろん性能を悪くするが、バラツ
キが大きくなって問題が生じ、微細化には不適当である
。
シリーズに入っている抵抗（第１のＰ型及びＮ型拡散層
の長さ）の大きさももちろん性能を悪くするが、バラツ
キが大きくなって問題が生じ、微細化には不適当である
。
本発明の目的は、サイドウオール膜の厚みのバラツキを
なくし、第１のＰ型及びＮ型拡散層の拡散長のバラツキ
をなくし、ウェハー内及びウェハー間のトランジスター
の性能の均一化をはかり、より微細化に対処できるよう
にしたものである。
なくし、第１のＰ型及びＮ型拡散層の拡散長のバラツキ
をなくし、ウェハー内及びウェハー間のトランジスター
の性能の均一化をはかり、より微細化に対処できるよう
にしたものである。
［課題を解決するための手段］
本発明の手段は、形成した時のウェハー間、ウェハー内
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれているシリコン窒化膜を用い、電極
の両側にもうけるサイドウオール膜として、第１のＰ型
及びＮ型拡散層の長さをコントロールして、ウェハー内
、ウェハー間、バッチ間のトランジスターの性能の均一
化をはかると供に、微細化にも対応できるようにしたも
のである。
、及びバッチ間の膜厚のバラツキが少なく、しかも加工
上の均一性もすぐれているシリコン窒化膜を用い、電極
の両側にもうけるサイドウオール膜として、第１のＰ型
及びＮ型拡散層の長さをコントロールして、ウェハー内
、ウェハー間、バッチ間のトランジスターの性能の均一
化をはかると供に、微細化にも対応できるようにしたも
のである。
［実 施 例］
第１図（ａ）〜第１図（ｅ）に工程順の断面略図を示し
以下に本発明の方法について説明する。
以下に本発明の方法について説明する。
第１図（ａ）に示す如く、Ｎ型単結晶Ｓｉ基板１内にＮ
Ｗｅｌ１２及びＰ Ｗｅｌ１３を形成した後、選択酸
化法を用いてＬＯＣＯＳ酸化Ｍ４酸化酸４る。
Ｗｅｌ１２及びＰ Ｗｅｌ１３を形成した後、選択酸
化法を用いてＬＯＣＯＳ酸化Ｍ４酸化酸４る。
ＬＯＣＯ５酸化膜４の形成されている領域以外の領域に
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ０拡散をおこない、Ｎ８多結晶シリコン
層にする。Ｎ０多結晶シリコン層を選択エツチングし、
ゲート電極６を形成する。
ゲート酸化膜５を形成し、その上に多結晶シリコン層を
形成した後、Ｎ０拡散をおこない、Ｎ８多結晶シリコン
層にする。Ｎ０多結晶シリコン層を選択エツチングし、
ゲート電極６を形成する。
その後、酸化性雰囲気の中でライト酸化をおこない薄い
酸化Ｉｉ７を形成する。
酸化Ｉｉ７を形成する。
第１図（ｂ）に示す如く１選択的にボロンのイオン打込
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込ミエネルギーは２０ｋｅｖ
〜４０ｋｅｖで、打込み濃度は５ ｘ １０ ”７ｃ
ｍ” 〜５ ｘ １０ ”７ｃｍ”がのぞましい、その
後、選択的にリンのイオン打込みをおこなう事によって
、Ｎチャンネルトランジスターのソース、ドレインの拡
散層として、第１のＮ型拡散層９を形成する。その時の
打込みエネルギーは３０ｋｅｖ 〜６０ｋｅｖで、打込
み濃度は５ｘ １０”７ｃｍ” 〜５ｘ １０”７ｃｍ
”がのぞましい。
みをおこなう事によって、Ｐチャンネルトランジスター
のソース、ドレインの拡散層として、第１のＰ型拡散層
８を形成する。その時の打込ミエネルギーは２０ｋｅｖ
〜４０ｋｅｖで、打込み濃度は５ ｘ １０ ”７ｃ
ｍ” 〜５ ｘ １０ ”７ｃｍ”がのぞましい、その
後、選択的にリンのイオン打込みをおこなう事によって
、Ｎチャンネルトランジスターのソース、ドレインの拡
散層として、第１のＮ型拡散層９を形成する。その時の
打込みエネルギーは３０ｋｅｖ 〜６０ｋｅｖで、打込
み濃度は５ｘ １０”７ｃｍ” 〜５ｘ １０”７ｃｍ
”がのぞましい。
その後、酸化雰囲気中でライト酸化し、その上にシリコ
ン窒化膜１０を形成する。膜厚は１０００人〜４０００
人の間である。
ン窒化膜１０を形成する。膜厚は１０００人〜４０００
人の間である。
第１図（Ｃ）に示す如く、上から異方性エツチングによ
ってシリコン窒化膜１０をエツチング除去し、ゲート電
極の両側にシリコン窒化膜のサイドウオール膜１１を形
成する。
ってシリコン窒化膜１０をエツチング除去し、ゲート電
極の両側にシリコン窒化膜のサイドウオール膜１１を形
成する。
その後、選択的にボロンのイオン打込みをおこなう事に
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡敢層１２を形成する。
よって、Ｐチャンネルトランジスターのソース、ドレイ
ンの拡散層として、第２のＰ型拡敢層１２を形成する。
その時の打込みエネルギーは２０ｋｅｖ 〜６０ｋｅｖ
で、打込み濃度は１×１０１ｓ／Ｃｍ” 〜Ｉ Ｘ １
０”７ｃｍ”がのぞましい。
で、打込み濃度は１×１０１ｓ／Ｃｍ” 〜Ｉ Ｘ １
０”７ｃｍ”がのぞましい。
その後、選択的にヒ素のイオン打込みをおこなう事によ
って、少なくとも一部のＮチャンネルトランジスターの
ソース、ドレインの拡散層として、第２のＮ型拡散層１
３を形成する。その時の打込みエネルギーは、４０ｋｅ
ｖ〜８０ｋｅｖで、打込み濃度は１ ｘ １０”７ｃｍ
” 〜Ｉ Ｘｌ０１６／Ｃｍ２がのぞましい。
って、少なくとも一部のＮチャンネルトランジスターの
ソース、ドレインの拡散層として、第２のＮ型拡散層１
３を形成する。その時の打込みエネルギーは、４０ｋｅ
ｖ〜８０ｋｅｖで、打込み濃度は１ ｘ １０”７ｃｍ
” 〜Ｉ Ｘｌ０１６／Ｃｍ２がのぞましい。
第１図（ｄ）に示す如く、等方性のドライエッチ法か、
熱リン酸液で、サイドウオール膜であるシリコン窒化膜
をエツチング除去する。その上から、選択的にヒ素のイ
オン打込みをおこなう事によって、少なくとも一部のＮ
チャンネルトランジスターのソース、ドレインの拡散層
として、第３のＮ型拡散層１４を形成する。その時の打
込みエネルギーは４０ｋｅｖ〜８０ｋｅｖで、打込み濃
度は１ ｘ １０”／ｃｍ” 〜１ ｘ １０”／ｃｍ
’がのぞましい。
熱リン酸液で、サイドウオール膜であるシリコン窒化膜
をエツチング除去する。その上から、選択的にヒ素のイ
オン打込みをおこなう事によって、少なくとも一部のＮ
チャンネルトランジスターのソース、ドレインの拡散層
として、第３のＮ型拡散層１４を形成する。その時の打
込みエネルギーは４０ｋｅｖ〜８０ｋｅｖで、打込み濃
度は１ ｘ １０”／ｃｍ” 〜１ ｘ １０”／ｃｍ
’がのぞましい。
第１図（ｅ）に示す如く、酸化性雰囲気でライト酸化し
た後、ＰＳＧ［１４を形成し、アニールした後、コンタ
クト部分のＰＳＧＩ［１４と薄い酸化膜７を一層エッチ
ング除去してコンタクトホールを形成する。その上に、
ＡＬ配線１５を形成する。
た後、ＰＳＧ［１４を形成し、アニールした後、コンタ
クト部分のＰＳＧＩ［１４と薄い酸化膜７を一層エッチ
ング除去してコンタクトホールを形成する。その上に、
ＡＬ配線１５を形成する。
［発明の効果１
本発明の方法によると、シリコン窒化膜厚のバラツキは
ウェハー間が±５％以内で、ウェハー内が±３％以内で
そしてロット間が±７％以内である。
ウェハー間が±５％以内で、ウェハー内が±３％以内で
そしてロット間が±７％以内である。
そして、平坦部とゲート電極の両側の側面につく厚みも
ほとんどかわらない、これに対して、ＣＶＤ５ ｉ Ｏ
−膜は側面につく厚みが薄（なりがちであり、しかも形
状で変形（サイドの上の方と下の方でつきがたが異なる
）した状態になる。
ほとんどかわらない、これに対して、ＣＶＤ５ ｉ Ｏ
−膜は側面につく厚みが薄（なりがちであり、しかも形
状で変形（サイドの上の方と下の方でつきがたが異なる
）した状態になる。
シリコン窒化膜は以上のように膜厚が駒−なため、ゲー
ト電極の側面に形成されたサイドウオールの厚みが均一
になり、しいては、第一のＰ型及びＮ型拡散層の長さが
均一になり、トランジスターのシリーズ抵抗が均一とな
り、しかして、トランジスターの性能が均一となる。な
お微細化への対応にもよういである。
ト電極の側面に形成されたサイドウオールの厚みが均一
になり、しいては、第一のＰ型及びＮ型拡散層の長さが
均一になり、トランジスターのシリーズ抵抗が均一とな
り、しかして、トランジスターの性能が均一となる。な
お微細化への対応にもよういである。
又、ＣＶＤ５ ｉ Ｏ，膜にくらべ、シリコン窒化膜の
方がドライエツチングの加工性にすぐれ、下地の薄い酸
化膜で終点を検出できるので、より一層の均一化がはか
れる。
方がドライエツチングの加工性にすぐれ、下地の薄い酸
化膜で終点を検出できるので、より一層の均一化がはか
れる。
又、ＣＶＤ５ ｉ Ｏ＝膜では、サイドウオールとして
厚い膜が薄い拡散層上に残って汚れを含みやすく、チャ
ージアップしやすく、トランジスターの性能を劣化、又
は変化させやすいが、本発明の方法でシリコン窒化膜の
サイドウオール膜は、後で除去されてしまうので、その
ような欠点はない。
厚い膜が薄い拡散層上に残って汚れを含みやすく、チャ
ージアップしやすく、トランジスターの性能を劣化、又
は変化させやすいが、本発明の方法でシリコン窒化膜の
サイドウオール膜は、後で除去されてしまうので、その
ような欠点はない。
そして、他の効果は、ＬＤＤ構造のトランジスターと、
通常構造のトランジスターを同一基板内に内蔵できるの
で、耐圧の高いトランジスター及びホットエレクトロン
に対して注意をはられなければならないトランジスター
にはＬＤＤ構造を採用し、スピード及びアウトプット電
流を必要とす゛るトランジスター、それに、かかる電圧
が低い所のトランジスター等にはＬＤＤ構造ではない通
常のトラジスタ−構造を使用する事ができる。
通常構造のトランジスターを同一基板内に内蔵できるの
で、耐圧の高いトランジスター及びホットエレクトロン
に対して注意をはられなければならないトランジスター
にはＬＤＤ構造を採用し、スピード及びアウトプット電
流を必要とす゛るトランジスター、それに、かかる電圧
が低い所のトランジスター等にはＬＤＤ構造ではない通
常のトラジスタ−構造を使用する事ができる。
例えば、メモリーの周辺回路の必要な部分だけにはＬＤ
Ｄ構造のトランジスターをおもに配置し、他の部分と電
圧がさげられてかけられるメモノーセル部には・従来の
構造のトランジスターを配置して、スピードを早（する
事ができる。
Ｄ構造のトランジスターをおもに配置し、他の部分と電
圧がさげられてかけられるメモノーセル部には・従来の
構造のトランジスターを配置して、スピードを早（する
事ができる。
第１図（ａ）〜第１図（ｅ）は本発明の方法による工程
順の断面略図である。 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 ＄１ 図面 箱 １ 口（ｂ） 算 １ 図（ｃ） 以上 箪 ｔｂ 笛 釦 （り 算 の ■ 第 １］ ｔｂノ 築 １１ｚｌｖｉノ
順の断面略図である。 第２図（ａ）〜第２図（ｄ）は従来の方法による工程順
の断面略図である。 ＄１ 図面 箱 １ 口（ｂ） 算 １ 図（ｃ） 以上 箪 ｔｂ 笛 釦 （り 算 の ■ 第 １］ ｔｂノ 築 １１ｚｌｖｉノ
Claims (1)
- 【特許請求の範囲】 半導体基板内にＰチャンネルＭＯＳトランジスターとＮ
チャンネルＭＯＳトランジスターを、おのおの複数個有
する相補型ＭＯＳ半導体装置の製造方法において、 ａ）該半導体基板上にゲート絶縁膜をかいしてゲート電
極を形成する工程、 ｂ）ゲート電極及びソース、ドレイン上に薄い絶縁膜を
形成する工程、 ｃ）該ＰチャンネルＭＯＳトランジスターの該ソース、
ドレインに第一のＰ型拡散層を形成する工程、 ｄ）該ＮチャンネルＭＯＳトランジスターの該ソース、
ドレインに第一のＮ型拡散層を形成する工程、 ｅ）該半導体基板上にシリコン窒化膜を形成する工程、 ｆ）異方性ドライエッチングにより、該ゲート電極のサ
イドに、少なくとも一部を残すようにして該シリコン窒
化膜を除去する工程、 ｇ）該ＰチャンネルＭＯＳトランジスターの、該ソース
、ドレインに第２のＰ型拡散層を形成する工程、 ｈ）少なくとも一部の該ＮチャンネルＭＯＳトランジス
ターの該ソース、ドレインに第２のＮ型拡散層を形成す
る工程、 ｉ）該ゲート電極のサイドに残る該シリコン窒化膜を、
等方性のドライエッチング、もしくは液体によるエッチ
ングで除去する工程、 ｊ）少なくとも一部の該ＮチャンネルＭＯＳトランジス
ターの該ソース、ドレインに第３のＮ型拡散層を形成す
る工程、 とを具備する事を特徴とする相補型ＭＯＳ半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198820A JPH0485871A (ja) | 1990-07-26 | 1990-07-26 | 相補型ｍｏｓ半導体装置の製造方法 |
| US08/104,274 US5399514A (en) | 1990-04-24 | 1993-08-09 | Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198820A JPH0485871A (ja) | 1990-07-26 | 1990-07-26 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485871A true JPH0485871A (ja) | 1992-03-18 |
Family
ID=16397459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198820A Pending JPH0485871A (ja) | 1990-04-24 | 1990-07-26 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-26 JP JP2198820A patent/JPH0485871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339415A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4651457B2 (ja) * | 2005-06-02 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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