JPS6115595B2 - - Google Patents
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- JPS6115595B2 JPS6115595B2 JP53116535A JP11653578A JPS6115595B2 JP S6115595 B2 JPS6115595 B2 JP S6115595B2 JP 53116535 A JP53116535 A JP 53116535A JP 11653578 A JP11653578 A JP 11653578A JP S6115595 B2 JPS6115595 B2 JP S6115595B2
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- oxide film
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- forming
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Description
【発明の詳細な説明】
この発明は相補型MOS（CMOSと略称する）
半導体装置の製造技術に関する。
半導体装置の製造技術に関する。
CMOS・ICの製造において、例えばｎ導電型
シリコン半導体基板の一部にＰ−ウエルと称する
ｐ導電型領域を形成し、ｎ型基板側にはp+型部
分拡散を、ｐ型領域にはn+型部分拡散を行なつ
てｐチヤンネルMOSFET及びｎチャンネル
MOSFETをそれぞれ形成する。従来よりこのよ
うなプロセスでp+またはn+拡散を行なう際にそ
れぞれの工程でマスクを設けて不純物拡散を行な
つている。すなわち、ｐ−ウエル側表面にCVD
（気相化学堆積法）酸化膜によるマスクを形成し
てｎ基板側にp+拡散し、その後上記マスクを取
除きｎ基板側に新しくCVD酸化膜によるマスク
を形成してｐ−ウエル側にn+拡散を行なうもの
である。このために単独のｐチャンネルMOSIC
やｎチャンネルMOSICに比べてマスク形成のた
めのCVD工程及びフオトエツチング工程が少な
くとも２回は必要であり、工程数が増えてプロセ
スが繁雑になり、そのうえ度重なるフオトエツチ
ング工程のためにフイールド部の段差が大きくな
り、その表面に多層に形成される配線に不良を来
たす等の問題を生じた。
シリコン半導体基板の一部にＰ−ウエルと称する
ｐ導電型領域を形成し、ｎ型基板側にはp+型部
分拡散を、ｐ型領域にはn+型部分拡散を行なつ
てｐチヤンネルMOSFET及びｎチャンネル
MOSFETをそれぞれ形成する。従来よりこのよ
うなプロセスでp+またはn+拡散を行なう際にそ
れぞれの工程でマスクを設けて不純物拡散を行な
つている。すなわち、ｐ−ウエル側表面にCVD
（気相化学堆積法）酸化膜によるマスクを形成し
てｎ基板側にp+拡散し、その後上記マスクを取
除きｎ基板側に新しくCVD酸化膜によるマスク
を形成してｐ−ウエル側にn+拡散を行なうもの
である。このために単独のｐチャンネルMOSIC
やｎチャンネルMOSICに比べてマスク形成のた
めのCVD工程及びフオトエツチング工程が少な
くとも２回は必要であり、工程数が増えてプロセ
スが繁雑になり、そのうえ度重なるフオトエツチ
ング工程のためにフイールド部の段差が大きくな
り、その表面に多層に形成される配線に不良を来
たす等の問題を生じた。
本発明は上記した従来技術による欠点を解消す
るべくなされたものである。したがつてこの発明
の１つの目的はCMOSICプロセスのp+及びn+ソ
ース・ドレイン形成の際の工程単縮化であり、他
の目的はIC表面の平坦化による配線の安定化で
ある。
るべくなされたものである。したがつてこの発明
の１つの目的はCMOSICプロセスのp+及びn+ソ
ース・ドレイン形成の際の工程単縮化であり、他
の目的はIC表面の平坦化による配線の安定化で
ある。
上記目的を達成するため本発明においては、異
なる２つの導電型領域上のゲート酸化膜（ソー
ス・ドレイン上に残した膜）に対し同時にそれら
を突き抜けない程度のエネルギ条件で不純物イオ
ン打込みを行ない、上記不純物と逆導電の不純物
を拡散したい一方の導電型領域上のゲート酸化膜
を除去した状態で他方の導電型領域にゲート絶縁
膜よりのソース・ドレイン拡散を行ない、表面酸
化膜を形成し、２つの領域の酸化膜厚差を利用し
て一方の導電型領域に逆導電型不純物のイオン打
込みによるソース・ドレインを形成することから
成るものである。
なる２つの導電型領域上のゲート酸化膜（ソー
ス・ドレイン上に残した膜）に対し同時にそれら
を突き抜けない程度のエネルギ条件で不純物イオ
ン打込みを行ない、上記不純物と逆導電の不純物
を拡散したい一方の導電型領域上のゲート酸化膜
を除去した状態で他方の導電型領域にゲート絶縁
膜よりのソース・ドレイン拡散を行ない、表面酸
化膜を形成し、２つの領域の酸化膜厚差を利用し
て一方の導電型領域に逆導電型不純物のイオン打
込みによるソース・ドレインを形成することから
成るものである。
以下本発明を実施例に沿つて具体的に説明す
る。
る。
第１図ａ〜ｆは本発明によるCMOS半導体装置
の製造プロセスの一実施例を示し、下記の各工程
ａ〜ｆとそれぞれ対応するものである。
の製造プロセスの一実施例を示し、下記の各工程
ａ〜ｆとそれぞれ対応するものである。
(a) n-型Si（シリコン）半導体基板（ウエハ）１
の一主面に選択的ボロン(B)イオン打込みにより
ｐ−ウエル２を形成する。一方、ウエツトO2
雰囲気による表面酸化、フオトエツチングによ
りフイールド酸化物（SiO2）膜３を形成する。
以下このフイールド酸化物膜１により囲まれた
アクテイブ領域となるn-型基板表面領域を領
域、ｐ−ウエル表面領域を領域とする。
の一主面に選択的ボロン(B)イオン打込みにより
ｐ−ウエル２を形成する。一方、ウエツトO2
雰囲気による表面酸化、フオトエツチングによ
りフイールド酸化物（SiO2）膜３を形成する。
以下このフイールド酸化物膜１により囲まれた
アクテイブ領域となるn-型基板表面領域を領
域、ｐ−ウエル表面領域を領域とする。
(b) ドライO2雰囲気による表面酸化を行なつて
領域、の表面に一部がゲートとなる薄い
（500Å程度）酸化物（SiO2）膜４，５を形成
し、その上にポリシリコン層を3000〜5000Åの
厚さにデポジツトし、公知のフオトエツチング
技術によりポリシリコン層の一部を取除き、ソ
ース・ドレインとなるべき対応部分の前記酸化
物膜４，５を露出させるとともにポリシリコン
ゲート６，７を残存させる。
領域、の表面に一部がゲートとなる薄い
（500Å程度）酸化物（SiO2）膜４，５を形成
し、その上にポリシリコン層を3000〜5000Åの
厚さにデポジツトし、公知のフオトエツチング
技術によりポリシリコン層の一部を取除き、ソ
ース・ドレインとなるべき対応部分の前記酸化
物膜４，５を露出させるとともにポリシリコン
ゲート６，７を残存させる。
(c) ポリシリコンゲートに対してドナ、例えば
As（ヒ素、リン）をイオン打込みすると同時
に領域、上の酸化物膜に対してそれを突き
抜けないエネルギ条件でイオン打込みをする。
例えばAsの場合、不純物量１×1016cm-2、ＶAC
Ｃ＝50Kevとする。Ｐの場合はこれと異なる条
件となる。いずれの場合も酸化物膜に不純物打
込み直後に、その不純物がSi基板表面に転移し
ない条件で行なうことが必要である。
As（ヒ素、リン）をイオン打込みすると同時
に領域、上の酸化物膜に対してそれを突き
抜けないエネルギ条件でイオン打込みをする。
例えばAsの場合、不純物量１×1016cm-2、ＶAC
Ｃ＝50Kevとする。Ｐの場合はこれと異なる条
件となる。いずれの場合も酸化物膜に不純物打
込み直後に、その不純物がSi基板表面に転移し
ない条件で行なうことが必要である。
(d) このあと全面をフオトレジスト（感光性耐食
樹脂）で覆い、部分的感光現像処理によつて領
域に形成したマスク（同図に破線８で示され
る）により、領域側の酸化物膜４を選択的に
エツチングしてn-基板１を露出させる。この
状態で熱処理（アニール）することにより、領
域上の酸化物膜５中の不純物を半導体（p-
ウエル表面に拡散し、n+型ソース９、ドレイ
ン１０を形成する。
樹脂）で覆い、部分的感光現像処理によつて領
域に形成したマスク（同図に破線８で示され
る）により、領域側の酸化物膜４を選択的に
エツチングしてn-基板１を露出させる。この
状態で熱処理（アニール）することにより、領
域上の酸化物膜５中の不純物を半導体（p-
ウエル表面に拡散し、n+型ソース９、ドレイ
ン１０を形成する。
(e) 酸化処理を行なうことにより、領域におい
て露出するn-半導体基板表面及びポリシリコ
ンゲート表面に薄く（約500〜1000Å）酸化物
膜１１を形成すると同時に領域においてはソ
ース・ドレイン表面の酸化物膜５の膜厚を増加
させる（1000〜1500Å）ことになる。
て露出するn-半導体基板表面及びポリシリコ
ンゲート表面に薄く（約500〜1000Å）酸化物
膜１１を形成すると同時に領域においてはソ
ース・ドレイン表面の酸化物膜５の膜厚を増加
させる（1000〜1500Å）ことになる。
(f) 全面にアクセプタ例えばＢ（ボロン）イオン
打込みを行なう。このＢイオン打込みは領域
側の薄い酸化物膜１１を透過して下地n-基板
にＢをドープし、p+型ソース１２、ドレイン
１３を形成するが、領域例では比較的厚い酸
化物膜５によつてＢがn+ソース・ドレインに
影響を与えることのない程度のエネルギー条件
で行なうものとする。例えばこの場合イオン打
込みされるＢ不純物量は３×1015cm-2程度とす
る。
打込みを行なう。このＢイオン打込みは領域
側の薄い酸化物膜１１を透過して下地n-基板
にＢをドープし、p+型ソース１２、ドレイン
１３を形成するが、領域例では比較的厚い酸
化物膜５によつてＢがn+ソース・ドレインに
影響を与えることのない程度のエネルギー条件
で行なうものとする。例えばこの場合イオン打
込みされるＢ不純物量は３×1015cm-2程度とす
る。
このあと図示されないが、アクテイブ領域の酸
化物膜をエツチング除去し、PSG（リン・シリケ
ート・ガラス）をデボジシヨンし、アニールを行
ない、領域、におけるソース・ドレイン及び
ポリシリコンゲートに対するコンタクト・フオト
エツチング・アルミニウム（Al）蒸着、配線パ
ターンエツチングと行なつてCMOS半導体装置を
完成する。
化物膜をエツチング除去し、PSG（リン・シリケ
ート・ガラス）をデボジシヨンし、アニールを行
ない、領域、におけるソース・ドレイン及び
ポリシリコンゲートに対するコンタクト・フオト
エツチング・アルミニウム（Al）蒸着、配線パ
ターンエツチングと行なつてCMOS半導体装置を
完成する。
第２図ａ〜ｃは本発明によるCMOS半導体装置
の製造プロセスの他の実施例を示し、下記の各工
程ａ〜ｃとそれぞれ対応するものである。
の製造プロセスの他の実施例を示し、下記の各工
程ａ〜ｃとそれぞれ対応するものである。
(a) 前記実施例で第１図ａ〜ｂにより説明した同
様のプロセスを経て領域、上に酸化物膜
４，５及びポリシリコンゲート６，７を形成し
た後、アクセプタ、例えばボロンＢイオン打込
みを領域、上の酸化物膜に対してそれを突
き抜けないエネルギ条件で行なう。
様のプロセスを経て領域、上に酸化物膜
４，５及びポリシリコンゲート６，７を形成し
た後、アクセプタ、例えばボロンＢイオン打込
みを領域、上の酸化物膜に対してそれを突
き抜けないエネルギ条件で行なう。
(b) このあと領域側にフオトレジスト処理で形
成したマスク（破線１４で示される）により、
領域側の酸化物膜５を選択的にエツチングし
てｐ−ウエル７表面を露出させ、この状態でア
ニールすることにより領域上の酸化物膜中の
不純物Ｂをn-基板表面に拡散し、p+型ソース
１５ドレイン１６を形成する。
成したマスク（破線１４で示される）により、
領域側の酸化物膜５を選択的にエツチングし
てｐ−ウエル７表面を露出させ、この状態でア
ニールすることにより領域上の酸化物膜中の
不純物Ｂをn-基板表面に拡散し、p+型ソース
１５ドレイン１６を形成する。
(c) 酸化処理を行ないｐ−ウエル表面に薄い酸化
物膜１７を形成した後、全面にドナ例えば
As、Ｐのイオン打込みを行ない、領域と
とにおける酸化物膜厚の差を利用して領域表
面に不純物をドープしn+型ソース１８、ドレ
イン１９を形成する。
物膜１７を形成した後、全面にドナ例えば
As、Ｐのイオン打込みを行ない、領域と
とにおける酸化物膜厚の差を利用して領域表
面に不純物をドープしn+型ソース１８、ドレ
イン１９を形成する。
以上実施例で述べた本発明の構成において
p+n+ソース・ドレイン形成工程でフオトエツチ
ング処理が従来法の２回に比べて１回に減少する
ことになり、又、従来法での拡散マスクのための
２回にわたるCVDデポジシヨン工程が不要とな
つた。したがつて本発明によれば(1)工程が短縮さ
れるとともに簡易化される、(2)マスクによる誤差
が少ないから高歩留り化できる、(3)表面の段差が
少ないためアルミニウム配線の断線不良が少なく
なる、(4)製品の信頼性が向上する、(5)コストが節
減できる等の多くの効果が得られる。
p+n+ソース・ドレイン形成工程でフオトエツチ
ング処理が従来法の２回に比べて１回に減少する
ことになり、又、従来法での拡散マスクのための
２回にわたるCVDデポジシヨン工程が不要とな
つた。したがつて本発明によれば(1)工程が短縮さ
れるとともに簡易化される、(2)マスクによる誤差
が少ないから高歩留り化できる、(3)表面の段差が
少ないためアルミニウム配線の断線不良が少なく
なる、(4)製品の信頼性が向上する、(5)コストが節
減できる等の多くの効果が得られる。
本発明は前記実施例に限定されるものでなく、
本発明の思想から逸脱しない限りにおいて多くの
形で応用できる。
本発明の思想から逸脱しない限りにおいて多くの
形で応用できる。
第１図ａ〜ｆは本発明によるCMOSプロセスの
一実施例において主要工程の半導体装置の形態を
示す縦断面図である、第２図ａ〜ｃは本発明によ
るMOSプロセスの他の実施例において一部の主
要工程の半導体装置の形態を示す縦断面図であ
る。 １……n-型Si半導体基板、２……p-ウエル、
３……フイールド酸化物膜、４，５……一部ゲー
トとなる酸化物膜、６，７……ポリシリコンゲー
ト、８……フオトレジスト・マスク、９……n+
型ソース、１０……n+型ドレイン、１１……酸
化物膜、１２……ｐ型ソース、１３……ｐ型ドレ
イン、１４……フオトレジスト・マスク、１５…
…p+型ソース、１６……p+型ドレイン、１７…
…酸化物膜、１８……n+型ソース、１９……n+
型ドレイン。
一実施例において主要工程の半導体装置の形態を
示す縦断面図である、第２図ａ〜ｃは本発明によ
るMOSプロセスの他の実施例において一部の主
要工程の半導体装置の形態を示す縦断面図であ
る。 １……n-型Si半導体基板、２……p-ウエル、
３……フイールド酸化物膜、４，５……一部ゲー
トとなる酸化物膜、６，７……ポリシリコンゲー
ト、８……フオトレジスト・マスク、９……n+
型ソース、１０……n+型ドレイン、１１……酸
化物膜、１２……ｐ型ソース、１３……ｐ型ドレ
イン、１４……フオトレジスト・マスク、１５…
…p+型ソース、１６……p+型ドレイン、１７…
…酸化物膜、１８……n+型ソース、１９……n+
型ドレイン。
Claims (1)
- １ 半導体基板の一主面にアクテイブ領域として
第１導電型半導体領域と第２導電型半導体領域と
を形成するとともに各アクテイブ領域の周囲のフ
イルド領域に厚い絶縁膜を形成する工程、各導電
型半導体領域表面に一部がゲート絶縁膜となる薄
い半導体酸化膜を形成する工程、前記酸化膜の上
のゲート部分に多結晶半導体層を形成する工程、
全面に第１導電型をつくる不純物を前記酸化膜を
突き抜けない程度のエネルギ条件でイオン打込み
する工程、第１導電型領域表面に露出する前記酸
化膜を除去した状態で熱処理を行なうことにより
第２導電型領域表面のソース・ドレイン部分に前
記酸化膜よりの第１導電型不純物を拡散する工
程、露出する第１導電型半導体領域表面及び酸化
膜で覆われた第２導電型半導体領域表面に新しい
酸化膜を形成する工程、第２導電型をつくる不純
物を酸化膜厚の差を利用して第１導電型半導体領
域表面のソース・ドレイン部分に選択的にイオン
打込みする工程とを少なくとも包含する相補型
MOS半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11653578A JPS5543850A (en) | 1978-09-25 | 1978-09-25 | Manufacture of complementary mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11653578A JPS5543850A (en) | 1978-09-25 | 1978-09-25 | Manufacture of complementary mos semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5543850A JPS5543850A (en) | 1980-03-27 |
| JPS6115595B2 true JPS6115595B2 (ja) | 1986-04-24 |
Family
ID=14689522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11653578A Granted JPS5543850A (en) | 1978-09-25 | 1978-09-25 | Manufacture of complementary mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5543850A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4474624A (en) * | 1982-07-12 | 1984-10-02 | Intel Corporation | Process for forming self-aligned complementary source/drain regions for MOS transistors |
| US4480375A (en) * | 1982-12-09 | 1984-11-06 | International Business Machines Corporation | Simple process for making complementary transistors |
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPS59214253A (ja) * | 1983-05-20 | 1984-12-04 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPH0795533B2 (ja) * | 1985-09-20 | 1995-10-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS6341101A (ja) * | 1986-08-06 | 1988-02-22 | 株式会社ト−マ | 小径木ひき板とその製造方法 |
| JPH0635122B2 (ja) * | 1987-01-23 | 1994-05-11 | 株式会社トーマ | 小径木ひき板積層板の製造方法 |
-
1978
- 1978-09-25 JP JP11653578A patent/JPS5543850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5543850A (en) | 1980-03-27 |
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