JPH0795533B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0795533B2 JPH0795533B2 JP60206380A JP20638085A JPH0795533B2 JP H0795533 B2 JPH0795533 B2 JP H0795533B2 JP 60206380 A JP60206380 A JP 60206380A JP 20638085 A JP20638085 A JP 20638085A JP H0795533 B2 JPH0795533 B2 JP H0795533B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- fet
- active layer
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕 従来の製造方法で無添加半絶縁性GaAs基板上のシヨツト
キー（Schottky）ゲート電極電界効果トランジスタ（FE
T）集積デバイスを製造する場合の問題点を述べる、 FETを基本素子とする集積デバイスを構成する場合、集
積デバイスの速度、設計の自由度を決定するものにFET
閾値電圧Vth、相互コンタクタンスgmがあり、集積デバ
イスの基板設計寸法が同一であればそれらのパラメータ
が自由度を決定する。例えばエンハンストメント型FET
（E-FET）とデプレシヨン型FET（D-FET）とで構成され
るE/Dインバータを基本とするダイレクトカツプルドFET
ロジツク（DCFL）回路による集積デバイスの場合、E-FE
TのVthとgmとが回路の速度に大きな影響を与える。Vth
の値は回路の設計仕様の理論振幅で決められるが、LOW
レベルはノイズマージン、ハイレベルはシヨツトキーゲ
ートのシヨツトキー障壁高さφB、gmにより制限を受け
る。速度を速くする為にはVthは低い方が良いが、ノイ
ズマージンが無くなるので、ある程度高さを要する。従
つて速度を上げる為にはgmの改善が重要である。
キー（Schottky）ゲート電極電界効果トランジスタ（FE
T）集積デバイスを製造する場合の問題点を述べる、 FETを基本素子とする集積デバイスを構成する場合、集
積デバイスの速度、設計の自由度を決定するものにFET
閾値電圧Vth、相互コンタクタンスgmがあり、集積デバ
イスの基板設計寸法が同一であればそれらのパラメータ
が自由度を決定する。例えばエンハンストメント型FET
（E-FET）とデプレシヨン型FET（D-FET）とで構成され
るE/Dインバータを基本とするダイレクトカツプルドFET
ロジツク（DCFL）回路による集積デバイスの場合、E-FE
TのVthとgmとが回路の速度に大きな影響を与える。Vth
の値は回路の設計仕様の理論振幅で決められるが、LOW
レベルはノイズマージン、ハイレベルはシヨツトキーゲ
ートのシヨツトキー障壁高さφB、gmにより制限を受け
る。速度を速くする為にはVthは低い方が良いが、ノイ
ズマージンが無くなるので、ある程度高さを要する。従
つて速度を上げる為にはgmの改善が重要である。
gmは第２図（ａ）の基板21に選択イオン注入により形成
される活性層22のキヤリア濃度で決まる。gmは次式
（１）で与えられ、活性層22の濃度に比例する。
される活性層22のキヤリア濃度で決まる。gmは次式
（１）で与えられ、活性層22の濃度に比例する。
IDSは第２図（ａ）において空乏化していない残りの活
性層31を通り流れる電流であり、VGはゲート・ソース間
電圧である。第２図（ｂ）においてVG′はVGより電圧を
大きくした場合で、IDS′、31′はその場合に対応する
状態を示している。上記（１）のｖはキヤリアの速度、
Ｎはその濃度、ＳはVGが変化した為に変化した空乏層の
ソース・ドレイン方向に垂直な断面積、ｑは素電荷量で
ある。
性層31を通り流れる電流であり、VGはゲート・ソース間
電圧である。第２図（ｂ）においてVG′はVGより電圧を
大きくした場合で、IDS′、31′はその場合に対応する
状態を示している。上記（１）のｖはキヤリアの速度、
Ｎはその濃度、ＳはVGが変化した為に変化した空乏層の
ソース・ドレイン方向に垂直な断面積、ｑは素電荷量で
ある。
Ｎの濃度はVthの設計値により次式（２）で基本的に決
められる。
められる。
Ｎ（ｘ）＝Ｎ一定、εはGaAsの誘電率、ｄは活性層の厚
さと仮定した場合Vthは次式（３）の様になる。
さと仮定した場合Vthは次式（３）の様になる。
φBは基板材料及び電極材料、Vthは回路上の要求で前述
のように決められてしまうので、（３）式の右辺第２項 は一義的に決められてしまう。従つて決められたVthに
おいてgmを大きくする為には（１）式と（３）式からな
るようにＮを高くし、ｄを薄くすればよい。しかしＮを
高くすると第２図（ｄ）及びこの（ｄ）の点線で囲んだ
部分の拡大図に示したようにシヨツトキー障壁の厚さtB
が薄くなり、順方向電流IfがφBよりも小さいバイアス
でトンネル効果によりながれてしまい空乏層の伸縮をゲ
ート電極バイアス製御することが出来なくなつてしま
う。故にgmを上げVthの自由度を広げる為にはこの点を
改善しなければならない。
のように決められてしまうので、（３）式の右辺第２項 は一義的に決められてしまう。従つて決められたVthに
おいてgmを大きくする為には（１）式と（３）式からな
るようにＮを高くし、ｄを薄くすればよい。しかしＮを
高くすると第２図（ｄ）及びこの（ｄ）の点線で囲んだ
部分の拡大図に示したようにシヨツトキー障壁の厚さtB
が薄くなり、順方向電流IfがφBよりも小さいバイアス
でトンネル効果によりながれてしまい空乏層の伸縮をゲ
ート電極バイアス製御することが出来なくなつてしま
う。故にgmを上げVthの自由度を広げる為にはこの点を
改善しなければならない。
この発明は上述した従来の製造方法により生じた欠点を
改良したものでgmの高い、Vth制御範囲の広い半導体装
置が得られる製造方法を提供することを目的とする。
改良したものでgmの高い、Vth制御範囲の広い半導体装
置が得られる製造方法を提供することを目的とする。
本発明は従来用いられている選択イオン注入工程により
活性領域の島を形成後、自己整合により高濃度キヤリア
密度を有するソース・ドレインを形成する為のイオン注
入マスクとなる耐熱，耐腐食性の高導電率を有するゲー
ト電極薄膜を形成する工程の間に基板上の元素を含む半
絶縁性物質で構成される高抵抗（半絶縁性も含む）の薄
膜（バンドギヤツプの異なる結晶薄膜等も含む）を形成
する工程を設けることを特徴とする半導体装置の製造方
法を提供する。
活性領域の島を形成後、自己整合により高濃度キヤリア
密度を有するソース・ドレインを形成する為のイオン注
入マスクとなる耐熱，耐腐食性の高導電率を有するゲー
ト電極薄膜を形成する工程の間に基板上の元素を含む半
絶縁性物質で構成される高抵抗（半絶縁性も含む）の薄
膜（バンドギヤツプの異なる結晶薄膜等も含む）を形成
する工程を設けることを特徴とする半導体装置の製造方
法を提供する。
従来のFETにおいて第２図（ｄ）に示されているシヨツ
トキー障壁の厚さtBが活性層濃度依存により高密度な場
合薄くなることがなくゲート順方向の耐圧が下る現象を
防ぐことができる。
トキー障壁の厚さtBが活性層濃度依存により高密度な場
合薄くなることがなくゲート順方向の耐圧が下る現象を
防ぐことができる。
従つて従来のFETの活性層キヤリア濃度よりも高い濃度
の活性層を有し、高いgmをもつFETの製造が出来ること
である。
の活性層を有し、高いgmをもつFETの製造が出来ること
である。
本発明の実施例を無添加半絶縁性GaAs基板の上にFETを
形成する場合を例にとり、第１図（ａ）〜（ｊ）を参照
して述べる。
形成する場合を例にとり、第１図（ａ）〜（ｊ）を参照
して述べる。
半絶縁性GaAs基板11に高濃度で浅い活性層12を形成する
ために低加速電圧でSiの選択イオン注入を行う。As雰囲
気でアニールを行い活性化する（第１図（ａ））。しか
るべき前処理を行つた後分子線エピタキシー法あるいは
化学堆積法により高抵抗の無添加GaAs結晶薄膜13を300
Å形成する（第１図（ｂ））。この後マグネトロンスパ
ツタ法，化学堆積法等により高融点耐腐食性金属例えば
タングステンＷの珪化物Ｗミリサイド薄膜14を基板と及
び前工程で形成された高抵抗薄膜とで作る応力が最低に
なるべく適当なSiの組成をもつようにして厚さ2000Å形
成する（第１図（ｃ））。こののちPEP工程によりエツ
チングのマスクとなるレジストパターン15を形成する
（第１図（ｄ））。リアクテイブイオンエツチング法に
よりPEP工程において形成されたレジストパターン15を
マスクとしてWSi薄膜14、無添加GaAs結晶薄膜をエツチ
ングする。この後PEP工程によりレジスト16をマスクと
する高濃度イオン注入の窓開けを行なう。前に形成した
電極パターン14,13をマスクとして自己整合により高濃
度のSiイオン注入17を行う（第１図（ｅ））。マスクに
したレジストをO2プラズマにより灰化して剥離した後、
しかるべき前処理後アニールを行う。ソース・ドレイン
引き出し電極オーミツクコンタクト18をAuGe蒸着後リフ
トオフ法でパターンニングし合金法により形成する（第
１図（ｆ））。
ために低加速電圧でSiの選択イオン注入を行う。As雰囲
気でアニールを行い活性化する（第１図（ａ））。しか
るべき前処理を行つた後分子線エピタキシー法あるいは
化学堆積法により高抵抗の無添加GaAs結晶薄膜13を300
Å形成する（第１図（ｂ））。この後マグネトロンスパ
ツタ法，化学堆積法等により高融点耐腐食性金属例えば
タングステンＷの珪化物Ｗミリサイド薄膜14を基板と及
び前工程で形成された高抵抗薄膜とで作る応力が最低に
なるべく適当なSiの組成をもつようにして厚さ2000Å形
成する（第１図（ｃ））。こののちPEP工程によりエツ
チングのマスクとなるレジストパターン15を形成する
（第１図（ｄ））。リアクテイブイオンエツチング法に
よりPEP工程において形成されたレジストパターン15を
マスクとしてWSi薄膜14、無添加GaAs結晶薄膜をエツチ
ングする。この後PEP工程によりレジスト16をマスクと
する高濃度イオン注入の窓開けを行なう。前に形成した
電極パターン14,13をマスクとして自己整合により高濃
度のSiイオン注入17を行う（第１図（ｅ））。マスクに
したレジストをO2プラズマにより灰化して剥離した後、
しかるべき前処理後アニールを行う。ソース・ドレイン
引き出し電極オーミツクコンタクト18をAuGe蒸着後リフ
トオフ法でパターンニングし合金法により形成する（第
１図（ｆ））。
こうして本発明の製造方法を実施し得られたFET（第１
図（ｆ））のゲート直下方向ａ−ａ′の断面を第１図
（ｇ）に掲げる。それらの物質が接触する前のバンドダ
イヤグラムを第１図（ｈ）に、接触後の順方向，逆方向
バイアス時のバンドダイヤグラムを第１図（ｉ），第１
図（ｊ）に掲げる。
図（ｆ））のゲート直下方向ａ−ａ′の断面を第１図
（ｇ）に掲げる。それらの物質が接触する前のバンドダ
イヤグラムを第１図（ｈ）に、接触後の順方向，逆方向
バイアス時のバンドダイヤグラムを第１図（ｉ），第１
図（ｊ）に掲げる。
ゲート電極14と活性層の間にうすいGaAs半絶縁層がある
為に活性層12の濃度を高くしてもシヨツトキー障壁の厚
さは従来製造方法により得られるFET（第２図（ａ））
のシヨツトキー障壁厚さ（第２図（ｄ）のt3）の活性層
濃度依存性とは異なり、ほとんど薄くならない。従つて
薄膜13の厚さと活性層12のキヤリア濃度を調節すること
により、従来の製造方法によるFETよりはVthの範囲が広
く取れ、gmの高いFETが本発明の製造方法の実施により
得られる。
為に活性層12の濃度を高くしてもシヨツトキー障壁の厚
さは従来製造方法により得られるFET（第２図（ａ））
のシヨツトキー障壁厚さ（第２図（ｄ）のt3）の活性層
濃度依存性とは異なり、ほとんど薄くならない。従つて
薄膜13の厚さと活性層12のキヤリア濃度を調節すること
により、従来の製造方法によるFETよりはVthの範囲が広
く取れ、gmの高いFETが本発明の製造方法の実施により
得られる。
又前述の実施例においてゲート電極金属薄膜と基板の間
に無添加GaAs結晶薄膜形成工程で高抵抗の薄膜を設ける
例を記したが、前記の薄膜の換りにバンドギヤツプが基
板のそれより大きい例えば無添加GaAlAs高抵抗薄膜を形
成しても目的を達することができる。
に無添加GaAs結晶薄膜形成工程で高抵抗の薄膜を設ける
例を記したが、前記の薄膜の換りにバンドギヤツプが基
板のそれより大きい例えば無添加GaAlAs高抵抗薄膜を形
成しても目的を達することができる。
又前述の実施例等において高融点耐腐食性金属及びそれ
らの珪化物ないし多層膜を形成する工程の後、絶縁膜を
例えば化学堆積法によりSiO2を形成し、イオン注入のマ
スクキング能力を向上させると素子設計でとれるイオン
注入プロジエクシヨンレンジを広げることができ設計の
より広い自由度、FETの高性能化（寄生容量の低減化）
が得られ目的を達することができる。
らの珪化物ないし多層膜を形成する工程の後、絶縁膜を
例えば化学堆積法によりSiO2を形成し、イオン注入のマ
スクキング能力を向上させると素子設計でとれるイオン
注入プロジエクシヨンレンジを広げることができ設計の
より広い自由度、FETの高性能化（寄生容量の低減化）
が得られ目的を達することができる。
又前述の実施例等において得られる高性能なFETを少な
くとも一つは含む半導体装置と絶縁膜を相互につみ重
ね、それらの半導体装置を接続する工程を施せば発明の
効果で述べた高性能なFETをすくなくとも１つは含む半
導体装置が多層に重なつた更に高性能（集積度，多機
能）な半導体装置が得られる。
くとも一つは含む半導体装置と絶縁膜を相互につみ重
ね、それらの半導体装置を接続する工程を施せば発明の
効果で述べた高性能なFETをすくなくとも１つは含む半
導体装置が多層に重なつた更に高性能（集積度，多機
能）な半導体装置が得られる。
又前述の実施例においてゲート電極材料となる薄膜例え
ば多結晶質ゲルマニウムGe薄膜を形成し、その薄膜を単
結晶（P.N型両方含む）化し多結晶なものからなるFETよ
りはさらに高性能なFETを前述の実施例等で含む工程で
得られるFETのゲート電極及びその膜と同層に形成する
ことができ更に高性能な半導体装置が得られる。
ば多結晶質ゲルマニウムGe薄膜を形成し、その薄膜を単
結晶（P.N型両方含む）化し多結晶なものからなるFETよ
りはさらに高性能なFETを前述の実施例等で含む工程で
得られるFETのゲート電極及びその膜と同層に形成する
ことができ更に高性能な半導体装置が得られる。
第１図は本発明実施例を説明する為の図、第２図は従来
例を説明するための図である。 11:無添加半絶縁性GaAs基板 12:活性層、13:高抵抗無添加GaAs結晶薄膜 14:高融点耐腐食性金属珪化物薄膜 15:ゲート電極レジストパターン 16:n+イオン注入マスク 17:n+イオン注入 21:無添加半絶縁性GaAs基板、22:活性層 23:高融点耐腐食性金属珪化物薄膜 28,28′：オーミツクコンタクト及びソースドレイン引
き出し電極 29,29′：ソース，ドレイン、30:空乏層 31:涸渇してない残りの空乏層
例を説明するための図である。 11:無添加半絶縁性GaAs基板 12:活性層、13:高抵抗無添加GaAs結晶薄膜 14:高融点耐腐食性金属珪化物薄膜 15:ゲート電極レジストパターン 16:n+イオン注入マスク 17:n+イオン注入 21:無添加半絶縁性GaAs基板、22:活性層 23:高融点耐腐食性金属珪化物薄膜 28,28′：オーミツクコンタクト及びソースドレイン引
き出し電極 29,29′：ソース，ドレイン、30:空乏層 31:涸渇してない残りの空乏層
Claims (1)
- 【請求項１】GaAs基板上に選択的にイオン注入し、活性
層を形成する工程と、前記GaAs基板を構成する元素を含
む物質で構成される絶縁性ないし半絶縁性の高抵抗薄膜
ないしバンドギャップが基板より大きい物質の薄膜を形
成する工程と、前記工程で形成した薄膜の上に高融点耐
腐食性金属、あるいはそれらの珪化物からなる第２の薄
膜を形成する工程と、前記第２の薄膜をリソグラフィ工
程により加工する工程と、前記工程で加工したパターン
をマスクとして自己整合構造でイオン注入する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206380A JPH0795533B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206380A JPH0795533B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267815A JPS6267815A (ja) | 1987-03-27 |
| JPH0795533B2 true JPH0795533B2 (ja) | 1995-10-11 |
Family
ID=16522379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206380A Expired - Lifetime JPH0795533B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795533B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622376B2 (ja) * | 1974-06-14 | 1981-05-25 | ||
| JPS5543850A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Manufacture of complementary mos semiconductor device |
-
1985
- 1985-09-20 JP JP60206380A patent/JPH0795533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6267815A (ja) | 1987-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |