JPS6243552B2

JPS6243552B2 -

Info

Publication number: JPS6243552B2
Application number: JP42380A
Authority: JP
Inventors: Hiroki Muta
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-01-07
Filing date: 1980-01-07
Publication date: 1987-09-14
Also published as: JPS5698874A

Description

【発明の詳細な説明】本発明はシヨツトキ障壁ゲート型電界効果トラ
ンジスタ，更には当該トランジスタを用いた集積
回路等の半導体装置の製作を容易にする製造方法
を提供するものである。

一般に電界効果トランジスタは、ゲートの構造
により、(1)接合ゲート型、(2)シヨツトキー障壁ゲ
ート型、(3)絶縁ゲート型の３種に大別される。電
界効果トランジスタの動作は、ゲート端子に信号
電圧を印加することによりソースとドレイン両電
極間に流れる多数キヤリアによる電流の通路すな
わちチヤネルの抵抗を変化させることによるもの
である。電界効果トランジスタには高入力インピ
ーダンスであること、少数キヤリアの蓄積効果が
ないのでスイツチング速度が速いこと、などの優
れた特長がある。そのため、増幅用のみならずそ
の他論理素子としても、接合ゲート型および絶縁
ゲート型の電界効果トランジスタが多く用いられ
ている。一般に、電界効果トランジスタを評価す
るパラメータの１つとして相互コンダクタンス
gmが用いられている。この相互コンダクタンス
は、キヤリアの移動速度をμ、キヤリア濃度を
Ｎ、ソースとドレインとの間の距離をＬとする
と、gm∝μＮ／Ｌで与えられる。相互コンダク
タンスを大きくするには、出来るだけキヤリアの
移動度を大きくすること、できるだけソースとド
レインとの間の距離を小さくすること、等々の工
夫が必要となる。

現在、接合ゲート型電界効果トランジスタは、
拡散工程などの複雑な工程を含むため技術的にソ
ースとドレインとの間の距離を小さくすることは
困難である。一方絶縁ゲート型電界効果トランジ
スタの場合は、キヤリア移動度が接合ゲート型に
比較して著しく劣ることが欠点である。

シヨツトキ障壁ゲート型電界効果トランジスタ
は、工程が簡単でソースとドレインとの間の距離
を小さくすることが比較的容易であり、しかもキ
ヤリア移動度は接合ゲート型と同様バルクの移動
度が用いられる、等々の点で有利である。シヨツ
トキ障壁ゲート型電界効果トランジスタには、ゲ
ートバイアス電圧が零ボルトの時ソースとドレイ
ンとの間に電流が流れる空乏姿態動作型のもの
と、ゲートバイアス電圧が零ボルトの時電流が流
れない増加姿態動作型のものとの２種類がある。
空乏姿態動作型は、gmが大きく高周波増幅用デ
バイスとして用いられるが、論理回路を構成する
には入力および出力のレベルがシフトするためメ
モリ論理演算回路用素子としては不向きである
が、しかし論理回路構成における負荷としては用
いられている。一方増加姿態動作型は、ゲートバ
イアス電圧が零ボルトの時ソースとドレインとの
間に流れる電流が遮断されており、ゲートに順方
向バイアスを印加することによりソースとドレイ
ンとの間に電流通路（チヤネル）が形成されドレ
イン電流が増加する特徴を有する。従つてこの増
加姿態動作型電界効果トランジスタを用いると論
理回路を構成する場合に論理回路の入力信号と出
力信号のレベルを同じにすることができ、結果と
してそれらの論理回路を接続する場合その間にレ
ベルシフト回路を必要とせず回路がきわめて簡略
化出来るので回路構成上有利である。従つて論理
回路に於けるドライバーとして用いられている。

第１図にシヨツトキー障壁ゲート電界効果トラ
ンジスタの基本構造の概略を示す。P^-型高抵抗
シリコン結晶１１の表面に形成した基板結晶と反
対導電型のｎ層１２、シヨツトキーゲートを形成
するゲート金属電極１３、ソース・ドレインn⁺
層１４，１５より構成されている。１７は素子内
分離領域に設けたチヤネルストツパ領域であり、
１８は素子分離のための厚い酸化膜である。今チ
ヤネル層としてのｎ層の不純物濃度をＮ、シリコ
ンの比誘電率をε、真空の誘電率をε_０、電子の
電荷をｑ、シリコン結晶と金属との接触により形
成されるシヨツトキー障壁の拡散電位差をとす
ると、ゲートバイアスＶ_Gが零のときのシヨツト
キー障壁の空乏層１６の幅ｄはである。従つて今ｎ層の厚さをｔとすると、ｔ＞
ｄのとき前述した空乏姿態動作型となり、ｔｄ
のとき増加姿態動作型となる。

以下、メモリ及び論理集積回路のドライバー素
子として有利な増加姿態動作型のものを例にとり
ながら本発明による製造方法の詳細について述
べ、その全容を理解する一助とする。

増加姿態動作型シヨツトキー障壁ゲート電界効
果トランジスタの相互コンダクタンスgmは次式
で与えられる。

ｇ_n＝√２_０ _s・μ・（Ｗ／Ｌ）（√−_T−√−_G） (1) Ｖ_T＝（Nd²／２ε_０ε_s (2) Ｖ_Tは閾値電圧を与える。はシヨツトキー障
壁を形成する金属やシリコン結晶の不純物濃度に
よつて変るが、上式からは出来るだけ大きい方
が有利であることがわかる。現在、ｎ型シリコン
と金属との接触では、白金珪化物とシリコンとの
接触が最も大きく、＝0.85Vが得られている。
従つて金属として白金珪化物を用いると有利であ
ると云える。

第２図に白金珪化物―シリコン接触によるシヨ
ツトキ障壁FETを用いて、集積回路の従来の構
造の典型例を示す。従来の方法においては、Ｐ型
シリコン基板２１上に、素子間分離層２２、チヤ
ネルストツパとしてのP⁺領域２３、ソース・ド
レイン領域に相当するn⁺層２４ａ，２４ｂ，２
４ｃ、活性層としてのｎ層２５ａ，２５ｂを形成
した後に白金珪化物層によつてドライバFETの
ゲート電極２６ａ、負荷FETのゲート電極２６
ｂ、及びソース・ドレイン領域のオーミツク電極
２６ｃ，２６ｄを形成する。そしてこの場合、白
金珪化物層を形成するには、基板の単結晶シリコ
ンの上に直接白金を蒸着し所定のパターンを形成
した後熱処理して単結晶シリコンの表層部をとり
込んで白金珪化物層に転換するのを常とした。し
かしこうして単結晶シリコンを転換して得られる
白金珪化物―白金接触構造は、白金とSiO₂との
接着が悪い欠点があつた。そしてまたこうした従
来方法によるときは、ゲートおよびソース、ドレ
インの各電極部分こそ白金珪化物によつて形成で
きるものの、各電極から延在する素子間配線の方
はこれらの電極と同一層化し同時に形成すること
は出来ず、必ず第２図に示すような多層構造とせ
ざるを得なかつた。従つて仮にゲートあるいはソ
ース・ドレイン各電極から延在する配線を設けよ
うとするならば、まずゲート上あるいはソース、
ドレイン上に白金珪化物による電極２６ａ，２６
ｂ，２６ｃ，２６ｄを形成した後、全面に層間絶
縁膜２７を形成するための絶縁膜を形成し、ゲー
ト上あるいはソース、ドレイン上にコンタクトホ
ール２８を形成し、しかる後他の配線材で配線２
９を設けるような構造で設計せざるを得なかつ
た。その一例を第２図で示せば、例えばゲート長
１μｍのゲートに２×２μｍの大きさのコンタク
トホールを形成しようとすると、スルーホールを
形成する穴あけに要する余裕をも含めてゲート領
域の大きさ形状を設計することが必要となり、４
×４μｍ程度の、スルーホールを形成するだけに
有効な、ゲートにとつては不要な領域２０１をつ
け加えなければならなかつた。このことは面積増
大の原因となるばかりか、この部分はゲートの役
目としては不要な部分である上にゲートの容量の
みは増大する結果を招いていた。すなわち高集積
化のためには大きな障害となるし、また高速化の
ためにも大きな障害となるというわけで良いこと
がなかつた。また多層構造となるため、製造工程
が複雑となる欠点も当然に生じていた。

本発明の目的は、上記欠点を除去し、ゲート、
ソース、ドレインの各電極を多結晶状もしくはア
モルフアス状のシリコンを転換した白金珪化物で
構成すると共に、各電極から延在する配線をも同
一の工程で同一層で形成し得るようにして、シヨ
ツトキ障壁ゲート電界効果トランジスタを用いた
集積回路の製造工程を簡略化し、制御性に優れ、
実施も容易な、集積回路の製造方法を提供するこ
とにある。

本発明にれば、第１導電型の半導体基板結晶表
面に素子間分離のための厚い酸化膜領域およびそ
の下層にチヤネルストツパーとして前記基板およ
び高濃度の第１導電型不純物添加領域を形成する
工程、前記基板表面に薄い酸化膜を形成する工
程、当該薄い酸化膜形成領域中にあつて将来シヨ
ツトキーゲート領域となすべき部分を覆うように
第１のマスク被膜を形成する工程、該第１のマス
ク被膜をマスクとしてソース、ドレインとなすべ
き部分に第２導電型不純物を高濃度添加する工
程、前記第１のマスク被膜を除去し、前記薄い酸
化膜を通して活性領域を形成するために第２導電
型不純物を全面に前工程よりも低濃度で添加する
工程および前記処理により形成された低濃度不純
物添加領域を熱処理して活性領域となす工程、ゲ
ートとなすべき領域にはシヨツトキ接合をまたソ
ース、ドレインとなすべき領域にはオーミツク接
合をそれぞれ形成するために、前記薄い酸化膜の
それぞれの電極領域を開孔し、さらにそれぞれの
電極領域（ゲート、ソース、ドレイン）からフイ
ールド領域に延在する素子の電極配線もしくは素
子間配線領域のパターンを形成すべく第２のマス
ク被膜を形成する工程、前記ゲート、ソース、ド
レインの各電極領域の前記薄い酸化膜を腐蝕除去
する工程、こうして得た基板表面の全域に多結晶
状もしくはアモルフアス状のシリコン層と白金層
および白金との合金化温度が充分に高い白金以外
の金属層をこの順に積層して形成する工程、前記
第２のマスク被膜の上に付着した不要の部位のシ
リコン層と白金層及び白金との合金化温度が充分
に高い白金以外の金属層を第２のマスク被膜と共
に除去し、ゲート、ソース、ドレンの各電極領域
およびそれぞれの電極から延在する素子間配線、
電極配線両領域に前記多結晶状もしくはアモルフ
アス状のシリコン層、白金層及び白金との合金化
温度が充分に高い白金以外の金属の層からなる多
層膜を残留形成する工程、前記処理により得られ
た多層膜を熱処理することによつて、ゲート領域
にある前記多層膜中の白金層及び多結晶状もしく
はアモルフアス状のシリコン層と前記活性領域の
表層部とを反応させて白金珪化物層に転換し残留
した低濃度の活性領域との間にシヨツトキ接合を
形成し、さらにソース・ドレイン領域では前記多
層膜中の白金層及び多結晶状もしくはアモルフア
ス状のシリコン層と前記高濃度の第２導電型不純
物添加領域の表層部とを反応させて白金珪化物層
に転換し残留した高濃度の第２導電型不純物添加
領域との間にオーミツク接触を形成し、さらに、
それぞれの電極から延在する素子間配線領域にお
いては前記多層膜中の白金層の下層部と多結晶状
もしくはアモルフアス状のシリコン層とを反応さ
せて白金珪化物層に転換し更にその上層には残留
した白金層及び白金とは合金化が進んでいない白
金との合金化温度が充分に高い白金以外の金属層
が積層した多重配線層を形成する工程と、を備え
た半導体装置の製造方法を得る。

以下本発明の典型的な実施の一例について図面
を用いながら詳細に説明する。

第３図は、本発明をより具体的に理解するため
に、それを実施することによつて実現可能となつ
た新規な構造上の観点をも踏えて説明する集積回
路の部分立体図である。本発明によれば例えば第
３図にみられるように、Ｐ型基板３１の上に素子
分離層３２、チヤネルストツパとしてのP⁺領域
３３、ソース・ドレイン領域に相当するn⁺層３
４ａ，３４ｂ，３４ｃ、活性層としてのｎ層３５
を形成した後、白金珪化物層によつてシヨツトキ
接合としてのゲート電極３６ａ，３６ｂの３５に
接する部分、及びソース・ドレイン領域のオーミ
ツク電極３６ｃ，３６ｄ，３６ｂの３４ｂに接す
る部分が形成される。このとき白金珪化物層の上
にはあらかじめ白金との合金化温度が充分に高い
白金以外の金属層が形成されているが、この点は
本発明の大きな特徴である。この白金以外の金属
層の候補としてはタングステンやモリブデン等が
あるが白金珪化物よりは比抵抗が小さい為、抵抗
の低減化ひいては集積回路の高速化に有用であ
る。

そして更に本発明によれば、これら各電極から
延在する素子間配線３８（３６ｂ及び３７ｂが３
２の上に延在したＣ→Ｄの部分）や層間配線（図
示せず）をも同一の工程で同時に形成できる。し
かも前記各電極を構成するのに用いたと同じ材料
同じ出発構造で形成でき、その上、形成後の構造
はより配線に適した前記各電極とは異なる構造の
ものとして、電気的にも直接前記各電極に接続し
た形で形成できるのである。すなわち、本発明に
よれば、配線層を少くとも１層分は減少させるこ
とができ、接続のためのコンタクトホールが不要
となるため、歩留が向上し、高集積化に有用であ
る。この配線部分についても前記電極部分で述べ
た低抵抗化の効果があることは当然である。

そして更に、本発明によれば、３８と例示した
ように前記各電極から延在する素子間配線や層間
配線が３層構造のものとして構成される。即ち、
下層は電極を構成する白金珪化物層３６ｂから延
在した白金珪化物層であり、中間層は白金層３９
であり、最上層は電極層３７ｂがそのまま延在し
た白金との合金化温度が充分に高い白金以外の金
属たとえばタングステンやモリブデン等からなる
層である。この配線領域における中間層及び最上
層の機能は、前記各電極領域における白金以外の
金属の層のそれと同様である。このようにして配
線が独立した別個の層でなくなつたことは、少く
とも配線が１層分は減少することであり、従来不
可欠であつた接続のためのコンタクトホールが不
要になり、それに伴う寄生容量が低減化でき、歩
留が向上し、高集積化は勿論、高速化に極めて有
効である。

次に第４図として第３図の中に切断線Ａ―Ｂ―
Ｃ―Ｄ―Ｅ―Ｆで示した部分の断面を示しなが
ら、本発明の一例を工程の順を追いながら詳細に
説明する。第４図ａは比抵抗数十ΩcmのＰ型シリ
コン基板４１（第３図の３１に相当する。以下第
３図の相当記号を必要に応じて括弧して示し、参
考とする。）を用いて従来のｎチヤネルMOS型集
積回路の製造方法と同一の工程で選択酸化法によ
つて、チヤネルストツパーとしてのP⁺層４３，
３３および厚いフイルド酸化膜４２，３２を形成
した後に500Å以下の薄い酸化膜４４を形成す
る。その後第４図ｂに示すように光露光法、Ｘ線
露光法あるいは電子ビーム露光法等の写真蝕刻法
によつてソース、ドレイン領域を開孔し、レジス
ト等で形成した層４５をマスクとして、例えばイ
オン注入法等の添加方法によつて10¹⁵〜10¹⁶cm^-2
の不純物を矢印の方向に注入し、n⁺層４６（第
３図の切断面ABに現われる３４ｃ，３４ｂ及び
切断面EFに現われる３４ｃ）を形成する。次に
第４図ｃに示すように、マスク層４５を除去した
後、全面にリン、ヒ素、アンチモン等のｎ型不純
物を例えばイオン注入等々の添加方法によつて矢
印の方向に注入し、活性層としてのｎ層４７，３
５を形成する。つづいて第４図ｄにみるように、
シヨツトキー障壁を形成するゲート領域あるいは
ソース・ドレインのオーミツク接合を形成する領
域の両領域上の薄い酸化膜４４をレジスト等で形
成したマスク層４９を用いて写真蝕刻法によつて
開孔除去する。次いで第４図ｅに示すように、多
結晶状あるいはアモルフアス状のシリコン層５０
と白金層５１及びモリブデンやタングステン等の
白金との合金化温度が充分に高い白金以外の金属
層５２をこの順で望むらくは連続して同一真空内
で蒸着するなどの方法で形成する。このとき活性
層４７，３５の厚さと、多結晶状あるいはアモル
フアス状のシリコン層５０及び白金層５１の厚さ
を制御しその後の熱処理工程によつて反応させ所
望の白金珪化物層を形成するが、このとき白金珪
化物化せずに残留する活性層４７，３５の厚さが
所定の閾値電圧を得るに必要な厚さになるように
多結晶状あるいはアモルフアス状のシリコン層５
０及び白金層５１の厚さを制御するわけである。
次いで第４図ｆの如く、マスク層４９の上に付着
されている多結晶状あるいはアモルフアス状のシ
リコン層５０、白金層５１及び白金以外の例えば
モリブデン層５２の不要部分を所謂リフトオフ法
によつてマスク層４９と共に除去すると、ゲート
領域及びソース・ドレインのオーミツク接合領域
および上記各電極から延在するフイールド領域上
の配線を形成すべき部位にのみ多結晶状あるいは
アモルフアス状のシリコン層５０と白金層５１及
び例えばモリブデンやタングステン等の白金との
合金化温度が充分に高い白金以外の金属層５２を
この順に積層した多層膜５３が残留形成される。

次に窒素あるいは水素等の非酸化性の雰囲気中
にて、400〜500℃の温度で熱処理を行うことによ
つて、第４図ｇに左下りの密な平行斜線を施して
示したように、ゲート、ソース、ドレイン各領域
（３６ａ，３６ｂのＢ及びＥ領域、３６ｃ，３６
ｄ）にある多層膜５３中の白金層５１は多結晶状
もしくはアモルフアス状のシリコン層５０の全て
とその下層にある活性領域の表層部をとり込んだ
形で合金化反応を起し白金珪化物層５４に転換す
る。このときゲート領域に形成された白金珪化物
層（３６ａ，３６ｂのＢ領域の一部等の３５に接
する部分）は低濃度の活性領域３５の残留部分と
接触するのでシヨツトキー障壁を作り、ソース・
ドレイン領域の白金珪化物層（３６ｄ，３６ｃ，
３６ｂのＢ領域の一部で３４ｂに接する部分）は
高濃度不純物添加領域に接触するのでオーミツク
接触となる。すなわち、本発明によるときは同一
材料を用いた単一の処理工程で同時に２種類の相
反する特性を有する接触障壁を形成できるのであ
る。そしてこのとき、モリブデンやタングステン
等の白金との合金化温度が充分に高い白金以外の
金属層５２はこの工程によつても殆んど変化を受
けずほぼそのままの５２の状態で残留するから、
これら各電極は白金珪化物層５４及びモリブデン
やタングステン等の金属からなる層５２の２層構
造となる。白金珪化物は充分に導体として機能す
るが、白金やモリブデンやタングステン等の金属
と比較すればやはり大きな比抵抗値を呈するの
で、この２層構造は配線抵抗の低減に寄与するこ
とになり、高速化高密度化の観点からも有益であ
る。

このようにして各電極が形成されると共に、各
電極から延在する素子間配線や層間配線等の配線
領域もまた、同時に同一の工程でしかも各電極と
電気的に直接接続された構造のものとして形成で
きるのも本発明の大きな特徴の１つである。すな
わち、この工程の熱処理によつて、素子分離層４
２，３２上に配置された部位の多層膜５３中にお
いても、前記各電極領域の多層膜５３と共に合金
化反応を起し白金珪化物層を形成するわけであ
る。しかしこの領域では多層膜５３の下は素子分
離層４２，３２を構成している厚い酸化膜であ
り、合金化反応に際して有効なシリコンの供給源
（もしくは白金の拡散可能領域）とはなり得な
い。従つて合金化反応は専ら白金層５１及び多結
晶状もしくはアモルフアス状のシリコン層５０の
２層間でのみ進行し、多結晶状もしくはアモルフ
アス状のシリコン層５０を使い尽くしたところで
合金化が終了してしまい薄い白金珪化物層５５を
形成する。白金層５１の上層部は白金のまま残留
し多少薄くはなるが白金層５６，３９を形成す
る。このときモリブデンやタングステン等の白金
との合金化温度が充分に高い白金以外の金属層５
２の振舞は前記各電極領域におけるのと同様であ
る。このようにして構成した３層構造は、前記各
電極領域以上に低抵抗化が重要な配線抵抗の低減
に大きく寄与する。従来、シリコン酸化膜の上に
直接白金層を形成しようとしても相互の接着強度
が小さく、有効な白金配線は絶望視されていた
が、本発明はそれを、多結晶状もしくはアモルフ
アス状のシリコン層５０を介在させることで見事
に解決したものであり、その効果は卓越したもの
である。

この後の工程は、通常のMOS型集積回路の製
造方法に準拠してさしたる不都合は生じない。す
なわち、層間絶縁膜５７の形成、コンタクトホー
ル５８の形成と進め、アルミニウムあるいはモリ
ブデン等で構成した上部接続配線５９を設けて、
素子間配線を完了して目的とするシヨツトキー障
壁ゲート電界効果トランジスタを含む集積回路が
一応完成する。この状態を示したのが第４図ｈで
ある。

以上の説明では、専ら白金層と多結晶状もしく
はアモルフアス状のシリコン層との反応、更には
多結晶状もしくはアモルフアス状のシリコン層を
介してその下の単結晶シリコン基板とを反応させ
て、白金珪化物層を形成する本発明の方法に注意
して説明してきた。しかし一般的に白金珪化物層
の形成方法としては、初めから白金珪化物の組成
のものを蒸着ソースあるいはスパツタターゲツト
として作成しておき、これによつて白金珪化物の
形で直接付着させることも考えられる。しかしこ
のように白金珪化物の組成のソースを作つたとし
ても、付着され形成される薄膜の組成として所望
の白金珪化物の組成を得ることは極めて難しい。
そしてたとえば薄膜の組成が白金過剰になつたり
すると、その後の熱処理によつて、その過剰の白
金が基板を構成するシリコンと反応してしまうた
め、あらかじめ規定していた活性層のｎ層の厚さ
が白金に喰われた分だけ変動してしまう。この変
動分に再現性があればまだよいが上記の一般的な
方法ではその量のコントロールが難かしく、再現
性は全く期待出来ないので好ましくはない。

本発明によれば、白金層及び多結晶状あるいは
アモルフアス状のシリコン層はそれぞれ独立に付
着させ、それらの膜厚を制御することで目的を達
し得るので、その制御性はきわめて良くその再現
性もまた良い。熱処理条件を制御する技術の水準
は充分に高いため、熱処理によつて形成される白
金珪化物層の厚さも再現性良く制御でき、この反
応によつて喰われる活性領域の厚さも高精度に制
御できるため、シヨツトキー障壁ゲート電界効果
トランジスタの閾値電圧を制御する上での再現性
という点から最も優れた手段であると云える。

以上本発明について詳述したが、本発明の特徴
とするところは、多結晶状あるいはアモルフアス
状のシリコン層と白金層及び白金との合金化温度
が充分に高い白金以外の金属たとえばモリブデン
やタングステン等の層をこの順に積層形成してお
き、その後の唯一の熱処理工程によつてゲート領
域のシヨツトキー障壁及びソース・ドレイン領域
のオーミツク接触を一度に形成すると同時に、各
電極のそれぞれから延在する配線をも同一工程で
形成し、かつ従来酸化シリコン層との接着性が悪
く実用化の難しかつた白金配線を、それらの間に
多結晶状あるいはアモルフアス状のシリコン層を
はさむことによつて接着性を強化し、最終的には
熱処理によつて白金珪化物層―白金層―モリブデ
ンもしくはタングステン等の金属層の３層構造と
して実用化に成功した点にある。また従来の方法
では、ゲート電極あるいはソース，ドレイン電極
からフイールド領域に延在する配線を形成する場
合には各電極の上に一旦層間絶縁膜を形成し、コ
ンタクトホールを通して配線を形成すると云う複
雑な工程が必要となつていたが、本発明によれば
それらの工程が不要となるため工程が大幅に簡略
化される。また従来方法ではコンタクト領域が必
要となるため不要の面積を必要としたが、本発明
によるときはその様な領域が不要となるため、高
密度化がはかれると共に不要容量の削減をも達成
できるので、結果として集積回路としての総合性
能を大幅に向上させることができる。このこと
は、前に説明した白金層と酸化シリコン層との接
着強度の問題を解決する新規な方法が新らたに開
発されたと仮定してもなお残るであろう問題を
も、本発明は既に解決しているということであ
る。

【図面の簡単な説明】

第１図はシヨツトキー障壁ゲート電界効果トラ
ンジスタの基本構造を示す概略図、１１はP^-型
高抵抗シリコン基板結晶を、１２は基板と反対導
電型のｎ層を、１３はゲート電極を、１４，１５
はそれぞれソース，ドレイン電極を、１６はゲー
ト電極下のシヨツトキー接触による空乏層の拡が
りを、１７は素子間分離領域に設けたチヤネルス
トツパを、１８は素子分離のための酸化膜を、そ
れぞれ示す。第２図は従来方法によつて形成されたシヨツト
キーゲート電界効果トランジスタを含む集積回路
の典型的な構造を示した立体断面図である。２１
はＰ型基板を、２２は素子分離層を、２３はチヤ
ネルストツパとしてのP⁺領域を、２４ａ，２４
ｂ，２４ｃ，はそれぞれソース・ドレイン領域の
n⁺層を、２５ａ，２５ｂは活性領域としてのｎ
層を、２６ａはゲート電極を、２６ｂの２５ｂに
接する部分は負荷FETのゲート電極を、２６
ｃ，２６ｄ及び２６ｂの２４ｂに接した領域は
n⁺層のオーミツク電極を、２７は層間絶縁膜
を、２８はコンタクトホールを、２９は素子間接
続のための上層配線を、２０１はスルーホール形
成のためにゲート領域に設けられた電極部分を、
それぞれ示す。第３図は本発明によつて得られた集積回路の典
型的な構造の一例についてその一部を示す立体断
面図である。３１はＰ型基板を、３２は素子分離
層を、３３はチヤネルストツパとしてのP⁺層
を、３４ａ，３４ｂ，３４ｃはソース，ドレイン
領域に相当するn⁺層を、３５は活性層としての
ｎ層を、３６ａ及び３６ｂの３５に接する領域は
シヨツトキ接合によつて形成したゲート電極を、
３６ｃ，３６ｄ及び３６ｂの３４ｂに接した領域
はソース，ドレイン領域に相当するオーミツク電
極を、３８は素子間配線が電極と同一層で形成さ
れている様子を示す配線領域、３７ａ，３７ｂ，
３７ｃ，３７ｄは各電極及び配線領域の低抵抗化
のために積層した金属層を、３９は領域３８にお
いて珪化物化されないで残留形成された白金属
を、それぞれ示す。切断線Ａ―Ｂ―Ｃ―Ｄ―Ｅ―
Ｆは第４図に示す断面領域の切断部分を示す。第４図ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈの各図
は、本発明の製造方法の典型的一例を示した工程
図である。４１はP^-型基板を、４２は素子分離
のための絶縁層を、４３はチネルストツパとして
のP⁺層を、４４は薄い酸化膜を、４５はレジス
ト等で形成したマスク層を、４６はソース、ドレ
インのn⁺層を、４７は活性領域としてのｎ層
を、４８はソース、ドレイン、ゲートの開孔部分
を、４９はレジスト等で形成したマスク層を、５
０，５１，５２はこの順に積層形成した多結晶状
もしくはアモルフアス状のシリコン層、白金層、
白金との合金化温度が充分に高い白金以外の金属
層を、５３は５０，５１，５２の多層膜をパター
ン化したものを、５４は電極領域の厚い白金珪化
物層を、５５は配線領域の薄い白金珪化物層を、
５６は残留形成される多少薄くなつた白金層を、
５７は層間絶縁層を、５８は上部配線へ更に接続
するためのコンタクトホールを、５９は上部配線
を、それぞれ示す。

Claims

【特許請求の範囲】

１第１導電型の半導体基板結晶表面に素子間分
離のための厚い酸化膜領域およびその下層にチヤ
ネルストツパーとして前記基板より高濃度の第１
導電型不純物添加領域を形成する工程、前記基板
表面に薄い酸化膜を形成する工程、当該薄い酸化
膜形成領域中にあつて将来シヨツトキーゲート領
域となすべき部分を覆うように第１のマスク被覆
を形成する工程、該第１のマスク被膜をマスクと
してソース，ドレインとなすべき部分に第２導電
型不純物を高濃度添加する工程、前記第１のマス
ク被膜を除去し、前記薄い酸化膜を通して活性領
域を形成するために第２導電型不純物を全面に前
工程よりも低濃度で添加する工程、および前記処
理により形成された低濃度不純物添加領域を熱処
理して活性領域となす工程、ゲートとなすべき領
域にはシヨツトキ接合をまたソース・ドレインと
なすべき領域にはオーミツク接合をそれぞれ形成
するために、前記薄い酸化膜のそれぞれの電極領
域を開孔し、さらにそれぞれの電極領域（ゲー
ト、ソース、ドレイン）からフイールド領域に延
在する素子の電極配線もしくは素子間配線領域の
パターンを形成すべく第２のマスク被膜を形成す
る工程、前記ゲート、ソース、ドレインの各電極
領域の前記薄い酸化膜を腐蝕除去する工程、こう
して得た基板表面の全域に多結晶状もしくはアモ
ルフアス状のシリコン層と白金層および白金との
合金化温度が充分に高い白金以外の金属層をこの
順に積層して形成する工程、前記第２のマスク被
膜の上に付着した不要の部位のシリコン層と白金
層及び白金との合金化温度が充分に高い白金以外
の金属層を第２のマスク被膜と共に除去し、ゲー
ト、ソース、ドレインの各電極領域およびそれぞ
れの電極が延在する素子間配線、電極配線両領域
に前記多結晶状もしくはアモルフアス状のシリコ
ン層、白金層及び白金との合金化温度が充分に高
い白金以外の金属の層からなる多層膜を残留形成
する工程、前記処理により得られた多層膜を熱処
理することによつて、ゲート領域にある前記多層
膜中の白金層及び多結晶状もしくはアモルフアス
状のシリコン層と前記活性領域の表層部とを反応
させて白金珪化物層に転換し残留した低濃度の活
性領域との間にシヨツトキ接合を形成し、さらに
ソース・ドレイン領域では前記多層膜中の白金層
及び多結晶状もしくはアモルフアス状のシリコン
層と前記高濃度の第２導電型不純物添加領域の表
層部とを反応させて白金珪化物層に転換し残留し
た高濃度の第２導電型不純物添加領域との間にオ
ーミツク接触を形成、さらにそれぞれの電極から
延在する素子間配線領域においては前記多層膜中
の白金層の下層部と多結晶状もしくはアモルフア
ス状のシリコン層とを反応させて白金珪化物層に
転換し更にその上層には残留した白金層及び白金
とは合金化が進んでいない白金との合金化温度が
充分に高い白金以外の金属層が積層した多重配線
層を形成する工程、とを備えた半導体装置の製造
方法。