JPH06302783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06302783A JPH06302783A JP5087045A JP8704593A JPH06302783A JP H06302783 A JPH06302783 A JP H06302783A JP 5087045 A JP5087045 A JP 5087045A JP 8704593 A JP8704593 A JP 8704593A JP H06302783 A JPH06302783 A JP H06302783A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- switching transistor
- charge storage
- film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 スイッチング特性の優れたトランジスタを備
えた半導体記憶装置を実現する。 【構成】 スイッチングトランジスタを容量素子よりも
上部に配置し、プレート電極４を三次元的に加工して電
荷蓄積容量を増大したことを特徴とする半導体記憶装置
である。
えた半導体記憶装置を実現する。 【構成】 スイッチングトランジスタを容量素子よりも
上部に配置し、プレート電極４を三次元的に加工して電
荷蓄積容量を増大したことを特徴とする半導体記憶装置
である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものである。
るものである。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化が進
み、半導体記憶装置を構成する素子はごく微細なものと
なり、各素子の加工が容易でなくなっている。一方で、
より高信頼性を備えた半導体記憶装置が要求されてい
る。
み、半導体記憶装置を構成する素子はごく微細なものと
なり、各素子の加工が容易でなくなっている。一方で、
より高信頼性を備えた半導体記憶装置が要求されてい
る。
【０００３】従来の半導体記憶装置としては、例えば１
９８３年ＩＥＥＥ ＩＳＳＣＣ、Digest of Technical
Papers第２２８ページ及び２２９ページに示されてい
る。図５は従来の半導体記憶装置の断面模式図を示すも
のである。図５において、５８はシリコン基板、５９、
６０は素子分離のためのシリコン酸化膜、６１は活性領
域、６２はゲート酸化膜、６３は多結晶シリコン製ゲー
ト電極（ワード線）、６４はＣＶＤシリコン酸化膜、６
５、６６は拡散層である。また６７は層間絶縁膜である
ＣＶＤシリコン酸化膜、６８はビット線、６９はＣＶＤ
シリコン酸化膜、７０は電荷蓄積電極、７１は容量絶縁
膜、７２はプレート電極である。
９８３年ＩＥＥＥ ＩＳＳＣＣ、Digest of Technical
Papers第２２８ページ及び２２９ページに示されてい
る。図５は従来の半導体記憶装置の断面模式図を示すも
のである。図５において、５８はシリコン基板、５９、
６０は素子分離のためのシリコン酸化膜、６１は活性領
域、６２はゲート酸化膜、６３は多結晶シリコン製ゲー
ト電極（ワード線）、６４はＣＶＤシリコン酸化膜、６
５、６６は拡散層である。また６７は層間絶縁膜である
ＣＶＤシリコン酸化膜、６８はビット線、６９はＣＶＤ
シリコン酸化膜、７０は電荷蓄積電極、７１は容量絶縁
膜、７２はプレート電極である。
【０００４】以上のように構成された半導体記憶装置に
おいては、スイッチング素子であるＭＯＳ型トランジス
タの形成を先ず行なう。即ち、素子領域の形成、素子分
離、ゲート電極形成を行ない、続いてビット線を形成
し、かかる後に電荷蓄積電極、容量絶縁膜、プレート電
極から成る容量素子を形成する。
おいては、スイッチング素子であるＭＯＳ型トランジス
タの形成を先ず行なう。即ち、素子領域の形成、素子分
離、ゲート電極形成を行ない、続いてビット線を形成
し、かかる後に電荷蓄積電極、容量絶縁膜、プレート電
極から成る容量素子を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、スイッチングトランジスタを先ず最初に
形成するため、スイッチングトランジスタ形成後の層間
絶縁膜堆積工程や、特に大容量化のための電荷蓄積電極
加工を含む容量素子形成工程において、長時間の高温熱
処理がなされるために、容量素子を構成する電荷蓄積電
極からの不純物の拡散が、スイッチングトランジスタの
拡散層と容量素子との接続部を通じて起こり、スイッチ
ングトランジスタのスイッチング特性が劣化し、正常な
オン、オフ動作がなされない、また、高集積化に伴う素
子の微細化により、電極接続部の十分な面積が確保でき
ないという問題点を有していた。
うな構成では、スイッチングトランジスタを先ず最初に
形成するため、スイッチングトランジスタ形成後の層間
絶縁膜堆積工程や、特に大容量化のための電荷蓄積電極
加工を含む容量素子形成工程において、長時間の高温熱
処理がなされるために、容量素子を構成する電荷蓄積電
極からの不純物の拡散が、スイッチングトランジスタの
拡散層と容量素子との接続部を通じて起こり、スイッチ
ングトランジスタのスイッチング特性が劣化し、正常な
オン、オフ動作がなされない、また、高集積化に伴う素
子の微細化により、電極接続部の十分な面積が確保でき
ないという問題点を有していた。
【０００６】本発明は上記問題点に鑑み、スイッチング
トランジスタ特性を劣化させることなく、電荷蓄積容量
を確保し、かつ良好な電極接続を実現する半導体記憶装
置の製造法を提供するものである。
トランジスタ特性を劣化させることなく、電荷蓄積容量
を確保し、かつ良好な電極接続を実現する半導体記憶装
置の製造法を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の請求項１記載の半導体記憶装置は、スイ
ッチングトランジスタと、このスイッチングトランジス
タの一方の電極に接続されたビット線と、前記スイッチ
ングトランジスタの他方の電極に接続された電荷蓄積電
極と、容量絶縁膜と、基準電位に接続されたプレート電
極から成る容量素子とを有し、前記ビット線に前記スイ
ッチングトランジスタを通し、前記基準電位に対し書き
込み電位を接続することによって前記容量素子に蓄積さ
れる電荷により情報を記憶する半導体記憶装置におい
て、前記スイッチングトランジスタを前記容量素子より
も上部に配置し、電荷蓄積容量の増大はプレート電極を
三次元的に加工することによって行なうことを特徴とす
る。
めに、本発明の請求項１記載の半導体記憶装置は、スイ
ッチングトランジスタと、このスイッチングトランジス
タの一方の電極に接続されたビット線と、前記スイッチ
ングトランジスタの他方の電極に接続された電荷蓄積電
極と、容量絶縁膜と、基準電位に接続されたプレート電
極から成る容量素子とを有し、前記ビット線に前記スイ
ッチングトランジスタを通し、前記基準電位に対し書き
込み電位を接続することによって前記容量素子に蓄積さ
れる電荷により情報を記憶する半導体記憶装置におい
て、前記スイッチングトランジスタを前記容量素子より
も上部に配置し、電荷蓄積容量の増大はプレート電極を
三次元的に加工することによって行なうことを特徴とす
る。
【０００８】また本発明の請求項２記載の半導体記憶装
置は、プレート電極表面に堆積した耐酸化性の乏しい膜
を酸化することにより、プレート電極表面に凹凸形状を
設け、容量素子の電荷蓄積容量を増大することを特徴と
する。
置は、プレート電極表面に堆積した耐酸化性の乏しい膜
を酸化することにより、プレート電極表面に凹凸形状を
設け、容量素子の電荷蓄積容量を増大することを特徴と
する。
【０００９】更に本発明の請求項３記載の半導体記憶装
置は、電極接続部の孔部底面にイオン注入を施し、耐酸
化性の乏しい膜を堆積し、酸化することにより電極接続
部の接触面積を増大させ、かつ電極接続部が良好なオー
ミック接触となるようにすることを特徴とする。
置は、電極接続部の孔部底面にイオン注入を施し、耐酸
化性の乏しい膜を堆積し、酸化することにより電極接続
部の接触面積を増大させ、かつ電極接続部が良好なオー
ミック接触となるようにすることを特徴とする。
【００１０】
【作用】本発明の上記した請求項１記載の構成によれ
ば、スイッチングトランジスタの形成を容量素子の形成
よりも後に行なうことで、スイッチングトランジスタ
は、容量素子の加工に伴う長時間の熱処理による不純物
拡散等の影響を受けない。
ば、スイッチングトランジスタの形成を容量素子の形成
よりも後に行なうことで、スイッチングトランジスタ
は、容量素子の加工に伴う長時間の熱処理による不純物
拡散等の影響を受けない。
【００１１】また本発明の上記した請求項２記載の構成
によれば、プレート電極表面に堆積した耐酸化性の乏し
い膜は、膜質が不均一であり、この膜を酸化することに
より、プレート電極表面を凹凸形状にすることができ、
容量素子の電荷蓄積容量を増大することができる。
によれば、プレート電極表面に堆積した耐酸化性の乏し
い膜は、膜質が不均一であり、この膜を酸化することに
より、プレート電極表面を凹凸形状にすることができ、
容量素子の電荷蓄積容量を増大することができる。
【００１２】更に本発明の上記した請求項３記載の構成
によれば、電極接続部の孔部底面にイオン注入した後、
耐酸化性の乏しい膜を堆積し、酸化することにより、前
記孔部の電極との接触面積を増大することができ、接触
抵抗の小さい電極接続が可能となる。また、前記イオン
注入により、接続部は電極−高濃度不純物拡散領域−低
濃度不純物拡散領域という構成になっており、電極と高
濃度不純物拡散領域の接合部においてトンネル電流が容
易に流れることとなり、良好なオーミック接触が得られ
る。
によれば、電極接続部の孔部底面にイオン注入した後、
耐酸化性の乏しい膜を堆積し、酸化することにより、前
記孔部の電極との接触面積を増大することができ、接触
抵抗の小さい電極接続が可能となる。また、前記イオン
注入により、接続部は電極−高濃度不純物拡散領域−低
濃度不純物拡散領域という構成になっており、電極と高
濃度不純物拡散領域の接合部においてトンネル電流が容
易に流れることとなり、良好なオーミック接触が得られ
る。
【００１３】
（実施例１）以下本発明の第１の実施例の半導体記憶装
置について、図１を参照しながら説明する。図１は本実
施例における半導体記憶装置の製造工程の流れを示す断
面模式図である。
置について、図１を参照しながら説明する。図１は本実
施例における半導体記憶装置の製造工程の流れを示す断
面模式図である。
【００１４】図１において、１はシリコン基板、２はシ
リコン酸化膜、３はホール、４はリンをドープしたＮ型
多結晶シリコン製のプレート電極、５はシリコン酸化膜
−シリコン窒化膜−シリコン酸化膜の積層構造となって
いる容量絶縁膜、６はリンドープしたＮ型多結晶シリコ
ン製の電荷蓄積電極、７はＣＶＤシリコン酸化膜、８は
コンタクトホール、９はＰ型多結晶シリコン、１０はフ
ォトレジスト、１１はヒ素イオン注入、１２はＮ型拡散
層、１３は活性領域、１４、１５は素子分離のためのシ
リコン酸化膜、１６、１７はＮ型拡散層、１８はゲート
酸化膜、１９は多結晶シリコン製のゲート電極（ワード
線）、２０、２１はＣＶＤシリコン酸化膜、２２はコン
タクトホール、２３は多結晶シリコンとタングステンシ
リサイドの積層膜（ビット線）である。
リコン酸化膜、３はホール、４はリンをドープしたＮ型
多結晶シリコン製のプレート電極、５はシリコン酸化膜
−シリコン窒化膜−シリコン酸化膜の積層構造となって
いる容量絶縁膜、６はリンドープしたＮ型多結晶シリコ
ン製の電荷蓄積電極、７はＣＶＤシリコン酸化膜、８は
コンタクトホール、９はＰ型多結晶シリコン、１０はフ
ォトレジスト、１１はヒ素イオン注入、１２はＮ型拡散
層、１３は活性領域、１４、１５は素子分離のためのシ
リコン酸化膜、１６、１７はＮ型拡散層、１８はゲート
酸化膜、１９は多結晶シリコン製のゲート電極（ワード
線）、２０、２１はＣＶＤシリコン酸化膜、２２はコン
タクトホール、２３は多結晶シリコンとタングステンシ
リサイドの積層膜（ビット線）である。
【００１５】図１（ａ）では、シリコン基板１上にシリ
コン酸化膜２を形成する。シリコン酸化膜２にホール３
を設けた後、プレート電極４を形成する。ホール３を設
けるのは、容量素子を三次元的に形成することによっ
て、容量素子の蓄積容量を確保するためである。プレー
ト電極４上に容量絶縁膜５、電荷蓄積電極６を形成す
る。
コン酸化膜２を形成する。シリコン酸化膜２にホール３
を設けた後、プレート電極４を形成する。ホール３を設
けるのは、容量素子を三次元的に形成することによっ
て、容量素子の蓄積容量を確保するためである。プレー
ト電極４上に容量絶縁膜５、電荷蓄積電極６を形成す
る。
【００１６】次に図１（ｂ）では、層間絶縁膜となるＣ
ＶＤシリコン酸化膜７を堆積後、電荷蓄積電極６との接
続部を設けるために、コンタクトホール８を形成する。
Ｐ型多結晶シリコン９を堆積し、図１（ｃ）では、レジ
スト１０を用いて、ヒ素イオン注入１１を施し、電荷蓄
積電極６との接続部にＮ型拡散層１２を設ける。
ＶＤシリコン酸化膜７を堆積後、電荷蓄積電極６との接
続部を設けるために、コンタクトホール８を形成する。
Ｐ型多結晶シリコン９を堆積し、図１（ｃ）では、レジ
スト１０を用いて、ヒ素イオン注入１１を施し、電荷蓄
積電極６との接続部にＮ型拡散層１２を設ける。
【００１７】更に図１（ｄ)では、活性領域１３と素子
分領域１４、１５とを区分し、活性領域１３内にＮ型拡
散層１６、１７、ゲート酸化膜１８、ゲート電極１９、
ＣＶＤ酸化膜２０によりスイッチングトランジスタを形
成する。図１（ｅ）では、層間絶縁膜となるＣＶＤシリ
コン酸化膜２１を堆積し、コンタクトホール２２を形成
後、多結晶シリコンとタングステンシリサイドの積層膜
２３を堆積し、ビット線とする。
分領域１４、１５とを区分し、活性領域１３内にＮ型拡
散層１６、１７、ゲート酸化膜１８、ゲート電極１９、
ＣＶＤ酸化膜２０によりスイッチングトランジスタを形
成する。図１（ｅ）では、層間絶縁膜となるＣＶＤシリ
コン酸化膜２１を堆積し、コンタクトホール２２を形成
後、多結晶シリコンとタングステンシリサイドの積層膜
２３を堆積し、ビット線とする。
【００１８】従来と本発明の半導体記憶装置の比較を通
して本発明の効果を説明する。図５は従来の半導体記憶
装置の製造工程の概略の断面模式図を示すものであっ
て、図５（ａ）では、活性領域６１にスイッチングトラ
ンジスタを形成し、図５（ｂ）では、ビット線６８と、
電荷蓄積電極７０、容量絶縁膜７１、プレート電極７２
から成る容量素子を順次形成する。ところが、スイッチ
ングトランジスタを容量素子よりも先に形成すると、そ
の後の度重なる層間絶縁膜形成工程や、電荷蓄積容量確
保のための電荷蓄積電極加工を含む容量素子形成工程で
の長時間の高温熱処理によって、電荷蓄積電極からの不
純物拡散が起こり易くなり、スイッチングトランジスタ
のスイッチング特性を劣化させることとなり、正常なオ
ン、オフ動作がなされない。
して本発明の効果を説明する。図５は従来の半導体記憶
装置の製造工程の概略の断面模式図を示すものであっ
て、図５（ａ）では、活性領域６１にスイッチングトラ
ンジスタを形成し、図５（ｂ）では、ビット線６８と、
電荷蓄積電極７０、容量絶縁膜７１、プレート電極７２
から成る容量素子を順次形成する。ところが、スイッチ
ングトランジスタを容量素子よりも先に形成すると、そ
の後の度重なる層間絶縁膜形成工程や、電荷蓄積容量確
保のための電荷蓄積電極加工を含む容量素子形成工程で
の長時間の高温熱処理によって、電荷蓄積電極からの不
純物拡散が起こり易くなり、スイッチングトランジスタ
のスイッチング特性を劣化させることとなり、正常なオ
ン、オフ動作がなされない。
【００１９】一方本発明の半導体記憶装置では、スイッ
チングトランジスタの形成は容量素子の形成後に行なう
ため、電荷蓄積容量を増大させるためにいかなる容量素
子の加工を行なっても、スイッチングトランジスタへの
影響はない。
チングトランジスタの形成は容量素子の形成後に行なう
ため、電荷蓄積容量を増大させるためにいかなる容量素
子の加工を行なっても、スイッチングトランジスタへの
影響はない。
【００２０】（実施例２）図２は本発明の第二の実施例
を示すもので、２４はシリコン基板、２５はシリコン酸
化膜、２６は多結晶シリコンのプレート電極、２７は３
ｎｍのシリコン窒化膜、２８はシリコン酸化膜、２９は
プレート電極表面である。図２（ｂ）において、３ｎｍ
のシリコン窒化膜２７は膜質が不均一であるため、局所
的に酸化され易い箇所と酸化されにくい箇所が存在して
いる。ここで酸化を行なうと、図２（ｃ）のようにプレ
ート電極２６との界面が褶曲した形でシリコン酸化膜２
８が形成される。これを選択的に除去すると、図２
（ｄ）に示すように、凹凸形状を有するプレート電極表
面２９が形成されることとなり、容量素子の電荷蓄積容
量の増大が可能となる。本実施例を用いて実施例１のプ
レート電極の加工を行う。
を示すもので、２４はシリコン基板、２５はシリコン酸
化膜、２６は多結晶シリコンのプレート電極、２７は３
ｎｍのシリコン窒化膜、２８はシリコン酸化膜、２９は
プレート電極表面である。図２（ｂ）において、３ｎｍ
のシリコン窒化膜２７は膜質が不均一であるため、局所
的に酸化され易い箇所と酸化されにくい箇所が存在して
いる。ここで酸化を行なうと、図２（ｃ）のようにプレ
ート電極２６との界面が褶曲した形でシリコン酸化膜２
８が形成される。これを選択的に除去すると、図２
（ｄ）に示すように、凹凸形状を有するプレート電極表
面２９が形成されることとなり、容量素子の電荷蓄積容
量の増大が可能となる。本実施例を用いて実施例１のプ
レート電極の加工を行う。
【００２１】（実施例３）更に図３は本発明の第三の実
施例における工程の流れを示すもので、３０はＰ型領
域、３１は低濃度Ｎ型拡散層、３２はＣＶＤシリコン酸
化膜、３３はコンタクトホール、３４はフォトレジス
ト、３５はヒ素注入、３６は高濃度Ｎ型拡散層、３７は
３ｎｍシリコン窒化膜、３８はシリコン酸化膜、３９は
多結晶シリコンとタングステンシリサイドの積層膜で構
成されたビット線である。また図４は本実施例における
動作原理を示すもので、４０はビット線材料の真空準
位、４１はビット線材料のフェルミ準位、４２は真空準
位、４３は高濃度Ｎ型拡散層のフェルミ準位、４４は高
濃度Ｎ型拡散層の伝導帯下端、４５は高濃度Ｎ型拡散層
の価電子帯上端、４６は真空準位、４７は低濃度Ｎ型拡
散層の伝導帯下端、４８は低濃度Ｎ型拡散層のフェルミ
準位、４９は高濃度Ｎ型拡散層の価電子帯上端、５０は
ビット線材料と高濃度Ｎ型拡散層との接合面、５１は高
濃度Ｎ型拡散層と低濃度Ｎ型拡散層との接合面、５２は
真空準位、５３はエネルギー障壁、５４は伝導帯下端、
５５はフェルミ準位、５６は価電子帯上端、５７はトン
ネル電流である。
施例における工程の流れを示すもので、３０はＰ型領
域、３１は低濃度Ｎ型拡散層、３２はＣＶＤシリコン酸
化膜、３３はコンタクトホール、３４はフォトレジス
ト、３５はヒ素注入、３６は高濃度Ｎ型拡散層、３７は
３ｎｍシリコン窒化膜、３８はシリコン酸化膜、３９は
多結晶シリコンとタングステンシリサイドの積層膜で構
成されたビット線である。また図４は本実施例における
動作原理を示すもので、４０はビット線材料の真空準
位、４１はビット線材料のフェルミ準位、４２は真空準
位、４３は高濃度Ｎ型拡散層のフェルミ準位、４４は高
濃度Ｎ型拡散層の伝導帯下端、４５は高濃度Ｎ型拡散層
の価電子帯上端、４６は真空準位、４７は低濃度Ｎ型拡
散層の伝導帯下端、４８は低濃度Ｎ型拡散層のフェルミ
準位、４９は高濃度Ｎ型拡散層の価電子帯上端、５０は
ビット線材料と高濃度Ｎ型拡散層との接合面、５１は高
濃度Ｎ型拡散層と低濃度Ｎ型拡散層との接合面、５２は
真空準位、５３はエネルギー障壁、５４は伝導帯下端、
５５はフェルミ準位、５６は価電子帯上端、５７はトン
ネル電流である。
【００２２】図３（ａ）ではコンタクトホール３３形成
後、ヒ素注入３５を施し、図３（ｂ）に示すように低濃
度Ｎ型拡散層３１中に高濃度Ｎ型拡散層３６を形成する
とともに、一部非晶質化する。次に、図３（ｃ）では、
３ｎｍシリコン窒化膜を堆積し、非酸化性雰囲気で熱処
理を行なうことにより、非晶質層を再結晶化するととも
に、シリコン窒化膜３７に応力を加える。ここで酸化を
行なうと、シリコン窒化膜は局所的に酸化され易い箇所
が生じているため、図３（ｄ）に示すように、局所的に
膜厚の厚い、あるいは薄いシリコン酸化膜３８が形成さ
れ、接触界面が凹凸形状をなす。続いて図３（ｅ）に示
すように、シリコン酸化膜３８を選択的に除去すると、
接触面積の大きい接合面が得られ、ビット線３９との接
触抵抗が小さくなる。
後、ヒ素注入３５を施し、図３（ｂ）に示すように低濃
度Ｎ型拡散層３１中に高濃度Ｎ型拡散層３６を形成する
とともに、一部非晶質化する。次に、図３（ｃ）では、
３ｎｍシリコン窒化膜を堆積し、非酸化性雰囲気で熱処
理を行なうことにより、非晶質層を再結晶化するととも
に、シリコン窒化膜３７に応力を加える。ここで酸化を
行なうと、シリコン窒化膜は局所的に酸化され易い箇所
が生じているため、図３（ｄ）に示すように、局所的に
膜厚の厚い、あるいは薄いシリコン酸化膜３８が形成さ
れ、接触界面が凹凸形状をなす。続いて図３（ｅ）に示
すように、シリコン酸化膜３８を選択的に除去すると、
接触面積の大きい接合面が得られ、ビット線３９との接
触抵抗が小さくなる。
【００２３】また図４（ａ）に示すように、異なるフェ
ルミ準位をもつ３つの部分を、図４（ｂ）に示すように
接合した場合、エネルギーバンド構造は図４（ｃ）に示
すようになる。ここで、接合５０ではエネルギー障壁５
３が発生するが、接合５０での空乏層が非常に狭くな
り、ここに高電界がかかるため、トンネル電流５３が容
易に流れ、図４（ｄ）に示すようなオーミックな電流−
電圧特性を示す。従って良好な電極接触面が得られる。
本実施例を用いて実施例１のビット線と拡散層との接続
に用いる。
ルミ準位をもつ３つの部分を、図４（ｂ）に示すように
接合した場合、エネルギーバンド構造は図４（ｃ）に示
すようになる。ここで、接合５０ではエネルギー障壁５
３が発生するが、接合５０での空乏層が非常に狭くな
り、ここに高電界がかかるため、トンネル電流５３が容
易に流れ、図４（ｄ）に示すようなオーミックな電流−
電圧特性を示す。従って良好な電極接触面が得られる。
本実施例を用いて実施例１のビット線と拡散層との接続
に用いる。
【００２４】
【発明の効果】以上のように本発明は、容量素子の形成
に伴うスイッチングトランジスタの特性劣化を起こさせ
ることなく、容量素子の電荷蓄積容量を確保し、かつ良
好なオーミックコンタクトを有した、信頼度の高い半導
体記憶装置を実現できる。
に伴うスイッチングトランジスタの特性劣化を起こさせ
ることなく、容量素子の電荷蓄積容量を確保し、かつ良
好なオーミックコンタクトを有した、信頼度の高い半導
体記憶装置を実現できる。
【図１】本発明の第１の実施例における工程断面図
【図２】本発明の第２の実施例における工程断面図
【図３】本発明の第３の実施例における工程断面図
【図４】本発明の第３の実施例における、電極接続部の
各成分のバンド構造及びＩ−Ｖ特性図
各成分のバンド構造及びＩ−Ｖ特性図
【図５】従来の半導体記憶装置の製造工程の概略図
１ シリコン基板 ２ シリコン酸化膜 ３ ホール ４ リンドープしたＮ型多結晶シリコンのプレート電極 ５ 容量絶縁膜となるＯＮＯ膜 ６ リンドープしたＮ型多結晶シリコンの電荷蓄積電極 ７ シリコン酸化膜 ８ コンタクトホール
Claims (3)
- 【請求項１】スイッチングトランジスタと、このスイッ
チングトランジスタの一方の電極に接続されたビット線
と、前記スイッチングトランジスタの他方の電極に接続
された電荷蓄積電極と、容量絶縁膜と、基準電位に接続
されたプレート電極から成る容量素子とを有し、前記ビ
ット線に前記スイッチング素子を通し、前記基準電位に
対し書き込み電位を接続することによって前記容量素子
に蓄積される電荷により情報を記憶する半導体記憶装置
であって、前記スイッチングトランジスタを前記容量素
子よりも上部に配置し、前記プレート電極を三次元的に
加工して電荷蓄積容量を増大したことを特徴とする半導
体記憶装置。 - 【請求項２】請求項１記載のプレート電極表面に堆積し
た耐酸化性の乏しい膜を酸化することにより、前記プレ
ート電極表面に凹凸形状を設け、容量素子の電荷蓄積容
量を増大したことを特徴とする半導体記憶装置。 - 【請求項３】請求項１叉は請求項２記載の電極接続部の
孔部底面にイオン注入を施し、耐酸化性の乏しい膜を堆
積し、酸化することにより電極接続部の接触面積を増大
させ、かつ電極接続部が良好なオーミック接触となるよ
うにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087045A JPH06302783A (ja) | 1993-04-14 | 1993-04-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5087045A JPH06302783A (ja) | 1993-04-14 | 1993-04-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302783A true JPH06302783A (ja) | 1994-10-28 |
Family
ID=13903975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5087045A Pending JPH06302783A (ja) | 1993-04-14 | 1993-04-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302783A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
| JP2016208052A (ja) * | 2016-07-28 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9755084B2 (en) | 2012-02-09 | 2017-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Multi-level stacked transistor device including capacitor and different semiconductor materials |
| JP2019204966A (ja) * | 2010-05-21 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-04-14 JP JP5087045A patent/JPH06302783A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140810A (ja) * | 1997-07-18 | 1999-02-12 | Hitachi Ltd | 制御可能な伝導デバイス |
| JP2019204966A (ja) * | 2010-05-21 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9755084B2 (en) | 2012-02-09 | 2017-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Multi-level stacked transistor device including capacitor and different semiconductor materials |
| JP2016208052A (ja) * | 2016-07-28 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003276B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP3633873B2 (ja) | 集積回路アセンブリとその製造方法 | |
| JPH03154377A (ja) | 多結晶シリコン・ダイオード負荷を持つ小型スタティックｒａｍ | |
| JP2755592B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2805765B2 (ja) | 半導体メモリ装置 | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPH06302783A (ja) | 半導体記憶装置 | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JP2970858B2 (ja) | 半導体集積回路装置の製造方法 | |
| US6150228A (en) | Method of manufacturing an SRAM with increased resistance length | |
| JP2531345B2 (ja) | 半導体記憶装置 | |
| JPH03252162A (ja) | 半導体装置 | |
| JP4301749B2 (ja) | 半導体装置の製造方法 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JP2803729B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2740263B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH02237059A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2846306B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03157966A (ja) | 半導体装置の製法 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| JPH1174388A (ja) | 半導体装置及びその製造方法 | |
| JPH06112433A (ja) | 半導体メモリセルおよびその形成方法 | |
| JPH04267558A (ja) | 半導体装置 | |
| JPH08236697A (ja) | 半導体装置 |