JPH03252162A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に任意の記憶情報のラ
ンダムな入出力が可能な半導体装置の高集積化構造に関
するものである。

〔従来の技術〕

第３図は、例えばシンポジウム　ブイエルニスアイ　テ
クノロジー、　１９８９　　ダイジェスト、６９〜７０
頁（Ｓｉｍｐｏｓｉｕｍ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏ
ｇｙ、　１９８９　Ｄｉｇｅｓｔｐ、６９−７０）に示
されている従来の円筒型キャパシタの断面斜視図で、下
部電極より下層までを示したものである。

また、第４図は半導体記憶素子に従来の円筒形キャパシ
タを適用した場合の１ビット分のセルの断面図である。

これらの図において、１は基板、２は素子分離領域、３
はゲート酸化膜、４ａ、４ｂはゲート電極となる導電膜
、６ａ、６ｂはｎ−拡散層、８は絶縁酸化膜、９ａ、９
ｂはｎ゛拡散層、１０は絶縁窒化膜である。１５′はポ
リシリコンからなるキャパシタの下部電極、１６は誘電
膜、１７はキャパシタの上部電極である。１８は層間絶
縁膜、１９は導電層、２０は導電膜である。

素子の動作としては、ゲート電極４に電圧を加えて、こ
の電極直下の基板１表面を静電反転させ、拡散層９ａと
９ｂ間を導通させることにより、電荷の蓄積及び放出を
行うものである。

次に、この円筒型キャパシタの形成方法（図示せず）に
ついて説明する。

基板１上に分離領域２とゲートとなるＭＯＳトランジス
タ３，４，６，８．９を形成した後、絶縁膜１０を蒸着
し、パターニングする。その上に、ポリシリコンｌ１ｉ
１５’下部を堆積し、パターニングする。この段階でキ
ャパシタ下部電極１５′の底部が形成される。さらに、
この上に５１０２膜を堆積する（この膜厚が下部電極１
５′の円筒部の高さを決定する）。ここで、前記ポリシ
リコン層１５′下部と重なるように前記Ｓｉ０ｇ膜に円
形の穴を開け、そこにポリシリコンを堆積する。

次にポリシリコンを堆積した膜厚骨だけ異方性エツチン
グすると前記酸化膜の開口部にのみポリシリコンが残る
。ここで、前記ＳｉＯ□膜を全面エツチングにより除去
することにより、ポリシリコンは残って第３図に示すよ
うに円筒状のキャパシタ下部電極１５′が形成される。

次に、誘電膜１６及びキャパシタの上部電極１７を堆積
、パターニングした後、層間絶縁膜１８を堆積し、ビッ
ト線となる導電Ｊｉ１９を選択的にＷ（タングステン）
を堆積させて形成し、最後にビット線配線の導電膜２０
を堆積、パターニングして工程が完了する（第４図）。

〔発明が解決しようとする課題〕

従来の円筒型キャパシタは以上のように形成され、電荷
蓄積層１５′の表面積を広げることで容量を増加してい
るが、ポリシリコンの電荷蓄積導電膜１５′は逆方向に
電界がかけられた場合は問題はないが、順方向に電界が
かけられると、第５図（ａ）の円筒型キャパシタの先端
部の断面模式図に示すように、誘電膜１６との界面付近
に空乏Ｎ１３が形成され、これにより空乏層容量：Ｃ４
をもつ。このＣ６は、第５図（ｂ）にその等価回路図を
示すように、誘電膜１６による容量：００と直列に接続
された形で存在するため、この円筒型キャパシタの全容
量：ＣＴは ｃｒ　＝ｃｏ　Ｃ４／　（ｃ、　十ｃａ　）となり、Ｃ
ｔはＣ０よりも小さくなる。

第６図は前記円筒型キャパシタの利用効率：ＣＴ／Ｃ，
と、キャパシタへの印加電圧：■の関係を示したもので
あるが、順方向に電圧を印加した際の利用効率が低下し
ていることがわかる。利用効率は上式から Ｃｙ　／Ｃ０＝１／　（１＋Ｃ０／Ｃａ　）で表わされ
、Ｃ４が大きいほど利用効率が高くなり、形成したキャ
パシタを有効に利用できる。また、Ｃａ　”　１　／　
Ｘａ　　（Ｘａ　　：空乏層幅）の関係があるため、利
用効率を大きくするためには、つまり、空乏層にによる
利用効率の低下を防ぐには、Ｘ４を小さくするとよい。

さらに、このｘａを小さくするためにはポリシリコン層
１５′の誘電膜１６との界面の不純物濃度が大きいほど
よい（Ｘａ工、／−Ｎゎ、Ｎ、：不純物濃度）。

従って、円筒型キャパシタの容量を向上させるためには
、ポリシリコン層の表面不純物濃度を高くする必要があ
る。しかしながら、ポリシリコン層１５′の不純物濃度
を高くしすぎると、基板１に接している部分の不純物拡
散層９の濃度にも影響を与え、この部分の接合リーク電
流を増加させたり、またゲート電極４ａからなるＭＯＳ
トランジスタのソース・ドレイン耐圧を低下させる原因
となる。また不純物の拡散を・ｆオン注入法により行う
と、その複雑な三次元構造と広げた表面積の広さとから
、電極１５′の表面濃度を均一にする制御は困難である
などの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、利用効率を向上することにより、形成したキ
ャパシタの実質的な容量を大きくし、より微細化された
半導体装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、キャパシタの電荷蓄積層
を形成する導電層を金属、あるいは金属とポリシリコン
の合金により形成したものである。

また、この発明に係る半導体装置は、電荷蓄積層となる
導電層間に挟まれた誘電膜を、シリコン窒化膜あるいは
それと同等以上の誘電率を有する材料の単層又は複数の
層の薄膜により形成したものである。

〔作用〕

この発明においては、キャパシタの電荷蓄積層を金属あ
るいは金属とポリシリコンの合金からなる低抵抗の電極
材料で形成するようにしたから、利用効率が増加され、
実質的キャパシタ容量が増加する。

また、この発明においては、誘電膜を高誘電体としたか
ら、キャパシタ容量を増加させることができ、キャパシ
タの微細化を進めることが可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は円筒型キャパシタを電荷蓄積層へ適用した本発
明の一実施例による半導体記憶装置の１ビツトセルの断
面図である。図において、１は半導体基板、２は素子分
離領域で、選択酸化法により形成されている。ここで従
来例ではフィールド法で分離されていたが、本実施例は
ＬＯＧＯ３選択酸化法によるものである。基本的に分離
の方法はトレンチ分離、その他の方法でもよい、３はゲ
ート酸化膜、４はゲート電極となる導電膜、６はｎ−拡
散層、８はゲート電極を他の導電層から絶縁する絶縁膜
、９はｎ゛拡散層で、ｎ−層６とともにＭＯ３）ランジ
スタ３，４．８のソース・ドレインを形成している。１
６は誘電膜で、シリコンの窒化膜あるいは酸化膜、又は
Ｔａ（タンタル）、　Ｔｉ　　（チタン）、　１４１！
　（アルミニウム）。

Ｈｆ（ハフニウム）等と酸素０□との合金、さらにまた
その他の高誘電率を有する（ＳｉＯ□に比べて）薄膜材
料、又は上記の材料による薄膜を積層した多層膜から形
成されている。１５は導電膜で、円筒型キャパシタの電
荷蓄積層であり、その材質はＷ、ＭＯ（モリブデン）、
Ｔｉ、Ｃｕ　（銅）。

Ｎｉにッケル）、Ｔａ等の低抵抗金属材料、又はポリシ
リコンの上部を前記の金属材料との合金にした構造であ
る。１０はシリコン窒化膜で、その製造フロー上、円筒
型の電荷蓄積層１５を形成する際の酸化膜のエツチング
から下層のゲート及び分離領域を保護する目的で形成さ
れている。１７はキャパシタの対向電極となる導電膜で
、ポリシリコン又はその他の金属２合金等で形成されて
いる。１８はＳｉＯ□からなる眉間絶縁膜、１９は電荷
を信号としてキャパシタへ導き、蓄積したり、蓄積され
ている電荷を信号として放出したりするビット線となる
導電層で、ポリシリコンあるいはＡ！又はＷ、Ｍｏ、Ｔ
ｉ等の低抵抗金属により形成されている。この発明の一
実施例である半導体記憶装置は以上のように構成されて
いる。

以下、動作について説明する。

従来例で示した通り、従来構造の円筒型キャパシタは動
作時に電圧を印加されると、電荷蓄積層１５の誘電膜１
６との界面付近に第５図に示すように空乏層容量：Ｃ４
を生ずる。このため、キャパシタのＣｔ（動作時のキャ
パシタ容量）−■（キャパシタ動作時にキャパシタに印
加される電圧）の特性曲線に順方向に電圧を印加した際
に、利用効率：Ｃτ／Ｃ，の低下をまねき、円筒型にし
て表面積を広げ、容量を増やした効果が十分に生かされ
ていなかった。これに対し、本実施例においては、円筒
型キャパシタは電荷蓄積層１５を前述した通り、低抵抗
の金属あるいは合金により形成したので、順方向に電圧
を印加した場合でも電荷蓄積層１５の誘電膜１６との界
面付近には空乏層を住じず、誘電膜１６による容量Ｃ０
が全容量ｃ７と等価となり、容量の低下、つまり利用効
率の低下がなく、利用効率：Ｃア／Ｃ，＝１．０となり
、高利用効率が得られる（第２図）。このため、実質的
にキャパシタの容量を増加させたのと同じ効果が得られ
る。

また、本実施例では導電膜１５を低抵抗にするイオン注
入などが必要なく、従ってイオン注入の不均一による効
率のばらつきが生じず、キャパシタ全面で均一な効率が
得られる。さらに、本実施例では円筒型キャパシタの誘
電膜１６の材質を高誘電材料の単層あるいは多層膜とし
たから、円筒型にして表面積を増大する他に、誘電率を
増加することにより容量を増加できる。

なお、上記実施例では従来例同様、円筒型キャパシタの
下にフロー上の問題がら絶縁膜１ｏを形成しているが、
電極材料をがえたことにより、キャパシタの円筒部を形
成する際、シリコンの酸化膜を積んで穴を開けて形成す
るがわりに、エツチング時にＳｉ酸化膜との選択比の大
きな膜（例えばＳｉ窒化膜、ポリシリコン等）、あるい
は下層の酸化膜よりもエツチングの速度の速いＳｉ酸化
膜（例えばＮＳＣ，、ＢＰＳＧ等）を積んで穴を開けて
形成することができ、下地の絶縁膜１０を形成すること
なしに円筒型キャパシタを形成することができる。これ
により工程（絶縁膜１０の積層と写真製版、エツチング
工程）を減少でき、工期の短縮１歩留りの向上が期待で
きる。

また、前記絶縁膜１０は主としてＳｉ窒化膜で形成され
るため、この絶縁膜は工程終了後、その膨張、伸縮率か
らストレスをまわりに与え、その部分を破損させる原因
になり得る可能性があったが、この絶縁膜１０を形成し
ないことにより製品の信幀性をも高めることができる。

〔発明の効果〕

以上のように、この発明によれば、円筒型等のキャパシ
タの電荷蓄積層を、金属あるいはその合金あるいはそれ
と同等の低抵抗率を有する電極材料により形成したから
、誘電膜との境界付近の電荷蓄積層内での空乏層領域の
発生を抑制でき、これによりキャパシタの利用効率を大
きく向上させることができる効果がある。

また、さらに上記誘電膜を高誘電体に変更することによ
り、キャパシタ容量を増加させることができ、キャパシ
タの微細化を進めることが可能となり、１／４μｍ以下
の設計ルールにより形成される半導体記憶装置にも適用
可能となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の円筒型
キャパシタの構造を示す断面図、第２図は第１図に示す
キャパシタのＣ−■特性を示す特性曲線図、第３図は従
来の半導体装置の円筒型キャパシタの構造を示す断面斜
視図、第４図は従来の半導体装置の円筒型キャパシタの
構造を示す断面図、第５図は第４図の円筒型キャパシタ
上端部における空乏層領域の形成を説明するための断面
模式図、第６図は従来の円筒型キャパシタのＣ−■特性
曲線図である。 １は基板、２は素子分離領域、３はゲート酸化膜、４ａ
、４ｂはゲート電極となる導電膜、６ａ。 ６ｂはｎ−拡散層、８は絶縁酸化膜、９ａ、９ｂはｎ゛
拡散層、１０は絶縁窒化膜、１５はキャパシタの下部電
極、１６は誘電膜、１７はキャパシタの上部電極、１８
は眉間絶縁膜、１９は導電層、２０は導電膜である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１の導電型の半導体基板の素子分離領域に囲ま
   れた表面領域において、所定の間隔をもって形成された
   複数の第２の導電型の不純物領域と、該不純物領域間の
   上記半導体基板上に第１の絶縁膜を介して形成された第
   １の導電膜からなるゲート電極と、 上記不純物領域の１つに少なくともその一部が接続され
   た第２の導電膜、該第２の導電膜の上記不純物領域との
   接続面以外の少なくとも一部を被覆する第２の絶縁膜、
   及び第３の導電膜からなる信号電荷蓄積用キャパシタと
   を有する半導体装置において、 上記第２の導電膜は、少なくともその一部が上記半導体
   基板に対してほぼ垂直に形成され、垂直部の側面の少な
   くとも一部が信号電荷蓄積用キャパシタとして利用され
   るものであり、かつ、該第２の導電膜は、金属あるいは
   その合金あるいはそれと同等の低抵抗率を有する電極材
   料により形成されていることを特徴とする半導体装置。
2. （２）上記第２の導電膜と一対の対向電極をなす第３の
   導電膜と、 上記第２、第３の導電膜の間に、シリコン窒化膜あるい
   はそれと同等以上の誘電率を有する材料の単層又は複数
   の層の薄膜により形成された誘電膜とを備えたことを特
   徴とする請求項１記載の半導体装置。