CN113394232B - 存储器件和形成存储器件的方法 - Google Patents

存储器件和形成存储器件的方法 Download PDF

Info

Publication number
CN113394232B
CN113394232B CN202110126850.6A CN202110126850A CN113394232B CN 113394232 B CN113394232 B CN 113394232B CN 202110126850 A CN202110126850 A CN 202110126850A CN 113394232 B CN113394232 B CN 113394232B
Authority
CN
China
Prior art keywords
layer
source
drain
layer stack
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110126850.6A
Other languages
English (en)
Other versions
CN113394232A (zh
Inventor
吕俊颉
杨世海
杨柏峰
林佑明
徐志安
贾汉中
王晨晨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/070,536 external-priority patent/US11631698B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113394232A publication Critical patent/CN113394232A/zh
Application granted granted Critical
Publication of CN113394232B publication Critical patent/CN113394232B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout

Abstract

形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料，介电材料上方的沟道材料，以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口所暴露的源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口的侧壁的衬里；通过用导电材料填充开口以形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。根据本申请的实施例，还提供了存储器件。

Description

存储器件和形成存储器件的方法
技术领域
本发明总体上涉及半导体存储器件和形成存储器件的方法，并且，在特定的实施例中，涉及了由铁电材料制成的三维存储器件。
背景技术
半导体器件用于各种电子应用，诸如个人计算机、手机、数码相机以及其它电子设备。通常通过以下方式制造半导体器件：在半导体衬底上方依次沉积绝缘层或介电层、导电层以及材料的半导体层，并使用光刻和蚀刻技术对各种材料层进行图案化，以在各种材料层上形成电路组件和元件。
半导体行业通过不断减小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而将更多的组件集成到指定区。然而，随着小部件尺寸的减小，出现了其它需要解决的问题。
发明内容
根据本申请的实施例，提供了一种形成存储器件的方法，方法包括：在衬底上方形成第一层堆叠件，第一层堆叠件包括依次在衬底上方形成的第一介电层、第一沟道层和第一源极/漏极层；在第一层堆叠件上方形成第二层堆叠件，第二层堆叠件包括在第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分，在第一源极/漏极层中和第二源极/漏极层中形成内部间隔件；形成内部间隔件后，用铁电材料做开口的侧壁的衬里；在对开口的侧壁做衬里后，用导电材料填充开口以形成栅电极；形成贯穿第一层堆叠件和第二层堆叠件的凹槽，凹槽从第一层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。
根据本申请的另一个实施例，提供了一种形成存储器件的方法，方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料、介电材料上方的沟道材料、以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口阵列；通过用第一介电材料替换由开口阵列暴露的源极/漏极材料的部分，来形成内部间隔件；用铁电材料做开口阵列的侧壁的衬里；通过用导电材料填充开口阵列，来形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。
根据本申请的又一个实施例，提供了一种存储器件，包括：第一层堆叠件，第一层堆叠件包括第一介电层、在第一介电层上方的第一沟道层、以及在第一沟道层上方的第一源极/漏极层；第二层堆叠件，第二层堆叠件位于第一层堆叠件上方，第二层堆叠件包括第二介电层、在第二介电层上方的第二沟道层、以及在第二沟道层上方的第二源极/漏极层，其中，第一层堆叠件延伸超过第二层堆叠件的横向范围，并且第二层堆叠件暴露第一源极/漏极层的部分；栅电极，栅电极贯穿第一层堆叠件和第二层堆叠件；铁电材料，铁电材料围绕栅电极并且与栅电极接触；以及隔离区，隔离区贯穿第一层堆叠件和第二层堆叠件，其中，栅电极与隔离区分隔开并且沿隔离区的纵轴设置。
本申请的实施例涉及铁电材料的三维存储器件。
附图说明
为了更全面地理解本发明及其优点，现参考以下结合附图的描述，其中：
图1示出了本发明一实施例中具有集成存储器件的半导体器件的截面图；
图2-图7、图8A、图8B、图9、图10A、图10B、图10C、图10F、图10G、图10H、图10I、图10J、图11和图12示出了本发明一实施例中的三维存储器件在不同制造阶段的各个视图；
图10D示出了本发明一实施例中图10C的三维存储器件的铁电材料电极化方向的切换；
图10E示出了本发明一实施例中铁电材料的存储器件的电学特性；
图13示出了本发明另一实施例中三维存储器件的透视图；
图14示出了本发明另一实施例中三维存储器件的透视图；
图15示出了本发明又一实施例中三维存储器件的透视图；
图16示出了本发明一实施例中三维存储器件的等效电路图；
图17示出了本发明一实施例中三维存储器件的布局；以及
图18示出了本发明一些实施例中存储器件形成方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。除非另有明确说明，否则诸如“连接”和“互连”等关于附接、耦接等的术语是指结构直接或通过中间结构间接连接到另一结构的关系，以及两者可移动或刚性连接，或者其关系。同样地，除非另有明确说明，否则“耦接”、“连接”和“互连”等关于耦接等的术语是指结构直接或通过中间结构间接地与另一结构通信的关系。
在一些实施例中，一种形成存储器件的方法，包括：在衬底上方依次形成的第一层堆叠件和第二层堆叠件，第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料、介电材料上方的沟道材料、以及沟道上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由所述开口阵列暴露的所述源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口的侧壁的衬里；通过用导电材料填充开口以形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充该凹槽。
图1示出了本发明一实施例中集成了存储器件123的半导体器件100的截面视图(例如，123A和123B)。如实施例所示，半导体器件100是一种鳍式场效应晶体管(FinFET)器件，该器件集成在工艺半导体制造的后道工序(BEOL)中的三维(3D)存储器件123。为了避免混乱，图1中没有对3D存储器件123的详细信息进行显示，但是下述将进行论述。
如图1所示，半导体器件100包括有用于形成不同类型电路的不同区。例如，半导体器件100可以包括用于形成逻辑电路的第一区110，以及可以包括用于形成诸如外围电路、输入/输出(I/O)电路、静电放电(ESD)电路和/或模拟电路的第二区120。在本公开的范围内，其它用于形成其它类型电路的区也是可能的。
半导体器件100包括衬底101。衬底101可以是本体衬底，诸如掺杂或未掺杂的硅衬底，或半导体绝缘体(SOI)衬底的活性层。衬底101可以包括其它半导体材料，诸如锗；复合半导体包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP和/或其它组合物。其它衬底材料，诸如多层或梯度衬底材料也可以使用。
电子组件，诸如晶体管、电阻、电容器、电感器、二极管等，在半导体制造的前道工序(FEOL)中，在衬底101中或在衬底101上形成。在图1的示例中，半导体鳍103(也称为鳍)形成在衬底101的凸起之上。隔离区105，诸如浅槽隔离(STI)区，形成于半导体鳍103之间或其周围。栅电极109形成在半导体鳍103的上方。栅极间隔件111沿栅电极109的侧壁形成。源极/漏极区107，诸如外延源极/漏极区在栅电极109的相反两侧形成。接触件113，诸如栅极接触件和源极/漏极接触件，形成在电学特性导电部件上方并电耦合到相应下侧的电学特性导电部件(例如，栅电极109或源极/漏极区107)。一个或多个介电层117，诸如层间介电(ILD)层，形成于衬底101上方、半导体鳍103和栅电极109周围。其它电学特性导电部件，诸如导电线115，也可以在一个或多个介电层117中形成。图1中的FinFET可以由本领域中已知或使用的任何合适方法形成，此处不再赘述。
仍然参照图1，在一个或多个介电层117上方形成了介电层119，该介电层119可以是蚀刻停止层(ESL)。在实施例中，介电层119可以通过等离子体增强物理气相沉积法(PECVD)由氮化硅形成，尽管其它介电材料，诸如氮化物、碳化物、其组合或类似材料，以及形成介电层119的替代技术，诸如低压化学气相沉积(LPCVD)、物理气相沉积(PVD)或类似技术，也可以替换使用。其次，在介电层119上方形成介电层121。介电层121的材料可以是任何合适的介电材料，诸如氧化硅、氮化硅或类似材料，由PVD、气相沉积法沉积(CVD)或类似的合适方法形成。在介电层121中形成一个或多个存储器件123A，其中每个存储器件包括多个存储器单元，并与介电层121中的电学特性导电部件耦合(例如通孔124和导电线125)。下面将详细论述图1中存储器件123的各种实施例，诸如存储器件200、200A、200B和200C。
进一步地，图1示出了在存储器件123A上方形成的存储器件123B的第二层。存储器件123A和存储器件123B可以具有相同或相似的结构，可统称为存储器件123或三维存储器件123。图1的示例示出了两层存储器件123只是作为非限制示例。存储器件123的其它层数，诸如一层、三层或更多层，也是可能的，并且完全包括在本发明的范围内。存储器件123的一层或多层被统称为半导体器件100的存储区130，并且在工艺半导体制造的BEOL中形成。
仍参照图1，在形成存储区130后，在存储区130上方形成了互连结构140，该互连结构140包括介电层121和介电层121中的导电部件(诸如通孔124和导电线125)。互连结构140与在衬底101内/上形成的元件和存储器件123电连接以形成函数电路。互连结构的形成在本领域中是已知的，因此这里不再赘述。
在一实施例中，图2-7、图8A、图8B、图9、图10A、图10B、图10C、图10F、图10G、图10H、图10I、图10J、图11和图12示出了3D存储器件200在制造的不同阶段的各种视图(例如透视图、截面图)。3D存储器件200是一种铁电材料的三维存储器件，可以是诸如三维NOR类型存储器件。3D存储器件200可作为附图1中的存储器件123A和123B。注意，为了简洁起见，附图中并没有示出3D存储器件200的所有部件。此外，为了示出存储器件200的细节，细节可能在视图中被遮盖，一些附图只示出了存储器件200的部分结构。例如，附图2-7和附图8A示出了3D存储器件200的部分结构的透视图(例如图8B中截面A-A左侧的部分)。
现参考图2，图2显示了制备早期阶段的存储器件200的透视图。如图2所示，在衬底101上方依次形成层堆叠件202A、层堆叠件202B、层堆叠件202C(图2没有示出，但图1示出)。其中层堆叠件202A、层堆叠件202B、层堆叠件202C在此处可统称为层堆叠件202。在所示的实施例中，层堆叠件202A、层堆叠件202B和层堆叠件202C具有相同的层结构。例如，每个层堆叠件202包括介电层201，该介电层201上方的沟道层203，以及沟道层203上方的源极/漏极层205。
在一些实施例中，为了形成层堆叠件202A，首先通过使用适当的沉积方法，诸如PVD、CVD、原子层沉积(ALD)或类似的方法，设置适当的介电材料，诸如氧化硅、氮化硅或类似材料而形成介电层201。其次，在介电层201上方形成沟道层203。在一些实施例中，沟道层203由半导体材料形成，诸如非晶硅(a-Si)或多晶硅(poly-Si)。在一些实施例中，沟道层203由氧化物半导体材料(也可称为半导体氧化物)形成，诸如铟镓氧化锌(IGZO)、氧化锌(ZnO)、铟钨氧化物(IWO)或类似氧化物。沟道层203可由诸如PVD、CVD、ALD或它们的组合或类似方法形成。其次，源极/漏极层205在沟道层203的上方形成。在一些实施例中，源极/漏极层205由金属材料(例如N型金属或P型金属)形成，因此源极/漏极层205也可被称为源极/漏极金属层205。
根据所形成器件的类型(例如，N型或P型)，源极/漏极金属层205可以由N型金属或P型金属形成。在一些实施例中，Sc、Ti、Cr、Ni、Al或类似金属被用作形成源极/漏极金属层205的N型金属。在一些实施例中，Nb、Pd、Pt、Au或类似金属可以被用作P型金属，用于形成源极/漏极金属层205。该N型或P型金属层可采用适当的形成方法，诸如PVD、CVD、ALD、溅射、电镀或类似的方法形成。在一些实施例中，源极/漏极金属层205由金属或含金属材料形成，诸如Al、Ti、TiN、W、Mo或氧化铟锡(ITO)。
诸如图1所示，在形成层堆叠件202A之后，可以重复形成层堆叠件202A的工艺以在层堆叠件202A上方依次形成层堆叠件202B，层堆叠件202A和层堆叠件202C。形成层堆叠件202A、层堆叠件202B、层堆叠件202C之后，在层堆叠件202C上方形成介电层201T。在所述实施例中，介电层201T由介电材料形成，该介电材料与在层堆叠件202中的介电层201的介电材料相同，因此在后续论述中也可称其为介电层201。
其次，在图3中，通过层堆叠件202A、层堆叠件202B、层堆叠件202C和层堆叠件202C上方的介电层201的延伸形成开口阵列207。图3中的开口阵列207作为非限制示例安装在一列中。在其它实施例中，开口阵列207可包括多行开口和/或多列开口。为了便于下文论述，将开口阵列207简称为开口207。
开口207可以通过使用光刻和蚀刻技术形成。开口207形成于层堆叠件202的边界内(例如，边缘或侧壁)，以便每个开口207可以被层堆叠件202包围(例如，环绕)。值得注意的是，图3中的开口207B虽然显示为部分被层堆叠件202包围，但实际上是被层堆叠件202全部包围的，诸如其它开口207。这是因为图3只显示出了图8B中截面A-A左侧的三维存储器件200的部分，该截面通过开口207B的位置切开，以便显示后续工艺的细节，否则可能会遮挡视图。在图3的示例中，开口207呈列对齐，相邻的开口207以距离W1分隔。在一些实施例中，距离W1大约在10nm和50nm之间。
接下来，在图4中，由开口207暴露(例如，面对)的源极/漏极层205的部分被移除以形成凹槽209。例如，各向同性腐蚀工艺采用可选择的刻蚀剂，诸如(例如，拥有更高的蚀刻速率)源极/漏极层205的材料，以移除面向开口207的源极/漏极层205，以便源极/漏极层205可以从开口207的侧壁侧面凹陷。使用的刻蚀剂可以是，例如，SC1溶液。例如，在源极/漏极层205凹陷之前和之后，源极/漏极层205的侧壁位置之间的凹槽209的宽度W2大约在1nm到5nm之间。
在所述实施例中，宽度W2大于或等于W1的一半(诸如W2≥0.5×W1)。由于源极/漏极层205在各个方向上都从开口207的侧壁凹陷，并且由于W2大于或等于W1的一半，将相邻开口207之间的源极/漏极层205的部分完全移除。因此，其后形成的内部间隔件211(参见图10I)完全填充了相邻开口207之间的空间(或等效地，完全填充了其后沿开口207的侧壁形成的铁电材料213之间的空间)。
注意，在本文的论述中，层堆叠件202A、层堆叠件202B或层堆叠件202C的侧壁包括该层堆叠件的所有组成层(例如201、203和205)的对应侧壁。例如，由开口207暴露的层堆叠件202A的侧壁包括介电层201对应的侧壁，沟道层203对应的侧壁以及由开口207暴露的源极/漏极层205对应的侧壁。在所述实施例中，在源极/漏极层205凹陷之前，层堆叠件202的组成层(例如201、203和205)对应的侧壁沿同一垂直平面排列。在所述实施例中，在源极/漏极层205凹陷形成凹槽209之后，介电层201和层堆叠件202的沟道层203的对应侧壁沿同一垂直平面对齐。
其次，在图5中，在开口207中形成了内部间隔件211(例如，共形形成)，以将开口207的侧壁和底部作为衬里。内部间隔件211也可以在图5中的最上层介电层201的上方表面形成。内间隔层211可以由合适的介电材料形成的，诸如氮化硅(SiN)、氮化硅碳(SiCN)、氮氧硅碳(SiCON)或类似材料，使用合适的方法诸如CVD、PVD、ALD或类似的方法。例如，内间隔层211的厚度可以在大约1nm和大约5nm之间。如图5所示，该内间隔层211填充凹槽209。
其次，在图6中，例如，通过诸如等离子体腐蚀等各向异性腐蚀工艺，将沿开口207的侧壁和开口207的底部的内间隔层211的部分移除。在各向异性蚀刻工艺后，凹槽209中的内间隔层211仍然存在，也可称为内部间隔件211。在图6的示例中，面向开口207的内部间隔件211的侧壁与介电层201的各侧壁和沟道层203的各侧壁对齐。在一些实施例中，所述内间隔211可有助于降低器件形成的寄生电容。
其次，在图7中，在开口207中形成铁电材料213(例如，共形形成)，以用207的侧壁和底部做衬里。在图7中，铁电材料213也可以在最上层介电层201的上方表面形成。在一实施例中，铁电材料213是掺杂了Al、Si、Zr、La、Gd或Y的氧化铪(HfO2)。在一些实施例中，使用铁电材料，诸如HZO、HSO、HfSiO、HfLaO、HfZrO2或ZrO2作为铁电材料213。一种合适的形成方法，诸如PVD、CVD、ALD或类似的方法，该方法可用于形成铁电材料213。其次，进行蚀刻工艺，例如各向异性蚀刻工艺，以从最上层的介电层201(如果已经形成)的上方表面和从开口207的底部移除铁电材料213。经过蚀刻工艺，铁电材料213将开口207作为衬里。
其次，在图8中，形成一种导电半导体材料(也称为栅极材料或栅极金属)，诸如铝、钨、钼、锡、棕、其组合物或其多分子层，以填充开口207。栅极材料可以通过适当的方法形成，诸如PVD、CVD、ALD、电镀或类似的方法。栅极材料形成后，可以进行平坦化工艺，诸如化学机械平坦化(CMP)，从所述最顶层的介电层201的上表面移除栅材料的多余部分，并且在开口207中的栅材料的剩余部分形成栅电极212。如图8所示，铁电材料213包围着每个栅电极212。例如，铁电材料213与栅电极212物理接触并且沿栅电极212的侧壁延伸。将内部间隔件211凹陷到源极/漏极层205中并与铁电材料213物理接触。
图8B显示了存储器件200的更完整的透视图，该图显示了所有栅电极212被层堆叠件202完全包围。透视图8A与图8B中器件的部分相对应(如A-A截面左侧的部分)。
其次，在图9中，形成凹槽217(也可称为开口或沟槽)，该凹槽贯穿最上方的介电层201和层堆叠件202A、层堆叠件202B和层堆叠件202C。该凹槽217可以使用光刻和蚀刻技术形成。凹槽217从该层堆叠件202的侧壁向栅电极212延伸。在图9的示例中，凹槽217与栅电极212在同一列中对齐。凹槽217的宽度为W3，该宽度为凹槽217相对的侧壁之间的宽度(见图10H)。例如，宽度W3可以在大约50nm和150nm之间。在一些实施例中，凹槽217的相对侧壁与铁电材料213的各个外侧壁213S1/213S2对齐(例如参见图10H)。
其次，在图10A中，形成的介电材料219来填充凹槽217。该介电材料219可以是，例如，氧化硅、氮化硅或类似的材料，由CVD、PVD、ALD或类似合适的方法形成。可以进行平坦化工艺，诸如CMP，从最顶层介电层201的上表面移除介电材料219的多余部分。这样介电材料219就形成了隔离区。
图10B示出了图10A中的存储器件200的部分的透视图。特别地，图10B示出了图10A中的存储器件200的部分，例如，截面B-B左侧的部分。
图10C示出了图10B中虚线框220内的存储器件200的切断部分。为简单起见，图10C中只示出了位于与层堆叠件202C相同垂直水平(例如，与衬底101的距离)的存储器件200的部分。
如图10C所示，铁电材料213沿栅电极212的侧壁延伸，并且设置在栅电极212和相应的沟道层203之间。图10C中的虚线221示出了在3D存储器件200运行期间，例如在栅电极212施加栅电压时，在沟道层203中形成的沟道区。图10C中的箭头216示出了源极/漏极区(参见图10I中的205A/205B)之间的示例电流流向，这些区位于图10C的切割部分之外(例如，在前面和后面)。
图10D示出了三维存储器件200的铁电材料213的电极化方向的切换。图10D的左侧示出了图10C虚线框218中不同材质的三层(如215、213和203)。图10D显示出，当施加于铁电材料213的电场方向改变时，铁电材料213的电极化方向也随之改变。例如，通过在栅电极212和各自的源极/漏极层205之间施加电压，可以在图10D中的铁电材料213上施加电场，源极/漏极层205电耦合到图10C中的沟道层203上(例如，上方并接触)。
在一实施例中，图10E示出了使用铁电材料的存储器件(例如200、200A、200B、200C)的电学特性。此处论述的存储器件(如200、200A、200B、200C)的存储器单元包括具有铁电材料213的晶体管，该铁电材料位于栅电极212和沟道层203之间。铁电材料213的电极化方向影响存储器单元晶体管的阈值电压。图10E显示了示例性存储器单元的电压与电流曲线301和曲线303的对比关系。曲线301和曲线303对应着铁电材料213的两种不同的电极化方向。图10E中的虚线显示了与晶体管的ON状态对应的电流值。如图10E所示，铁电材料213的两种不同的电极化方向导致存储器单元晶体管的两种不同阈值电压。
图10F和图10G分别示出了沿着图10B中的E-E和F-F截面的三维存储器件200的截面图。图10F显示了层堆叠件202A、层堆叠件202B和层堆叠件202C，以及最上面的介电层201。图10G显示了3D存储器件200沿截面F-F的部分截面图，其中包括三个相邻的栅电极212和这些栅电极212之间的层。
注意，在图10G中，每个层堆叠件202中的源极/漏极层205被内部间隔器211取代。如图10G所示(也见图10I)，内部间隔件211填充铁电材料213之间的空间，该铁电材料213沿相邻栅电极212的侧壁设置，内部间隔件211的宽度为W1。换言之，在图10G的截面图中，源极/漏极层205是不可见的。回想一下凹槽209的宽度W2(参见图4和图10I)大于或等于相邻开口207之间距离W1的一半。因此，内间隔211填补了凹槽209，并完全填补了相邻开口207之间的空间。注意，在图10G中，面向内间隔211的铁电材料213的侧壁与开口207的侧壁处于相同的位置。
图10G中的虚线221(也诸如图10C所示)示出了在3D存储器件200操作时形成的沟道区。在图10G的截面图中，电流沿着沟道区流入和流出纸张。进一步地，图10G示出了多个存储器单元223，其中每个存储器单元223包括存储器单元223区内各种层/材料的部分。例如，每个存储器单元223包括栅电极212或部分栅电极212、铁电材料213、内部间隔件211、介电层201、沟道层203和源极/漏极区205A/205B(参见图10I)。因此，每个存储器单元223是具有铁电材料213的晶体管，该铁电材料213位于栅电极212和沟道层203之间。注意，为了避免混乱，图10G只显示了3D存储器件200的存储器单元223周围的虚线框，而在3D存储器件200的其它存储器单元的周围没有显示虚线框。
图10H示出了图10A中的三维存储器件200沿截面D-D的截面图。截面D-D沿沟道层203的水平面横切。如图10H所示，铁电材料213沿栅电极212的侧壁延伸，并设置在栅电极212和沟道层203之间。铁电材料213的侧壁213S1/213S2与介电材料219的各个侧壁对齐，以便测量出在图10H中的铁电材料213的宽度，该宽度沿图10H中的水平方向测量，与同样沿水平方向测量的介电材料219的宽度W3相同。此外，图10H显示了存储器单元223周围的虚线框，虚线221显示了存储器单元223中的沟道区。
图10I示出了图10A的3D存储器件200沿截面C-C的截面图。截面C-C沿源极/漏极层205的水平面横切。如图10I所示，内部间隔件211，在图10I的剖视图来看是连续的区，完全填补了铁电材料213沿相邻的栅电极212延伸部分之间的空间部分，并且也填补了铁电材料的213最低部分213L和介电材料219之间的空间。因此，内部间隔件211和介电材料219将源极/漏极层205分隔成两个分开的(例如，空间上分开)源极/漏极区205A和205B。
图10J示出了图10A中的3D存储器件200的顶部图。在存储器单元223周围示出了虚线框。
其次，在图11中，在3D存储器件200中形成了阶梯状接触件区，以便暴露出每个层堆叠件202的源极/漏极层205的部分。例如，阶梯状接触件区可以通过多元化的腐蚀工艺形成，其中，每个蚀刻工艺通过使用不同的蚀刻掩模来曝光三维存储器件200的不同部分来删除，并通过不同时间的蚀刻以达到不同的蚀刻深度，该3D存储器件200的未蚀刻部分包括栅电极212和栅电极212周围的铁电材料213，该3D存储器件200的未蚀刻部分形成该3D存储器件200的存储器单元阵列。
如图11所示，将存储器单元阵列的侧面远端的每一层堆叠件202的部分移除，以形成阶梯形的接触区。层堆叠件202删除部分的面积(例如，顶部图表面积)随着沿垂直方向远离衬底101而增加(见图1)。换言之，层堆叠件202层堆叠件越高(远离衬底101)，移除的层堆叠件面积越大(如202A、202B或202C)，以便使层堆叠件公开底层堆叠件的部分。注意，层堆叠件202中的源极/漏极层205被分成两个单独的源极/漏极区205A和205B，其被布置在介电材料219的相反两侧。
其次，在图12中，栅极接触件225形成在栅电极212的上方，并且与栅电极212电耦合，源极/漏极接触227(如227A、227B和227C)，形成在源极/漏极区205A的上方，并且与源极/漏极区205A电耦合，源极/漏极接触229(如229A、229B和229C)，形成在源极/漏极区205B的上方，并且与源极/漏极区205b电耦合。在存储器件的背景下，每个栅极接触件225也可以称为字线(WL)，每个源极/漏极接触227也可以称为源极线(SL)，和每个源极/漏极接触229也可以称为位线。栅极接触225和源极/漏极接触227/229可以通过在图11的结构中的上方形成介电层(图中未显示)来形成，通过在对应栅极接触件225和源极/漏极接触件227/229的位置的介电层中形成开口，其中，开口暴露在导电部件下(如栅电极212，或源极/漏极区205A/205B)，可以用导电材料填充开口，诸如Cu、W、Au、Ag、Co、Ti、Ta、TaN、TiN，及其组合物，其多分子物或其类似物。
如图12所示，由于层堆叠件202的源极/漏极层205的不同上表面处于不同的垂直水平面(例如，距离衬底101的距离)，在不同层堆叠件202上的较低源极/漏极接触件227(或229)表面也处于不同的垂直水平面。例如，在层堆叠件202A上的较低源极/漏极接触件227(或229)表面比在202B/202C上的较低源极/漏极接触件227(或229)表面更接近衬底101。
在图12的示例中，显示了四个栅极接触件225。在同一垂直水平面上的每个栅极接触件225和耦合到源极/漏极区205A/205B的源极/漏极接触件227/229来定义存储器单元的三个终端(例如，铁电材料的晶体管213)。因此，在图12的示例中，四个栅极接触件225和三对源极/漏极接触件227/229总共定义了12个存储器单元。
参考图12和图10G-图10J，为了在特定的存储器单元上执行写操作，例如图10G中的存储器单元223，对存储器单元223内的铁电材料213的部分施加写电压。例如，写电压的施加可以通过将第一电压施加到存储器单元223的栅电极212(通过栅极接触件225)，将第二电压施加到源极/漏极区205A/205B(通过源极/漏极接触件227/229)来实现。用第一电压与所述第二电压之间的电压差来设置铁电材料213的极化方向。根据铁电材料213的极化方向，存储器单元223对应晶体管的阈值电压VT可以从低阈值电压VL切换到高阈值电压VH，反之亦然。晶体管的阈值电压值(VL或VH)可以用存储在存储器单元中的“0”或“1”来表示。
为了在存储器单元223上执行读操作，在晶体管上施加读电压，该读电压是低阈值电压VL和高阈值电压VH之间的电压，例如，在栅极212和源极/漏极区205A之间。根据铁电材料213的极化方向(或晶体管的阈值电压)，存储器单元223的晶体管可以打开，也可以不打开。因此，当施加电压时，例如，在源极/漏极区205B区施加时，电流可能在源极/漏极区205A和源极/漏极区205B区之间流动，也可能不流动。因此可以通过检测电流来确定存储在存储器单元中的数字位。
另一个实施例中，图13示出了3D存储器件200A的透视图。3D存储器件200A与图12中的3D存储器件200类似，但具有多行多列栅电极212和多个隔离区219，这些隔离区将每个源极/漏极层205分隔为多个单独的源极/漏极区。3D存储器件200A可以通过修改3D存储器件的制造工艺，例如，在图4的处理步骤，通过形成多个行和多个列的开口207，然后接下来通过图8A/8B的处理步骤来形成多个栅电极212，然后在图9的处理工艺中形成多个凹槽217，并用介电材料219来填充多个凹槽217。后续的处理步骤，诸如形成阶梯形接触区，形成栅极接触件225，形成源极/漏极接触件227/229，都是简单的，因此细节再重复。
另一个实施例中，图14示出了的三维存储器件200B的透视图。该3D存储器件200B与图13中的3D存储器件200A相似，但在层堆叠件202A下面形成栅极接触件225。由于栅电极212贯穿层堆叠件202，栅电极的下表面暴露于层堆叠件202的下表面。因此，在形成图2中的层堆叠件202A之前，图1中的金属层可以在介电层119之上形成，以便在后续处理中形成栅电极212的位置上形成金属部件(例如，225)。在随后的处理中，一旦形成，栅电极212将电耦合到金属层中的栅接触件225。
进一步地，图14示出了晶体管231和通孔233，该通孔233将栅接触件225电耦合到晶体管231上。在所示实施例中，晶体管231和通孔233是图1的半导体器件100的部分，而不是3D存储器件200B的部分。晶体管231可以是在图1的衬底101上形成的鳍式场效应晶体管，而通孔233可以在3D存储器件200A下形成，以与鳍式场效应晶体管电偶合。
另一个实施例中，图15示出了的3D存储器件200C的透视图。该3D存储器件200C与图13中的3D存储器件200A相似，但存储器单元阵列形成在3D存储器件200C的中间部分，在存储器单元阵列的相对两侧形成两个阶梯状接触件区。通过修改该3D存储器件200A的制造工艺，可以形成该3D存储器件200C。例如，在图3的流程步骤中，在层堆叠件202的中心区中形成了开口207。在后续处理中，如图9所示，在栅电极212的相对两侧形成凹槽217。其余的处理步骤与3D存储器件200A类似，因此细节不再重复。
在一实施例中，图16示出了三维存储器件的等效电路图300。该电路图300对应于实施例中的3D存储器件200、200A、200B或200C的部分。图300所述的存储器单元为终端标记为SL、BL、WL的晶体管(诸如WL1、WL2)，其中终端SL、BL、WL分别对应栅极接触件225、源极/漏极接触件227、源极/漏极接触件229。图16示出了存储器单元的三层，对应于图12-15中的三层堆叠件202中形成的存储器单元。WL垂直扩展以电连接已经在不同层堆叠件202中实现的存储器单元。
在一实施例中，图17示出了用于3D存储器件(例如，200A、200B或200C)的布局400。布局400对应于3D存储器件的平面图，在同一平面上垂直投影不同的部件。在图17中，显示了源极/漏极层205的三个边界。源极/漏极层205的底部部分对应于阶梯状接触件区。图17还示出了栅电极212、铁电材料213、栅极接触件225和源极/漏极接触件227/229。此外，图17示出了电耦合到栅接触件225和源极/漏极接触件227/229的导电线(例如，铜线)。例如，耦合到栅极接触件225的导电线用WL标记，诸如WL0、WL1…WL(2L-1)。耦合到源极/漏极接点227的导电线标记为SL，诸如SL0-0、SL0-1…SL0-(m-1)等。耦合到源极/漏极接点229的导电线标记为BL，诸如BL0-0、BL0-1…BL0-(m-1)等。注意，阶梯形接触区提供了使访问源极/漏极层205容易。
可以对所公开的实施例进行变更和修改，并且完全包括在本公开的保护范围内。例如，在3D存储器件200、200A、200B和200C中的三层堆叠件202(例如，202A、202B和202C)，作为非限制示例论述。3D存储器件中的层堆叠件202的数量可以是本领域技术人员可以理解的任何合适的数字，诸如1、2或3以上。另一个示例，栅电极212的行数和列数，和/或隔离区219的数量，可以是任意合适的数目。此外，虽然开口207的顶部图显示为矩形或正方形，但开口207的其它形状(因此，栅电极的其它形状212)，诸如圆形、椭圆形或多边形，也可以使用。
实施例可以具有如下优点。在BEOL处理工艺中，所公开的3D存储器件可以容易地集成到现有的半导体器件中。在FEOL处理工艺中，3D存储器件下的区仍然可以用来形成各种电路，诸如逻辑电路、I/O电路或ESD电路。因此，除了用于3D存储器件的外围电路(如解码器、放大器)和路由电路外，对于集成已公开的3D存储器件，在占地面积方面几乎没有损失。此外，所公开的3D存储器件具有高效的结构以减少其存储器单元的大小。例如，耦合到层堆叠件的源极/漏极层205的BL和SL被在同一层堆叠件内形成的多个存储器单元共享。该WL连接到栅极212，该栅极延伸到所有层堆叠件202，因此，该WL也由在不同层堆叠件202中形成的垂直对齐存储器单元共享。如上所述，所公开的3D存储器件具有易于缩放的结构，以允许形成高密度的存储阵列，这对于物联网(IoT)和机器学习等新兴应用非常重要。通过将三维存储阵列集成到芯片上进行BEOL处理，避免了芯片外存储器访问带来的能耗瓶颈问题。因此，集成了所公开的3D存储器件的半导体设备可能会变得更小，更便宜，同时运行速度更快，消耗更少的能量。其它优点还包括通过形成内间隔减少了寄生电容。
图18示出在一些实施例中形成存储器件的方法的流程图。应当理解的是，图18所示的实施例方法仅仅是许多可能实施例方法的示例。在本领域常规技术中，可以允许许多变体、替代和修改。例如，可以添加、删除、替换、重新安排或重复图18所示的各种步骤。
参考图18，在框1010中，第一层堆叠件和第二层堆叠件依次在衬底上方形成，其中，第一层堆叠件和第二层堆叠件有相同的层结构，该层状结构包括介电材料、介电材料上方的沟道材料，以及沟道上方的源极/漏极层材料。在框1020中，形成贯穿所述第一层堆叠件和所述第二层堆叠件的开口阵列。在框1030中，通过用第一介电材料替换由开口所暴露的源极/漏极材料的部分，形成内部间隔件。在框1040中，用铁电材料做开口的侧壁的衬里。在框1050中，通过用导电材料填充开口以形成栅电极。在框1060中，形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸。在框1070中，用第二介电材料填充凹槽。
根据实施例，一种形成存储器件的方法，该方法包括：在衬底上方形成第一层堆叠件，第一层堆叠件包括依次在衬底上方形成的第一介电层、第一沟道层和第一源极/漏极层；在第一层堆叠件上方形成第二层堆叠件，第二层堆叠件包括在第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分，在第一源极/漏极层和第二源极/漏极层中形成内部间隔件；形成内部间隔件后，用铁电材料做开口的侧壁的衬里；在对开口的侧壁做衬里后，用导电材料填充开口以形成栅电极；形成贯穿第一层堆叠件和第二层堆叠件的凹槽，凹槽从第一层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。在实施例中，该方法还包括：填充凹槽后，通过移除第二层堆叠件的横向远离所述栅电极的部分以暴露第一层堆叠件的第一源极/漏极层的第一部分，在存储器件中形成第一阶梯形区。在实施例中，该方法还包括在形成第一阶梯形区后：在第一源极/漏极层的第一部分上形成第一源极/漏极接触件；在第二源极/漏极层的第一部分上形成第二源极/漏极接触件，其中，第一源极/漏极层的第一部分和第二源极/漏极层的第一部分设置在栅电极的同一侧；以及形成电耦合到栅电极的栅极接触件。在实施例中，该方法还包括在形成开口之前，在第二层堆叠件上方形成第三介电层，其中，形成开口以贯穿第三介电层。在实施例中，该方法还包括在形成所述第二源极/漏极接触件之前，移除第三介电层的横向远离栅电极的部分以暴露第二源极/漏极层的所述第一部分。在实施例中，其中，栅极接触件形成于栅电极的远离衬底的上表面上方。在实施例中，其中，栅极接触件形成于第一层堆叠件之下，以便栅极接触件位于第一层堆叠件与衬底之间。在实施例中，该方法还包括：通过移除第二层堆叠件的另一部分以暴露第一源极/漏极层的第二部分，在存储器件中形成第二阶梯形区，其中，栅电极横向地位于第一源极/漏极层的第一部分与第一源极/漏极层的第二部分之间；在第一源极/漏极层的第二部分上形成第三源极/漏接触件；以及在第二源极/漏极层的第二部分上形成第四源极/漏极接触件，其中，所述栅电极横向地位于第二源极/漏极层的第一部分与第二源极/漏极层的第二部分之间。在实施例中，其中，替换第一源极/漏极层的第一部分和所述第二源极/漏极层的第二部分包括：进行蚀刻工艺，以移除由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；在进行蚀刻工艺后，将第一介电材料沉积在开口中，其中，第一介电材料做开口的侧壁和底部的衬里，并填充第一源极/漏极层的移除的第一部分和第二源极/漏极层的移除的第二部分所留下的空间；以及进行各向异性蚀刻工艺，以从开口的所述侧壁和底部移除所述第一介电材料。在实施例中，其中，第一源极/漏极层的移除的第一部分的第一宽度和第二源极/漏极层的移除的第二部分的第二宽度等于或大于所述开口中的相邻开口之间的距离的一半。在实施例中，其中，在顶部图中，凹槽的侧壁呈U形。在实施例中，其中，第一介电层和第二介电层由同一介电材料形成，第一源极/漏极层和第二源极/漏极层由第一材料形成，且第一沟道层和所述第二沟道层由第二材料形成。在实施例中，其中，所述第一材料为含金属材料，且第二材料为半导体氧化物材料。
在实施例中，该方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料、介电材料上方的沟道材料，以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口阵列；通过用第一介电材料替换由开口阵列暴露的源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口阵列的侧壁的衬里；通过用导电材料填充开口阵列，形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从所述第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。在实施例中，其中，填充凹槽后，第二介电材料和第一介电材料将所述第一层堆叠件和第二层堆叠件中的每一个中的源极/漏极材料分离成多个分离的源极/漏极区。在实施例中，该方法还包括：形成电耦合到所述栅电极的栅极接触件；移除第二层堆叠件的部分，以暴露第一层堆叠件的源极/漏极材料的部分；以及形成电耦合到第一层堆叠件的源极/漏极材料的暴露部分的源极/漏极接触件。在实施例中，其中，沟道材料是氧化物半导体材料，且源极/漏极材料是含金属材料。
根据实施例，一种存储器件，包括：第一层堆叠件，所述第一层堆叠件包括第一介电层，在所述第一介电层上方的第一沟道层，以及在所述第一沟道层上方的第一源极/漏极层；第二层堆叠件，所述第二层堆叠件位于所述第一层堆叠件上方，所述第二层堆叠件包括第二介电层，在所述第二介电层上方的第二沟道层，以及在所述第二沟道层上方的第二源极/漏极层，其中，所述第一层堆叠件延伸超过所述第二层堆叠件的横向范围，并且所述第二层堆叠件暴露所述第一源极/漏极层的部分；栅电极，所述栅电极贯穿所述第一层堆叠件和所述第二层堆叠件；铁电材料，所述铁电材料围绕所述栅电极并且与所述栅电极接触；以及隔离区，所述隔离区贯穿所述第一层堆叠件和第二层堆叠件，其中，所述栅电极与所述隔离区分隔开，并且沿所述隔离区的纵轴设置。在实施例中，该器件还包括：字线(WL)，所述字线电耦合到所述栅电极；第一位线(BL)和第二BL，所述第一位线和所述第二BL分别电耦合到所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第一部分；以及第一源极线(SL)和第二SL，所述第一源极线和所述第二SL分别电耦合到所述第一源极/漏极层的第二部分和所述第二源极/漏极层的第二部分，其中，所述第一源极/漏极层的所述第一部分和所述第二源极/漏极层的所述第一部分设置在所述隔离区的第一侧上，其中，所述第一源极/漏极层的所述第二部分和所述第二源极/漏极层的所述第二部分设置在所述隔离区的第二相对侧上。在实施例中，其中，所述字线在所述第一层堆叠件下方延伸，其中，所述第一BL，所述第二BL，所述第一SL以及所述第二SL在所述第二层堆叠件上方延伸。
根据本申请的实施例，提供了一种形成存储器件的方法，方法包括：在衬底上方形成第一层堆叠件，第一层堆叠件包括依次在衬底上方形成的第一介电层、第一沟道层和第一源极/漏极层；在第一层堆叠件上方形成第二层堆叠件，第二层堆叠件包括在第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分，在第一源极/漏极层中和第二源极/漏极层中形成内部间隔件；形成内部间隔件后，用铁电材料做开口的侧壁的衬里；在对开口的侧壁做衬里后，用导电材料填充开口以形成栅电极；形成贯穿第一层堆叠件和第二层堆叠件的凹槽，凹槽从第一层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。在一些实施例中，形成存储器件的方法还包括：填充凹槽后，通过移除第二层堆叠件的横向远离栅电极的部分以暴露第一层堆叠件的第一源极/漏极层的第一部分，从而在存储器件中形成第一阶梯形区。在一些实施例中，形成存储器件的方法还包括，在形成第一阶梯形区后：在第一源极/漏极层的第一部分上形成第一源极/漏极接触件；在第二源极/漏极层的第一部分上形成第二源极/漏极接触件，其中，第一源极/漏极层的第一部分和第二源极/漏极层的第一部分设置在栅电极的同一侧；以及形成电耦合到栅电极的栅极接触件。在一些实施例中，形成存储器件的方法还包括在形成开口之前在第二层堆叠件上方形成第三介电层，其中，形成开口以贯穿第三介电层。在一些实施例中，形成存储器件的方法还包括，在形成第二源极/漏极接触件之前，移除第三介电层的横向远离栅电极的部分以暴露第二源极/漏极层的第一部分。在一些实施例中，栅极接触件形成于远离衬底的栅电极的上表面上方。在一些实施例中，栅极接触件形成于第一层堆叠件之下，以便栅极接触件位于第一层堆叠件与衬底之间。在一些实施例中，形成存储器件的方法还包括：通过移除第二层堆叠件的另一部分以暴露第一源极/漏极层的第二部分，从而在存储器件中形成第二阶梯形区，其中，栅电极横向地位于第一源极/漏极层的第一部分与第一源极/漏极层的第二部分之间；在第一源极/漏极层的第二部分上形成第三源极/漏接触件；以及在第二源极/漏极层的第二部分上形成第四源极/漏极接触件，其中，栅电极横向地位于第二源极/漏极层的第一部分与第二源极/漏极层的第二部分之间。在一些实施例中，其中，替换第一源极/漏极层的第一部分和第二源极/漏极层的第二部分包括：进行蚀刻工艺，以移除由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；在进行蚀刻工艺后，将第一介电材料沉积在开口中，其中，第一介电材料做开口的侧壁和底部的衬里，并填充第一源极/漏极层的移除的第一部分和第二源极/漏极层的移除的第二部分所留下的空间；以及进行各向异性蚀刻工艺，以从开口的侧壁和底部移除第一介电材料。在一些实施例中，第一源极/漏极层的移除的第一部分的第一宽度和第二源极/漏极层的移除的第二部分的第二宽度等于或大于开口中的相邻开口之间的距离的一半。在一些实施例中，其中，在顶部图中，凹槽的侧壁呈U形。在一些实施例中，第一介电层和第二介电层由同一介电材料形成，第一源极/漏极层和第二源极/漏极层由第一材料形成，且第一沟道层和第二沟道层由第二材料形成。在一些实施例中，第一材料为含金属材料，且第二材料为半导体氧化物材料。
根据本申请的另一个实施例，提供了一种形成存储器件的方法，方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料、介电材料上方的沟道材料、以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口阵列；通过用第一介电材料替换由开口阵列暴露的源极/漏极材料的部分，来形成内部间隔件；用铁电材料做开口阵列的侧壁的衬里；通过用导电材料填充开口阵列，来形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。在一些实施例中，其中，填充凹槽后，第二介电材料和第一介电材料将第一层堆叠件和第二层堆叠件中的每一个中的源极/漏极材料分离成多个分离的源极/漏极区。在一些实施例中，形成存储器件的方法还包括：形成电耦合到栅电极的栅极接触件；移除第二层堆叠件的部分，以暴露第一层堆叠件的源极/漏极材料的部分；以及形成电耦合到第一层堆叠件的源极/漏极材料的暴露部分的源极/漏极接触件。在一些实施例中，沟道材料是氧化物半导体材料，且源极/漏极材料是含金属材料。
根据本申请的又一个实施例，提供了一种存储器件，包括：第一层堆叠件，第一层堆叠件包括第一介电层、在第一介电层上方的第一沟道层、以及在第一沟道层上方的第一源极/漏极层；第二层堆叠件，第二层堆叠件位于第一层堆叠件上方，第二层堆叠件包括第二介电层、在第二介电层上方的第二沟道层、以及在第二沟道层上方的第二源极/漏极层，其中，第一层堆叠件延伸超过第二层堆叠件的横向范围，并且第二层堆叠件暴露第一源极/漏极层的部分；栅电极，栅电极贯穿第一层堆叠件和第二层堆叠件；铁电材料，铁电材料围绕栅电极并且与栅电极接触；以及隔离区，隔离区贯穿第一层堆叠件和第二层堆叠件，其中，栅电极与隔离区分隔开并且沿隔离区的纵轴设置。在一些实施例中，存储器件还包括：字线(WL)，字线电耦合到栅电极；第一位线(BL)和第二BL，第一位线和第二BL分别电耦合到第一源极/漏极层的第一部分和第二源极/漏极层的第一部分；以及第一源极线(SL)和第二SL，第一源极线和第二SL分别电耦合到第一源极/漏极层的第二部分和第二源极/漏极层的第二部分，其中，第一源极/漏极层的第一部分和第二源极/漏极层的第一部分设置在隔离区的第一侧上，其中，第一源极/漏极层的第二部分和第二源极/漏极层的第二部分设置在隔离区的第二相对侧上。在一些实施例中，字线在第一层堆叠件下方延伸，其中，第一BL、第二BL、第一SL、以及第二SL在第二层堆叠件上方延伸。
虽然本发明是针对实施例进行的描述，但本本名并不对此描述进行限制。所述说明性实施例以及本发明的其它实施例的各种修改和组合，对于本技术人员在参照所述时将是明显的。因此，意在使所附权利要求包含任何此类修改或实施例。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成存储器件的方法，所述方法包括：
在衬底上方形成第一层堆叠件，所述第一层堆叠件包括依次在所述衬底上方形成的第一介电层、第一沟道层和第一源极/漏极层；
在所述第一层堆叠件上方形成第二层堆叠件，所述第二层堆叠件包括在所述第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；
形成贯穿所述第一层堆叠件和所述第二层堆叠件的开口；
通过用第一介电材料替换由所述开口暴露的所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第二部分，在所述第一源极/漏极层中和所述第二源极/漏极层中形成内部间隔件；
形成所述内部间隔件后，用铁电材料做所述开口的侧壁的衬里；
在对所述开口的所述侧壁做衬里后，用导电材料填充所述开口以形成栅电极；
形成贯穿所述第一层堆叠件和所述第二层堆叠件的凹槽，所述凹槽从所述第一层堆叠件的侧壁朝向所述栅电极延伸；以及
用第二介电材料填充所述凹槽。
2.根据权利要求1所述的方法，还包括：
填充所述凹槽后，通过移除所述第二层堆叠件的横向远离所述栅电极的部分以暴露所述第一层堆叠件的所述第一源极/漏极层的第一部分，从而在所述存储器件中形成第一阶梯形区。
3.根据权利要求2所述的方法，还包括，在形成所述第一阶梯形区后：
在所述第一源极/漏极层的所述第一部分上形成第一源极/漏极接触件；
在所述第二源极/漏极层的第一部分上形成第二源极/漏极接触件，其中，所述第一源极/漏极层的所述第一部分和所述第二源极/漏极层的所述第一部分设置在所述栅电极的同一侧；以及
形成电耦合到所述栅电极的栅极接触件。
4.根据权利要求3所述的方法，还包括在形成所述开口之前在所述第二层堆叠件上方形成第三介电层，其中，形成所述开口以贯穿所述第三介电层。
5.根据权利要求4所述的方法，还包括，在形成所述第二源极/漏极接触件之前，移除所述第三介电层的横向远离所述栅电极的部分以暴露所述第二源极/漏极层的所述第一部分。
6.根据权利要求3所述的方法，其中，所述栅极接触件形成于远离所述衬底的所述栅电极的上表面上方。
7.根据权利要求3所述的方法，其中，所述栅极接触件形成于所述第一层堆叠件之下，以便所述栅极接触件位于所述第一层堆叠件与所述衬底之间。
8.根据权利要求3所述的方法，还包括：
通过移除所述第二层堆叠件的另一部分以暴露所述第一源极/漏极层的第二部分，从而在所述存储器件中形成第二阶梯形区，其中，所述栅电极横向地位于所述第一源极/漏极层的所述第一部分与所述第一源极/漏极层的所述第二部分之间；
在所述第一源极/漏极层的所述第二部分上形成第三源极/漏接触件；以及
在所述第二源极/漏极层的第二部分上形成第四源极/漏极接触件，其中，所述栅电极横向地位于所述第二源极/漏极层的所述第一部分与所述第二源极/漏极层的所述第二部分之间。
9.根据权利要求1所述的方法，其中，替换所述第一源极/漏极层的所述第一部分和所述第二源极/漏极层的所述第二部分包括：
进行蚀刻工艺，以移除由所述开口暴露的所述第一源极/漏极层的所述第一部分和所述第二源极/漏极层的所述第二部分；
在进行所述蚀刻工艺后，将所述第一介电材料沉积在所述开口中，其中，所述第一介电材料做所述开口的侧壁和底部的衬里，并填充所述第一源极/漏极层的所述移除的第一部分和所述第二源极/漏极层的所述移除的第二部分所留下的空间；以及
进行各向异性蚀刻工艺，以从所述开口的所述侧壁和所述底部移除所述第一介电材料。
10.根据权利要求9所述的方法，其中，所述第一源极/漏极层的所述移除的第一部分的第一宽度和所述第二源极/漏极层的所述移除的第二部分的第二宽度等于或大于所述开口中的相邻开口之间的距离的一半。
11.根据权利要求1所述的方法，其中，在顶部图中，所述凹槽的侧壁呈U形。
12.根据权利要求1所述的方法，其中，所述第一介电层和所述第二介电层由同一介电材料形成，所述第一源极/漏极层和所述第二源极/漏极层由第一材料形成，且所述第一沟道层和所述第二沟道层由第二材料形成。
13.根据权利要求12所述的方法，其中，所述第一材料为含金属材料，且所述第二材料为半导体氧化物材料。
14.一种形成存储器件的方法，所述方法包括：
在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中所述第一层堆叠件和所述第二层堆叠件具有相同的层状结构，所述层状结构包括介电材料、所述介电材料上方的沟道材料、以及所述沟道材料上方的源极/漏极材料；
形成贯穿所述第一层堆叠件和所述第二层堆叠件的开口阵列；
通过用第一介电材料替换由所述开口阵列暴露的所述源极/漏极材料的部分，来形成内部间隔件；
用铁电材料做所述开口阵列的侧壁的衬里；
通过用导电材料填充所述开口阵列，来形成栅电极；
形成穿过所述第一层堆叠件和所述第二层堆叠件的凹槽，所述凹槽从所述第二层堆叠件的侧壁朝向所述栅电极延伸；以及
用第二介电材料填充所述凹槽。
15.根据权利要求14所述的方法，其中，填充所述凹槽后，所述第二介电材料和所述第一介电材料将所述第一层堆叠件和所述第二层堆叠件中的每一个中的所述源极/漏极材料分离成多个分离的源极/漏极区。
16.根据权利要求14所述的方法，还包括：
形成电耦合到所述栅电极的栅极接触件；
移除所述第二层堆叠件的部分，以暴露所述第一层堆叠件的所述源极/漏极材料的部分；以及
形成电耦合到所述第一层堆叠件的所述源极/漏极材料的暴露部分的源极/漏极接触件。
17.根据权利要求14所述的方法，其中，所述沟道材料是氧化物半导体材料，且所述源极/漏极材料是含金属材料。
18.一种存储器件，包括：
第一层堆叠件，所述第一层堆叠件包括第一介电层、在所述第一介电层上方的第一沟道层、以及在所述第一沟道层上方的第一源极/漏极层；
第二层堆叠件，所述第二层堆叠件位于所述第一层堆叠件上方，所述第二层堆叠件包括第二介电层、在所述第二介电层上方的第二沟道层、以及在所述第二沟道层上方的第二源极/漏极层，其中，所述第一层堆叠件延伸超过所述第二层堆叠件的横向范围，并且所述第二层堆叠件暴露所述第一源极/漏极层的部分；
栅电极，所述栅电极贯穿所述第一层堆叠件和所述第二层堆叠件；
铁电材料，所述铁电材料围绕所述栅电极并且与所述栅电极接触；以及
隔离区，所述隔离区贯穿所述第一层堆叠件和第二层堆叠件，其中，所述栅电极与所述隔离区分隔开并且沿所述隔离区的纵轴设置。
19.根据权利要求18所述的存储器件，还包括：
字线(WL)，所述字线电耦合到所述栅电极；
第一位线和第二位线，所述第一位线和所述第二位线分别电耦合到所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第一部分；以及
第一源极线和第二源极线，所述第一源极线和所述第二源极线分别电耦合到所述第一源极/漏极层的第二部分和所述第二源极/漏极层的第二部分，其中，所述第一源极/漏极层的所述第一部分和所述第二源极/漏极层的所述第一部分设置在所述隔离区的第一侧上，其中，所述第一源极/漏极层的所述第二部分和所述第二源极/漏极层的所述第二部分设置在所述隔离区的第二相对侧上。
20.根据权利要求19所述的存储器件，其中，所述字线在所述第一层堆叠件下方延伸，其中，所述第一位线、所述第二位线、所述第一源极线、以及所述第二源极线在所述第二层堆叠件上方延伸。
CN202110126850.6A 2020-05-28 2021-01-29 存储器件和形成存储器件的方法 Active CN113394232B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031103P 2020-05-28 2020-05-28
US63/031,103 2020-05-28
US17/070,536 2020-10-14
US17/070,536 US11631698B2 (en) 2020-05-28 2020-10-14 Three-dimensional memory device with ferroelectric material

Publications (2)

Publication Number Publication Date
CN113394232A CN113394232A (zh) 2021-09-14
CN113394232B true CN113394232B (zh) 2023-09-29

Family

ID=77616866

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110126850.6A Active CN113394232B (zh) 2020-05-28 2021-01-29 存储器件和形成存储器件的方法

Country Status (5)

Country Link
US (1) US20220384483A1 (zh)
KR (1) KR102521845B1 (zh)
CN (1) CN113394232B (zh)
DE (1) DE102020127584A1 (zh)
TW (1) TWI753688B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210399013A1 (en) * 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
CN117413628A (zh) * 2022-01-17 2024-01-16 华为技术有限公司 存储阵列、制备方法、读写控制方法、存储器及电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3390704B2 (ja) * 1999-08-26 2003-03-31 株式会社半導体理工学研究センター 強誘電体不揮発性メモリ
JP4373647B2 (ja) * 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
US6970370B2 (en) * 2002-06-21 2005-11-29 Micron Technology, Inc. Ferroelectric write once read only memory for archival storage
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8630114B2 (en) * 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
JP6539900B2 (ja) * 2013-07-25 2019-07-10 国立研究開発法人産業技術総合研究所 強誘電体デバイス及びその製造方法
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
WO2017053329A1 (en) * 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US9953994B2 (en) 2015-11-07 2018-04-24 Monolithic 3D Inc. Semiconductor memory device and structure
US11289499B2 (en) * 2016-09-30 2022-03-29 Institute of Microelectronics, Chinese Academy of Sciences Memory device, method of manufacturing the same, and electronic device including the same
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
US10580781B2 (en) * 2017-10-12 2020-03-03 Globalfoundries Singapore Pte. Ltd. Increased gate coupling effect in multigate transistor
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
US11502103B2 (en) * 2018-08-28 2022-11-15 Intel Corporation Memory cell with a ferroelectric capacitor integrated with a transtor gate
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell

Also Published As

Publication number Publication date
KR102521845B1 (ko) 2023-04-13
DE102020127584A1 (de) 2021-12-02
TWI753688B (zh) 2022-01-21
KR20210148827A (ko) 2021-12-08
TW202145541A (zh) 2021-12-01
CN113394232A (zh) 2021-09-14
US20220384483A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
CN113394232B (zh) 存储器件和形成存储器件的方法
US11587823B2 (en) Three-dimensional memory device and method
US11729986B2 (en) Ferroelectric memory device and method of forming the same
US11910615B2 (en) Memory device and manufacturing method thereof
KR102597954B1 (ko) 메모리 어레이 계단 구조체
US20210391354A1 (en) Memory device
US20230165011A1 (en) Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US20240155845A1 (en) Three-dimensional ferroelectric random access memory devices and methods of forming
US20240015979A1 (en) Semiconductor device and method of manufacturing the same
US11844224B2 (en) Memory structure and method of forming the same
CN113380827B (zh) 存储器件及其形成方法
US11631698B2 (en) Three-dimensional memory device with ferroelectric material
US11404444B2 (en) Three-dimensional memory device and methods of forming
US20240064994A1 (en) Memory device and method of forming the same
US20240105724A1 (en) Three-dimensional semiconductor device and method of fabricating the same
CN117062443A (zh) 三维存储器器件和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant