KR20210148827A - 강유전체 재료를 갖는 3차원 메모리 디바이스 - Google Patents
강유전체 재료를 갖는 3차원 메모리 디바이스 Download PDFInfo
- Publication number
- KR20210148827A KR20210148827A KR1020200173266A KR20200173266A KR20210148827A KR 20210148827 A KR20210148827 A KR 20210148827A KR 1020200173266 A KR1020200173266 A KR 1020200173266A KR 20200173266 A KR20200173266 A KR 20200173266A KR 20210148827 A KR20210148827 A KR 20210148827A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- source
- drain
- forming
- layer stack
- Prior art date
Links
- 239000000463 material Substances 0.000 title claims abstract description 124
- 238000000034 method Methods 0.000 claims abstract description 97
- 239000003989 dielectric material Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 404
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 230000010287 polarization Effects 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- ATFCOADKYSRZES-UHFFFAOYSA-N indium;oxotungsten Chemical compound [In].[W]=O ATFCOADKYSRZES-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H01L27/11597—
-
- H01L27/1159—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 - 제 1 층 스택 및 제 2 층 스택은 유전체 재료, 유전체 재료 위의 채널 재료, 및 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 가짐 - ; 제 1 층 스택 및 제 2 층 스택을 관통하여 연장되는 개구부들을 형성하는 단계; 개구부들에 의해 노출된 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 내측 스페이서들을 형성하는 단계; 개구부들의 측벽들을 강유전체 재료로 라이닝하는 단계; 개구부들을 전기 전도성 재료로 충전함으로써 게이트 전극들을 형성하는 단계; 제 1 층 스택 및 제 2 층 스택을 관통하는 리세스를 형성하는 단계 - 리세스는 제 2 층 스택의 측벽으로부터 게이트 전극들을 향해 연장됨 - ; 및 리세스를 제 2 유전체 재료로 충전하는 단계를 포함한다.
Description
본 출원은 2020년 5월 28일 출원된 미국 가출원 번호 제63/031,103호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 특정 실시예에서, 강유전체 재료로 형성된 3차원 메모리 디바이스들에 관한 것이다.
반도체 디바이스들은 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 전도성층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피 및 에칭 기술들을 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 발명 및 그 이점에 대한 보다 완전한 이해를 위해, 이제 첨부된 도면과 관련하여 취해진 아래의 설명이 참조된다.
도 1은 일 실시예에서, 집적된 메모리 디바이스들을 갖는 반도체 디바이스의 단면도를 도시한 것이다.
도 2 내지 도 7, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 10c, 도 10f, 도 10g, 도 10h, 도 10i, 도 10j, 도 11 및 도 12는 일 실시예에서, 다양한 제조 스테이지들에서의 3차원 메모리 디바이스의 다양한 도면들을 도시한 것이다.
도 10d는 일 실시예에서, 도 10c의 3차원 메모리 디바이스의 강유전체 재료의 전기 분극 방향의 전환을 도시한 것이다.
도 10e는 일 실시예에서, 강유전체 재료를 갖는 메모리 디바이스의 전기적 특성들을 도시한 것이다.
도 13은 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 14는 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 15는 또 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 16은 일 실시예에서, 3차원 메모리 디바이스의 등가 회로 다이어그램을 도시한 것이다.
도 17은 일 실시예에서, 3차원 메모리 디바이스에 대한 레이아웃을 도시한 것이다.
도 18은 일부 실시예에서, 메모리 디바이스를 형성하는 방법의 플로우 차트를 도시한 것이다.
도 1은 일 실시예에서, 집적된 메모리 디바이스들을 갖는 반도체 디바이스의 단면도를 도시한 것이다.
도 2 내지 도 7, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 10c, 도 10f, 도 10g, 도 10h, 도 10i, 도 10j, 도 11 및 도 12는 일 실시예에서, 다양한 제조 스테이지들에서의 3차원 메모리 디바이스의 다양한 도면들을 도시한 것이다.
도 10d는 일 실시예에서, 도 10c의 3차원 메모리 디바이스의 강유전체 재료의 전기 분극 방향의 전환을 도시한 것이다.
도 10e는 일 실시예에서, 강유전체 재료를 갖는 메모리 디바이스의 전기적 특성들을 도시한 것이다.
도 13은 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 14는 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 15는 또 다른 실시예에서, 3차원 메모리 디바이스의 사시도를 도시한 것이다.
도 16은 일 실시예에서, 3차원 메모리 디바이스의 등가 회로 다이어그램을 도시한 것이다.
도 17은 일 실시예에서, 3차원 메모리 디바이스에 대한 레이아웃을 도시한 것이다.
도 18은 일부 실시예에서, 메모리 디바이스를 형성하는 방법의 플로우 차트를 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 설명하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 본원에서의 논의를 통틀어, 달리 특정되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시예에서, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택(layer stack) 및 제 2 층 스택을 연속적으로 형성하는 단계 - 상기 제 1 층 스택 및 상기 제 2 층 스택은 유전체 재료, 상기 유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 가짐 - ; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들을 형성하는 단계; 상기 개구부들에 의해 노출된 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 내측 스페이서들을 형성하는 단계; 상기 개구부들의 측벽들을 강유전체 재료로 라이닝하는 단계; 게이트 전극들을 형성하기 위해 상기 개구부들을 전기 전도성 재료로 충전하는 단계; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 2 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 포함한다.
도 1은 일 실시예에서, 집적된 메모리 디바이스들(123)(예컨대, 123A 및 123B)을 갖는 반도체 디바이스(100)의 단면도를 도시한 것이다. 반도체 디바이스(100)는 예시된 실시예에서, 반도체 제조의 백엔드 오브 라인(back-end-of-line)(BEOL) 공정에서 집적되는 3차원(3D) 메모리 디바이스들(123)을 갖는 핀-전계 효과 트랜지스터(fin-field effect transistor)(FinFET) 디바이스이다. 어수선함을 피하기 위해, 3D 메모리 디바이스들(123)의 세부 사항들은 도 1에 도시되어 있지 않지만, 이하에서 논의된다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는 상이한 타입의 회로들을 형성하기 위한 상이한 영역들을 포함한다. 예를 들어, 반도체 디바이스(100)는 로직 회로들을 형성하기 위한 제 1 영역(110)을 포함할 수 있고, 예컨대, 주변 회로들, 입/출력(I/O) 회로들, 정전기 방전(electrostatic discharge)(ESD) 회로들, 및/또는 아날로그 회로들을 형성하기 위한 제 2 영역(120)을 포함할 수 있다. 다른 타입들의 회로들을 형성하기 위한 다른 영역들이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판의 도핑되거나 도핑되지 않은 실리콘 기판, 또는 활성층과 같은 벌크 기판일 수 있다. 기판(101)은 다른 반도체 재료들, 예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다른 기판들, 예컨대, 다중층 또는 구배 기판들(multi-layered or gradient substrates)이 또한 사용될 수 있다.
전기적 컴포넌트들, 예를 들어, 트랜지스터들, 저항기들, 캐패시터들, 인덕터들, 다이오드들 등은 반도체 제조의 프론트엔드 오브 라인(front-end-of-line)(FEOL) 공정에서 기판(101) 내부 또는 상에 형성된다. 도 1의 예에서, 반도체 핀들(semiconductor fins)(103)(핀들(fins)이라고 지칭되기도 함)은 기판(101) 위에 돌출하게 형성된다. 얕은 트렌치 격리(shallow-trench isolation)(STI) 영역들과 같은 격리 영역들(105)은 반도체 핀들(103) 사이 또는 주위에 형성된다. 게이트 전극들(109)은 반도체 핀들(103) 위에 형성된다. 게이트 스페이서들(111)은 게이트 전극들(109)의 측벽들을 따라 형성된다. 에피택셜 소스/드레인 영역들과 같은 소스/드레인 영역 (107)들은 게이트 전극들(109)의 서로 반대측에 있는 측부들 상에 형성된다. 게이트 접촉부들 및 소스/드레인 접촉부들과 같은 접촉부들(113)은 각각의 하부 전기 전도성 피처들(예컨대, 게이트 전극들(109) 또는 소스/드레인 영역들(107)) 위에 형성되고 이들 피처들에 전기적으로 커플링된다. 층간 유전체(ILD)층과 같은 하나 이상의 유전체층들(117)이 기판(101) 위에 그리고 반도체 핀들(103) 및 게이트 전극들(109) 주위에 형성된다. 전도성 라인들(115)과 같은 다른 전기 전도성 피처들은 또한 하나 이상의 유전체층들(117) 내에 형성될 수 있다. 도 1의 FinFETs는 본 기술 분야에 공지되거나 사용되는 임의의 적합한 방법에 의해 형성될 수 있으며, 세부 사항들은 여기서 반복되지는 않는다.
여전히 도 1을 참조하면, 에칭 정지층(etch stop layer)(ESL)일 수 있는 유전체층(119)이 하나 이상의 유전체층들(117) 위에 형성된다. 일 실시예에서, 유전체층(119)은 플라즈마 강화 물리 기상 증착(plasma-enhanced physical vapor deposition)(PECVD)을 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 또는 이들의 조합들 등과 같은 다른 유전체 재료들, 및 유전체층(119)을 형성하는 대안의 기술, 예를 들어, 저압 화학 기상 증착(low-pressure chemical vapor deposition)(LPCVD), 또는 PVD 등이 대안적으로 사용될 수 있다. 다음, 유전체층(121)이 유전체층(119) 위에 형성된다. 유전체층(121)은 PVD, 또는 CVD 등과 같은 적합한 방법에 의해 형성된 실리콘 산화물, 또는 실리콘 질화물 등과 같은 임의의 적합한 유전체 재료일 수 있다. 각각이 복수의 메모리 셀을 포함하는 하나 이상의 메모리 디바이스(123A)가 유전체층(121) 내에 형성되고, 유전체층(121) 내의 전기 전도성 피처들(예컨대, 비아들(124) 및 전도성 라인들(125))에 커플링된다. 메모리 디바이스들(200, 200A, 200B, 및 200C)과 같은 도 1의 메모리 디바이스들(123)의 다양한 실시예가 이하에서 상세하게 논의된다.
도 1은 메모리 디바이스들(123A) 위에 형성된 메모리 디바이스들(123B)의 제 2 층을 추가로 도시한 것이다. 메모리 디바이스들(123A 및 123B)은 동일하거나 유사한 구조물을 가질 수 있으며, 집합적으로 메모리 디바이스들(123), 또는 3D 메모리 디바이스들(123)로 지칭될 수 있다. 도 1의 예는 비 제한적인 예로서 메모리 디바이스들(123)의 2 개의 층을 도시한 것이다. 하나의 층, 3 개의 층, 또는 그 이상과 같은 다른 수의 층의 메모리 디바이스들(123)이 또한 가능하며, 본 개시 내용의 범위 내에 완전히 포함되도록 의도된다. 메모리 디바이스(123)의 하나 이상의 층은 집합적으로 반도체 디바이스(100)의 메모리 영역(130)으로 지칭되며, 반도체 제조의 백엔드 오브 라인(back-end-of-line)(BEOL) 공정에서 형성될 수 있다.
여전히 도 1을 참조하면, 메모리 영역(130)이 형성된 후, 유전체층(121) 및 유전체층(121) 내의 전기 전도성 피처들(예컨대, 비아들(124) 및 전도성 라인들(125))을 포함하는 상호접속 구조물(140)이 메모리 영역(130) 위에 형성된다. 상호접속 구조물(140)은 기능 회로들을 형성하기 위해 기판(101) 및 메모리 디바이스들(123) 내에/상에 형성된 요소들을 전기적으로 접속한다. 상호접속 구조물의 형성은 본 기술 분야에 공지되어 있으므로 세부 사항들은 여기서 반복되지는 않는다.
도 2 내지 도 7, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 10c, 도 10f, 도 10g, 도 10h, 도 10i, 도 10j, 도 11, 및 도 12는 일 실시예에서, 다양한 제조 스테이지들에서의 3차원(3D) 메모리 디바이스(200)의 다양한 도면들(예컨대, 사시도, 단면도)을 도시한 것이다. 3D 메모리 디바이스(200)는 강유전체 재료를 갖는 3차원 메모리 디바이스이며, 예컨대, 3D NOR 타입 메모리 디바이스일 수 있다. 3D 메모리 디바이스(200)는 도 1의 메모리 디바이스(123A 및 123B)로서 사용될 수 있다. 주목할 것은 단순화를 위해, 3D 메모리 디바이스(200)의 모든 피처들이 도면들에 도시되는 것은 아니라는 것이다. 또한, 다른 방식으로 시야에서 가려질 수도 있는 메모리 디바이스(200)의 세부 사항들을 도시하기 위해, 도면들 중 일부에서 메모리 디바이스(200)의 일부만이 도시되어 있다. 예를 들어, 도 2 내지 도 7 및 도 8a는 메모리 디바이스(200)의 일부(예컨대, 도 8b에서의 단면 A-A의 좌측 부분들)의 사시도들을 도시한 것이다.
이제 도 2를 참조하면, 도 2는 초기 제조 스테이지에서 메모리 디바이스(200)의 사시도를 도시한 것이다. 도 2에 도시된 바와 같이, 층 스택들(202A, 202B, 및 202C)은 기판(101)(도 2에는 도시되지 않지만 도 1에는 도시되어 있음) 위에 연속적으로 형성된다. 층 스택들(202A, 202B, 및 202C)은 본원에서 집합적으로 층 스택들(202)로 지칭될 수 있다. 층 스택들(202A, 202B, 및 202C)은 예시된 실시예에서 동일한 층 구조를 갖는다. 예를 들어, 층 스택들(202)의 각각은 유전체층(201), 유전체층(201) 위의 채널층(203), 및 채널층(203) 위의 소스/드레인층(205)을 포함한다.
일부 실시예에서, 층 스택(202A)을 형성하기 위해, 유전체층(201)은 먼저 PVD, CVD, 또는 원자 층 증착(atomic layer deposition)(ALD) 등과 같은 적합한 퇴적 방법을 사용하여 실리콘 산화물, 또는 실리콘 질화물 등과 같은 적합한 유전체 재료를 퇴적함으로써 형성된다. 다음, 채널층(203)이 유전체층(201) 위에 형성된다. 일부 실시예에서, 채널층(203)은 비정질 실리콘(amorphous-silicon)(a-Si) 또는 폴리실리콘(poly-Si)과 같은 반도체 재료로 형성된다. 일부 실시예에서, 채널층(203)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(IGZO), 아연 산화물(ZnO), 또는 인듐 텅스텐 산화물(indium tungsten oxide)(IWO) 등과 같은 산화물 반도체 재료(반도체 산화물이라고도 지칭되기도 함)로 형성된다. 채널층(203)은, 예컨대, PVD, CVD, ALD, 또는 이들의 조합들 등에 의해 형성될 수 있다. 다음, 소스/드레인층(205)이 채널층(203) 위에 형성된다. 일부 실시예에서, 소스/드레인층(205)은 금속 재료(예컨대, N 타입 금속 또는 P 타입 금속)로 형성되고, 따라서, 소스/드레인층(205)은 또한 소스/드레인 금속층(205)으로도 지칭될 수 있다.
형성되는 디바이스의 타입(예컨대, N 타입 또는 P 타입)에 따라, 소스/드레인 금속층(205)은 N 타입 금속 또는 P 타입 금속으로 형성될 수 있다. 일부 실시예에서, Sc, Ti, Cr, Ni, Al 등이 소스/드레인 금속층(205)을 형성하기 위한 N 타입 금속으로서 사용된다. 일부 실시예에서, Nb, Pd, Pt, Au 등이 소스/드레인 금속층(205)을 형성하기 위한 P 타입 금속으로서 사용된다. N 타입 또는 P 타입 금속층은 PVD, CVD, ALD, 스퍼터링, 또는 도금 등과 같은 적합한 형성 방법으로 형성될 수 있다. 일부 실시예에서, 소스/드레인 금속층(205)은 Al, Ti, TiN, W, Mo, 또는 인듐 주석 산화물(indium tin oxide)(ITO)과 같은 금속 또는 금속 함유 재료로 형성된다.
층 스택(202A)이 형성된 후에, 층 스택(202A)을 형성하는 공정은 도 1에 도시된 바와 같이 층 스택(202A) 위에 층 스택들(202B 및 202C)을 연속적으로 형성하기 위해 반복될 수 있다. 층 스택들(202A, 202B, 및 202C)이 형성된 후에, 유전체층(201T)이 층 스택(202C) 위에 형성된다. 예시된 실시예에서, 유전체층(201T)은 층 스택들(202) 내의 유전체층(201)과 동일한 유전체 재료로 형성되고, 따라서 후속 논의에서 유전체층(201)으로 또한 지칭될 수 있다.
다음, 도 3에서, 층 스택들(202A, 202B, 202C) 및 층 스택(202C) 위의 유전체층(201)을 관통하여 연장되는 개구부들(207)의 어레이가 형성된다. 도 3에서 개구부들(207)의 어레이는 비 제한적인 예로서 열로 배열된다. 다른 실시예에서, 개구부들(207)의 어레이는 다수의 행들 및/또는 다수의 열들의 개구부들을 포함할 수 있다. 개구부들(207)의 어레이는 이후 논의의 용이성을 위해 개구부들(207)로 지칭된다.
개구부들(207)은 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 개구부들(207)은 층 스택들(202)의 경계들(예컨대, 주변부들 또는 측벽들) 내에 형성되고, 그에 따라 개구부들(207)의 각각은 층 스택들(202)에 의해 둘러싸여 (예컨대, 에워싸여) 있게 된다. 주목할 것은 도 3의 개구부(207B)가 층 스택들(202)에 의해 부분적으로 둘러싸인 것으로 도시되었지만, 실제로는 다른 개구부들(207)로서 층 스택들(202)에 의해 완전히 둘러싸여 있다는 것이다. 이는 도 3이 도 8b에서 단면 A-A의 좌측에 3D 메모리 디바이스(200)의 일부만을 도시하기 때문이며, 단면 A-A는 다른 방식으로 시야로부터 차단될 수 있는 후속 공정의 세부 사항들을 나타내기 위해 개구부들(207B)의 위치를 관통하도록 절단된다. 도 3의 예에서, 개구부들(207)은 열로 정렬되고, 인접한 개구부들(207)은 거리(W1)만큼 분리되어 있다. 일부 실시예에서, 거리(W1)는 약 10 nm 내지 약 50 nm이다.
다음, 도 4에서, 개구부들(207)에 의해 노출되는(예컨대, 대면하는) 소스/드레인층들(205)의 부분들은 리세스들(209)을 형성하도록 제거된다. 예를 들어, 소스/드레인층들(205)의 재료에 대해 선택적인 (예컨대, 보다 높은 에칭 레이트를 갖는) 에칭제를 사용하는 등방성 에칭 공정이 개구부들(207)과 대면하는 소스/드레인층들(205)의 부분들을 제거하는 데 사용될 수 있고, 그에 따라 소스/드레인층들(205)은 개구부들(207)의 측벽들로부터 측방으로(laterally) 리세싱된다. 사용되는 에칭제는, 예컨대, SC1 용액일 수 있다. 소스/드레인층들(205)의 리세싱 전후에 소스/드레인층(205)의 측벽의 위치들 간에 측정되는 리세스(209)의 폭(W2)은, 일 예로서, 약 1 nm 내지 약 5 nm이다.
예시된 실시예에서, 폭(W2)은 W1의 절반 이상이다(예컨대, W2≥0.5×W1). 소스/드레인층들(205)이 개구부들(207)의 측벽들로부터 사방으로 측방으로 리세싱되고, W2가 W1의 절반 이상이기 때문에, 인접한 개구부들(207) 간의 소스/드레인층들(205)의 부분들이 완전히 제거된다. 결과적으로, 후속적으로 형성되는 내측 스페이서층(211)(예컨대, 도 10i 참조)은 인접한 개구부들(207) 사이의 공간들(또는 동등하게, 개구부들(207)의 측벽들을 따라 후속적으로 형성되는 강유전체 재료(213) 사이의 공간)을 완전히 충전한다.
주목할 것은 본원에서의 논의에서, 층 스택(202A, 202B 또는 202C)의 측벽이 그 층 스택의 모든 구성층들(예컨대, 201, 203 및 205)의 대응하는 측벽들을 포함한다는 것이다. 예를 들어, 개구부들(207)에 의해 노출되는 층 스택(202A)의 측벽은 개구부(207)에 의해 노출되는 유전체층(201)의 대응하는 측벽, 채널층(203)의 대응하는 측벽, 및 소스/드레인층(205)의 대응하는 측벽을 포함한다. 예시된 실시예에서, 소스/드레인층(205)의 리세싱 전에, 층 스택들(202)의 구성층들(예컨대, 201, 203 및 205)의 대응하는 측벽들은 동일한 수직 평면을 따라 정렬된다. 리세스들(209)을 형성하기 위한 소스/드레인층들(205)의 리세싱 후, 예시된 실시예에서, 유전체층들(201)의 대응하는 측벽들 및 층 스택들(202)의 채널층들(203)은 동일한 수직 평면을 따라 정렬된다.
다음, 도 5에서, 내측 스페이서층(211)은 개구부들(207)내에서 개구부들(207)의 측벽들 및 하단들을 라이닝하도록 형성된다(예컨대, 컨포멀하게 형성된다). 내측 스페이서층(211)은 또한 도 5에서 최상단 유전체층(201)의 상면 위에 형성될 수 있다. 내측 스페이서층(211)은 CVD, PVD, 또는 ALD 등과 같은 적합한 방법을 사용하여 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 옥시 질화물(SiCON) 등과 같은 적합한 유전체 재료로 형성된다. 내측 스페이서층(211)의 두께는, 일 예로서, 약 1 nm 내지 약 5 nm일 수 있다. 내측 스페이서층(211)은 도 5에 도시된 바와 같이 리세스들(209)을 충전한다.
다음, 도 6에서, 개구부들(207)의 측벽들 및 개구부들(207)의 하단들을 따른 내측 스페이서층(211)의 부분들은, 예를 들어, 플라즈마 에칭 공정과 같은 이방성 에칭 공정에 의해 제거된다. 이방성 에칭 공정 후, 리세스들(209) 내의 내측 스페이서층(211)은 유지되며, 내측 스페이서들(211)이라고 지칭될 수도 있다. 도 6의 예에서, 개구부들(207)과 대면하는 내측 스페이서들(211)의 측벽들은 유전체층들(201)의 각각의 측벽들 및 채널층들(203)의 각각의 측벽들과 정렬된다. 내측 스페이서들(211)은 유리하게도 일부 실시예에서, 형성된 디바이스의 기생 캐패시턴스를 낮출 수 있다.
다음, 도 7에서, 강유전체 재료(213)는 개구부들(207) 내에서 개구부들(207)의 측벽들 및 하단들을 라이닝하도록 형성된다(예컨대, 컨포멀하게 형성된다). 강유전체 재료(213)는 또한 도 7에서 최상단 유전체층(201)의 상면 위에 형성될 수 있다. 강유전체 재료(213)는 일 실시예에서, Al, Si, Zr, La, Gd, 또는 Y에 의해 도핑된 하프늄 산화물(HfO2)이다. 일부 실시예에서, HZO, HSO, HfSiO, HfLaO, HfZrO2, 또는 ZrO2와 같은 강유전체 재료가 강유전체 재료(213)로서 사용된다. PVD, CVD, 또는 ALD 등과 같은 적합한 형성 방법이 강유전체 재료(213)를 형성하는 데 사용될 수 있다. 다음, 이방성 에칭 공정과 같은 에칭 공정은 최상단 유전체층(201)(형성된 경우)의 상면으로부터 그리고 개구부들(207)의 하단들로부터 강유전체 재료(213)를 제거하도록 수행될 수 있다. 에칭 공정 후, 강유전체 재료(213)는 개구부들(207)의 측벽들을 라이닝한다.
다음, 도 8에서, Al, W, Mo, TiN, TaN, 이들의 조합들, 또는 이들의 다중층들과 같은 전기 전도성 재료(게이트 재료 또는 게이트 금속이라고 지칭되기도 함)가 개구부들(207)을 충전하도록 형성된다. 게이트 재료는 PVD, CVD, ALD, 또는 도금 등과 같은 적합한 방법에 의해 형성될 수 있다. 게이트 재료가 형성된 후, 화학 기계적 평탄화(CMP)와 같은 평탄화 공정을 수행하여 최상단 유전체층(201)의 상면으로부터 게이트 재료의 과잉 부분들을 제거할 수 있고, 개구부들(207) 내의 게이트 재료의 나머지 부분들은 게이트 전극들(212)을 형성한다. 도 8에 도시된 바와 같이, 강유전체 재료(213)는 각각의 게이트 전극들(212)을 둘러싼다. 예를 들어, 강유전체 재료(213)는 게이트 전극들(212)의 측벽들과 물리적으로 접촉하고 이들 측벽들을 따라 연장된다. 내측 스페이서들(211)은 소스/드레인층들(205) 내에 매립되고 강유전체 재료(213)와 물리적으로 접촉한다.
도 8b는 층 스택들(202)에 의해 완전히 둘러싸인 모든 게이트 전극들(212)을 나타내는 메모리 디바이스(200)의 보다 완전한 사시도를 도시한 것이다. 도 8a의 사시도는 도 8b의 디바이스의 일부(예컨대, 단면 A-A의 좌측 부분)의 사시도에 대응한다.
다음, 도 9에서, 최상단 유전체층(201) 및 층 스택들(202A, 202B, 및 202C)을 관통하여 연장되는 리세스(217)(개구부 또는 트렌치라고 지칭될 수도 있음)가 형성된다. 리세스(217)는 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 리세스(217)는 층 스택들(202)의 측벽으로부터 게이트 전극들(212)을 향해 연장된다. 도 9의 예에서, 리세스(217)는 동일한 열에서 게이트 전극들(212)과 정렬된다. 리세스(217)는 리세스(217)의 서로 반대측에 있는 측벽들 사이의 폭(W3)(도 10h 참조)을 갖는다. 폭(W3)은, 일 예로서, 약 50 nm 내지 약 150 nm일 수 있다. 일부 실시예에서, 리세스(217)의 서로 반대측에 있는 측벽들은 강유전체 재료(213)의 각각의 외부 측벽들(213S1/213S2)과 정렬된다(예컨대, 도 10h 참조).
다음, 도 10a에서, 유전체 재료(219)가 리세스(217)를 충전하도록 형성된다. 유전체 재료(219)는 CVD, PVD, 또는 ALD 등과 같은 적합한 방법에 의해 형성되는, 예컨대, 실리콘 산화물, 또는 실리콘 질화물 등일 수 있다. 최상단 유전체층(201)의 상면으로부터 유전체 재료(219)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 유전체 재료(219)는 격리 영역(219)을 형성한다.
도 10b는 도 10a의 메모리 디바이스(200)의 일부의 사시도를 도시한 것이다. 특히, 도 10b는 도 10a의 메모리 디바이스(200)의 일부, 예컨대, 단면 B-B의 좌측 부분을 도시한 것이다.
도 10c는 도 10b의 파선 박스(220) 내의 메모리 디바이스(200)의 컷 아웃 부분을 도시한 것이다. 단순화를 위해, 층 스택들(202C)과 동일한 수직 레벨들(예컨대, 기판(101)으로부터의 거리)에 위치된 메모리 디바이스(200)의 일부만이 도 10c에 도시되어 있다.
도 10c에 도시된 바와 같이, 강유전체 재료(213)는 게이트 전극들(212)의 측벽들을 따라 연장되고, 게이트 전극(212)과 각각의 채널층(203) 사이에 배치된다. 도 10c의 파선들(221)은 3D 메모리 디바이스(200)의 동작 동안, 예컨대, 게이트 전극(212)에 게이트 전압이 인가될 때 채널층(203)에 형성되는 채널 영역들을 도시한 것이다. 도 10c의 화살표들(216)은 도 10c의 컷 아웃 부분의 외부(예컨대, 전방 및 후방)에 있는 소스/드레인 영역들(도 10i의 205A/205B 참조) 사이의 예시적인 전류 흐름 방향들을 도시한 것이다.
도 10d는 3차원 메모리 디바이스(200)의 강유전체 재료(213)의 전기 분극 방향의 전환을 도시한 것이다. 도 10c의 파선 박스(218) 내의 상이한 재료들의 3 개 층(예컨대, 215, 213, 및 203)이 도 10d의 좌측에 도시되어 있다. 도 10d는 강유전체 재료(213)에 인가되는 전계(E-field)의 방향이 전환될 때, 강유전체 재료(213)의 전기 분극 방향이 이에 따라 전환되는 것을 도시한 것이다. 예를 들어, 도 10c에서 게이트 전극(212)과 채널층(203)에 전기적으로 커플링된 (예컨대, 채널층(203) 위에 있고 그 채널층(203)과 접촉하는) 각각의 소스/드레인층(205) 사이에 전압을 인가함으로써 도 10d의 강유전체 재료(213)에 전계가 인가될 수 있다.
도 10e는 일 실시예에서, 강유전체 재료를 갖는 메모리 디바이스(예컨대, 200, 200A, 200B, 200C)의 전기적 특성들을 도시한 것이다. 본원에서 논의되는 메모리 디바이스들(예컨대, 200, 200A, 200B, 200C)의 메모리 셀은 게이트 전극(212)과 채널층(203) 사이에 강유전체 재료(213)를 갖는 트랜지스터를 포함한다. 강유전체 재료(213)의 전기 분극 방향은 메모리 셀의 트랜지스터의 임계 전압에 영향을 미친다. 도 10e는 예시적인 메모리 셀의 2 개의 전압 대 전류 곡선들(301 및 303)을 도시한 것이다. 곡선들(301 및 303)은 강유전체 재료(213)의 두 개의 상이한 전기 분극 방향에 대응한다. 도 10e의 수평 파선은 트랜지스터의 ON 상태에 대응하는 전류 값을 나타낸다. 도 10e에 도시된 바와 같이, 강유전체 재료(213)의 두 개의 상이한 전기 분극 방향은 메모리 셀의 트랜지스터의 두 개의 상이한 임계 전압을 생성하게 된다.
도 10f 및 도 10g는 각각 도 10b의 단면 E-E 및 F-F에 따른 3D 메모리 디바이스(200)의 단면도들을 도시한 것이다. 도 10f는 층 스택들(202A, 202B, 및 202C) 및 최상단 유전체층(201)을 도시한 것이다. 도 10g는 3 개의 인접한 게이트 전극들(212) 및 이들 게이트 전극들(212) 사이의 층들을 포함하는 단면 F-F에 따른 3D 메모리 디바이스(200)의 일부의 단면도를 도시한 것이다.
주목할 것은 도 10g에서, 층 스택들(202)의 각각의 소스/드레인층(205)이 내측 스페이서들(211)에 의해 대체된다는 것이다. 도 10g(또한 도 10i 참조)에 도시된 바와 같이, 내측 스페이서들(211)은 인접한 게이트 전극들(212)의 측벽들을 따라 배치된 강유전체 재료(213) 사이의 공간을 충전하고, 폭(W1)을 갖는다. 다시 말해서, 소스/드레인층(205)은 도 10g의 단면도에서 보이지 않는다. 리세스(209)의 폭(W2)(도 4 및 도 10i 참조)은 인접한 개구부들(207) 간의 거리(W1)의 절반 이상이라는 것이 상기된다. 그 결과, 내측 스페이서들(211)은 리세스들(209)을 충전하고 인접한 개구부들(207) 사이의 공간을 완전히 충전한다. 주목할 것은 도 10g에서 내측 스페이서들(211)과 대면하는 강유전체 재료(213)의 측벽들은 개구부들(207)의 측벽들과 동일한 위치들에 있다는 것이다.
도 10g의 파선들(221)(또한 도 10c에도 도시됨)은 3D 메모리 디바이스(200)의 동작 동안 형성된 채널 영역들을 도시한 것이다. 전류는 도 10G의 단면도에서의 채널 영역들을 따라 지면의 내외부(in and out)로 흐른다. 도 10g는 복수의 메모리 셀(223)을 추가로 도시한 것으로, 각각의 메모리 셀(223)은 메모리 셀들(223)의 구역 내에 다양한 층들/재료들의 부분들을 포함하고 있다. 예를 들어, 각 메모리 셀(223)은 게이트 전극(212), 강유전체 재료(213), 내측 스페이서들(211), 유전체층(201), 채널층(203), 및 소스/드레인 영역들(205A/205B)의 (부분들)을 포함한다(도 10i 참조). 따라서, 각 메모리 셀(223)은 게이트 전극(212)과 채널층(203) 사이에 강유전체 재료(213)를 갖는 트랜지스터이다. 주목할 것은, 어수선함을 피하기 위해, 도 10g가 3D 메모리 디바이스(200)의 하나의 메모리 셀(223) 주위의 파선 박스들만을 도시하고, 파선 박스들이 3D 메모리 디바이스(200)의 다른 메모리 셀 주위에는 도시되지 않는다는 것이다.
도 10h는 단면 D-D를 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 단면 D-D는 채널층(203)을 가로 질러 절단되는 수평면을 따른 것이다. 도 10h에 도시된 바와 같이, 강유전체 재료(213)는 게이트 전극(212)의 측벽들을 따라 연장되고, 게이트 전극들(212)과 채널층(203) 사이에 배치된다. 강유전체 재료(213)의 측벽들(213S1/213S2)은 유전체 재료(219)의 각각의 측벽들과 정렬되고, 그에 따라 도 10h의 수평 방향을 따라 측정된 도 10h의 강유전체 재료(213)의 폭은 동일한 수평 방향을 따라 측정된 유전체 재료(219)의 폭(W3)과 동일하게 된다. 또한, 도 10h는 메모리 셀들(223) 중 하나의 주위의 파선 박스들을 나타내고, 파선들(221)은 메모리 셀(223)의 채널 영역들을 나타낸다.
도 10i는 단면 C-C를 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 단면 C-C는 소스/드레인층(205)을 가로 질러 절단되는 수평면을 따른 것이다. 도 10i에 도시된 바와 같이, 도 10i의 단면도에서 연속적인 영역인 내측 스페이서층(211)은 인접한 게이트 전극들(212)을 따라 연장되는 강유전체 재료(213)의 부분들 사이의 공간들을 완전히 충전하고, 또한 강유전체 재료(213)의 최하부(213L)와 유전체 재료(219) 사이의 공간을 충전한다. 그 결과, 내측 스페이서층(211) 및 유전체 재료(219)는 소스/드레인층(205)을 2 개의 분리된 (예컨대, 공간 이격된) 소스/드레인 영역들(205A 및 205B)로 분리한다.
도 10j는 도 10a의 3D 메모리 디바이스(200)의 상면도를 도시한 것이다. 메모리 셀들(223) 중 하나의 주위에 파선 박스가 도시되어 있다.
다음, 도 11에서, 3D 메모리 디바이스(200) 내에 계단 형상 접촉 영역(stair-cased shaped contact region)이 형성되고, 그에 따라 층 스택들(202)의 각각의 소스/드레인층(205)의 일부가 노출된다. 계단 형상 접촉 영역은 복수의 에칭 공정에 의해 형성될 수 있으며, 각 에칭 공정은 상이한 에칭 마스크를 사용함으로써 3D 메모리 디바이스(200)의 상이한 부분을 노출하여 제거하도록 수행되고, 그리고, 일 예로서, 상이한 지속 시간 동안 에칭함으로써 상이한 에칭 깊이를 달성하도록 수행된다. 게이트 전극들(212) 및 게이트 전극들(212) 주위의 강유전체 재료(213)를 포함하는 3D 메모리 디바이스(200)의 에칭되지 않은 부분은 3D 메모리 디바이스(200)의 메모리 셀 어레이를 형성한다.
도 11에 도시된 바와 같이, 메모리 셀 어레이로부터 측방으로 원위에 있는(distal) 각각의 층 스택들(202)의 일부가 제거되어 계단 형상 접촉 영역을 형성하게 된다. 층 스택(202)의 제거된 부분의 구역들(예컨대, 상면도에서의 표면적)은 기판(101)으로부터 멀어지는 수직 방향을 따라 증가한다(도 1 참조). 다시 말해서, 층 스택(202)(예컨대, 202A, 202B, 또는 202C)이 높을수록(기판(101)에서 멀어질수록), 층 스택의 더 많은 구역들이 제거되고, 그에 따라 층 스택은 하부의 층 스택의 부분을 노출시키게 된다. 주목할 것은 층 스택들(202)의 각각의 소스/드레인층(205)이 유전체 재료(219)의 서로 반대측에 있는 측부들 상에 배치되는 2 개의 개별 소스/드레인 영역들(205A 및 205B)로 분리된다는 것이다.
다음, 도 12에서, 게이트 접촉부들(225)은 게이트 전극들(212) 위에 형성되고 게이트 전극들(212)에 전기적으로 커플링되고, 소스/드레인 접촉부들(227)(예컨대, 227A, 227B, 및 227C)은 소스/드레인 영역들(205A) 위에 형성되고 소스/드레인 영역들(205A)에 전기적으로 커플링되고, 그리고 소스/드레인 접촉부들(229)(예컨대, 229A, 229B, 및 229C)은 소스/드레인 영역들(205B) 위에 형성되고 소스/드레인 영역들(205B)에 전기적으로 커플링된다. 메모리 디바이스의 맥락에서, 각각의 게이트 접촉부들(225)은 또한 워드 라인(word line)(WL)으로 지칭될 수 있고, 각각의 소스/드레인 접촉부들(227)은 또한 소스 라인(source line)(SL)으로 지칭될 수 있으며, 그리고 각각의 소스/드레인 접촉부들(229)은 또한 비트 라인(bit line)(BL)으로 지칭될 수 있다. 게이트 접촉부들(225) 및 소스/드레인 접촉부들(227/229)은, 도 11의 구조물 위에 유전체층(도시되지 않음)을 형성하고, 유전체층 내에서 게이트 접촉부들(225) 및 소스/드레인 접촉부들(227/229)에 대응하는 위치들에 개구부들을 형성하고 - 여기서, 개구부들은 하부의 전도성 피처(예컨대, 게이트 전극들(212) 또는 소스/드레인 영역들(205A/205B))를 노출함 -, 그리고 개구부들을 Cu, W, Au, Ag, Co, Ti, Ta, TaN, TiN, 이들의 조합들, 또는 이들의 다중층 등과 같은 전기 전도성 재료로 충전함으로써, 형성될 수 있다.
도 12에 도시된 바와 같이, 층 스택들(202)의 소스/드레인층들(205)의 상이한 상면들이 상이한 수직 레벨들(예컨대, 기판(101)로부터의 거리들)에 위치하기 때문에, 상이한 층 스택들(202) 상의 소스/드레인 접촉부들(227)(또는 229)의 하부 표면들이 또한 상이한 수직 레벨들에 위치하게 된다. 예를 들어, 층 스택(202A) 상의 소스/드레인 접촉부들(227)(또는 229)의 하부 표면들은 층 스택들(202B/202C) 상의 소스/드레인 접촉부들(227)(또는 229)의 하부 표면들보다 기판(101)에 더 가깝다.
도 12의 예에서, 4 개의 게이트 접촉부들(225)이 도시된다. 동일한 수직 레벨에서 소스/드레인 영역들(205A/205B)에 커플링된 게이트 접촉부들(225) 및 소스/드레인 접촉부들(227/229)의 각각은 메모리 셀(예컨대, 강유전체 재료(213)를 갖는 트랜지스터)의 3 개의 단자들을 정의한다. 따라서, 도 12의 예에서, 4 개의 게이트 접촉부(225) 및 3 쌍의 소스/드레인 접촉부들(227/229)은 총 12 개의 메모리 셀들을 정의한다.
도 12 및 도 10g 내지 도 10j를 참조하면, 특정 메모리 셀, 예컨대, 도 10g의 메모리 셀(223)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(223) 내의 강유전체 재료(213)의 일부에 걸쳐 인가된다. 기입 전압은, 예를 들어, (게이트 접촉부(225)를 통해) 메모리 셀(223)의 게이트 전극(212)에 제 1 전압을 인가하고, (소스/드레인 접촉부들(227/229)을 통해) 소스/드레인 영역들(205A/205B)에 제 2 전압을 인가함으로써 인가될 수 있다. 제 1 전압과 제 2 전압 간의 전압차는 강유전체 재료(213)의 분극 방향을 설정한다. 강유전체 재료(213)의 분극 방향에 따라, 메모리 셀(223)의 대응하는 트랜지스터의 임계 전압(VT)은 낮은 임계 전압(VL)에서 높은 임계 전압(VH)으로 또는 그 반대로 전환될 수 있다. 트랜지스터의 임계 전압 값(VL 또는 VH)은 메모리 셀에 저장된 "0" 또는 "1"의 비트를 나타내는 데 사용될 수 있다.
메모리 셀(223)에 대한 판독 동작을 수행하기 위해, 낮은 임계 전압(VL)과 높은 임계 전압(VH) 사이의 전압인 판독 전압이, 예컨대, 게이트 전극(212)과 소스/드레인 영역(205A) 사이의, 트랜지스터에 인가된다. 강유전체 재료(213)의 분극 방향(또는 트랜지스터의 임계 전압)에 따라, 메모리 셀들(223)의 트랜지스터는 턴온될 수도 있고 턴온되지 않을 수도 있다. 그 결과, 예컨대, 소스/드레인 영역(205B)에 전압이 인가될 때, 전류는 소스/드레인 영역들(205A 및 205B) 사이에서 흐르거나 흐르지 않을 수도 있다. 따라서, 전류는 메모리 셀에 저장된 디지털 비트를 결정하기 위해 검출될 수 있다.
도 13은 다른 실시예에서, 3차원(3D) 메모리 디바이스(200A)의 사시도를 도시한 것이다. 3D 메모리 디바이스(200A)는 도 12의 3D 메모리 디바이스(200)와 유사하지만, 게이트 전극들(212)의 다수의 행들 및 다수의 열들과, 각각의 소스/드레인층(205)을 다수의 개별 소스/드레인 영역들로 분리하는 다수의 격리 영역들(219)을 갖는다. 3D 메모리 디바이스(200A)는 3D 메모리 디바이스(200)의 제조 공정을 수정함으로써, 예컨대, 도 4의 공정 단계에서 개구부들(207)의 다수의 행들 및 다수의 열들을 형성한 다음, 도 8a/도 8b를 통해 유사한 공정 단계들을 수행함으로써 다수의 게이트 전극들(212)을 형성하고, 그 후 도 9의 공정 단계에서 다수의 리세스들(217)를 형성하고, 그리고 다수의 리세스들(217)을 유전체 재료(219)로 충전함으로써 형성될 수 있다. 후속 공정 단계들, 예를 들어, 계단 형상 접촉 영역을 형성하는 단계, 게이트 접촉부들(225)을 형성하는 단계, 및 소스/드레인 접촉부들(227/229)을 형성하는 단계는 간단하므로 세부 사항들은 반복되지 않는다.
도 14는 다른 실시예에서, 3차원(3D) 메모리 디바이스(200B)의 사시도를 도시한 것이다. 3D 메모리 디바이스(200B)는 도 13의 3D 메모리 디바이스(200A)와 유사하지만, 게이트 접촉부들(225)은 층 스택(202A) 아래에 형성된다. 게이트 전극들(212)이 층 스택들(202)을 관통하여 연장되기 때문에, 게이트 전극들의 하부 표면들은 층 스택(202)의 하부 표면에서 노출된다. 따라서, 게이트 전극(212) 아래에 게이트 접촉부들(225)을 형성하는 것은 쉽게 달성될 수 있다. 예를 들어, 도 2에서 층 스택(202A)을 형성하기 전에, 금속층은 도 1의 유전체층(119) 위에 형성되어, 후속 공정에서 게이트 전극들(212)이 형성되는 위치에 금속 피처들(예컨대, 225)을 형성할 수 있게 된다. 후속 공정에서, 일단 형성되면, 게이트 전극들(212)은 금속층 내의 게이트 접촉부들(225)에 전기적으로 커플링될 것이다.
도 14는 트랜지스터들(231), 및 트랜지스터들(231)에 게이트 접촉부들(225)을 전기적으로 커플링하는 비아들(233)을 추가로 도시한 것이다. 트랜지스터들(231) 및 비아들(233)은 예시된 실시예에서, 3D 메모리 디바이스(200B)의 일부가 아니라 도 1의 반도체 디바이스(100)의 일부가 된다. 트랜지스터들(231)은 도 1의 기판(101) 위에 형성된 FinFETs일 수 있고, 비아들(233)은 3D 메모리 디바이스(200A) 아래에 형성되어 FinFETs에 전기적으로 커플링될 수 있다.
도 15는 또 다른 실시예에서, 3차원(3D) 메모리 디바이스(200C)의 사시도를 도시한 것이다. 3D 메모리 디바이스(200C)는 도 13의 3D 메모리 디바이스(200A)와 유사하지만, 메모리 셀 어레이는 3D 메모리 디바이스(200C)의 중간 부분에 형성되고, 두 개의 계단 형상 접촉 영역들은 메모리 셀 어레이의 서로 반대측에 있는 측부들 상에 형성된다. 3D 메모리 디바이스(200C)는 3D 메모리 디바이스(200A)의 제조 공정을 수정함으로써 형성될 수 있다. 예를 들어, 도 3의 공정 단계에서, 개구부들(207)은 층 스택들(202)의 중앙 영역에 형성된다. 도 9에서와 같은 후속 공정에서, 리세스들(217)은 게이트 전극들(212)의 서로 반대측에 있는 측부들 상에 형성된다. 나머지 공정 단계들은 3D 메모리 디바이스(200A)에 대한 것들과 유사하므로 세부 사항들은 반복되지 않는다.
도 16은 일 실시예에서, 3차원 메모리 디바이스의 등가 회로 다이어그램(300)을 도시한 것이다. 회로 다이어그램(300)은 일 실시예에서, 3D 메모리 디바이스(200, 200A, 200B, 또는 200C)의 일부에 대응한다. 회로 다이어그램(300)에서의 메모리 셀들은 SL, BL, 및 WL(예컨대, WL1, WL2)로 라벨링된 단자들을 갖는 트랜지스터들로 도시되며, 여기서 단자들 SL, BL, 및 WL은 각각 게이트 접촉부들(225), 소스/드레인 접촉부들(227), 및 소스/드레인 접촉부들(229)에 대응한다. 3 개의 층들의 메모리 셀들이 도 16에 도시되어 있으며, 이들은 도 12 내지 도 15의 3 개의 층 스택들(202) 내에 형성된 메모리 셀들에 대응한다. WLs은 수직으로 연장되어 상이한 층 스택들(202) 내에 구현된 메모리 셀들을 전기적으로 연결한다.
도 17은 일 실시예에서 3차원 메모리 디바이스(예컨대, 200, 200A, 200B, 또는 200C)에 대한 레이아웃(400)을 도시한 것이다. 레이아웃(400)은 3D 메모리 디바이스의 상면도에 대응하며, 상이한 수직 레벨들에 있는 피처들은 동일한 평면 상으로 돌출되어 있다. 도 17에서, 3 개의 소스/드레인층들(205)의 경계들이 도시되어 있다. 소스/드레인층들(205)의 하단 부분들은 계단 형상 접촉 영역에 대응한다. 도 17은 또한 게이트 전극들(212), 강유전체 재료(213), 게이트 접촉부들(225), 및 소스/드레인 접촉부들(227/229)을 도시한 것이다. 또한, 도 17은 게이트 접촉부들(225) 및 소스/드레인 접촉부들(227/229)에 전기적으로 커플링된 전도성 라인들(예컨대, 구리 라인들)을 도시한 것이다. 예를 들어, 게이트 접촉부들(225)에 커플링된 전도성 라인들은 WL0, WL1, ..., WL(2L-1)과 같은 WL로 라벨링된다. 소스/드레인 접촉부들(227)에 커플링된 전도성 라인들은 SL0-0, SL0-1, ..., SL0-(m-1) 등과 같은 SL로 라벨링된다. 소스/드레인 접촉부들(229)에 커플링된 전도성 라인들은 BL0-0, BL0-1, ..., BL0-(m-1) 등과 같은 BL로 라벨링된다. 주목할 것은 계단 형상 접촉 영역이 소스/드레인층들(205)에 대한 용이한 액세스를 제공한다는 것이다.
개시된 실시예들에 대한 변형들 및 수정들이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다. 예를 들어, 3 개의 층 스택들(202)(예컨대, 202A, 202B, 및 202C)이 3D 메모리 디바이스들(200, 200A, 200B, 및 200C)에서 비 제한적인 예로서 도시된다. 3D 메모리 디바이스의 층 스택들(202)의 수는 숙련된 기술자가 쉽게 이해할 수 있는 바와 같이, 1 개, 2 개 또는 3 개 초과와 같은 임의의 적합한 수일 수 있다. 다른 예로서, 게이트 전극들(212)의 행들 및 열들의 수, 및/또는 격리 영역들(219)의 수는 임의의 적합한 수일 수 있다. 또한, 개구부들(207)의 상면도는 직사각형 또는 정사각형으로 도시되어 있지만, 원형, 타원형 또는 다각형과 같이, 개구부들(207)에 대한 다른 형상들(그에 따른 게이트 전극들(212)에 대한 다른 형상들)도 또한 사용될 수 있다.
실시예들은 이점들을 달성할 수 있다. 개시된 3D 메모리 디바이스들은 BEOL 공정 동안 기존 반도체 디바이스들 내로 쉽게 집적될 수 있다. 3D 메모리 디바이스 아래의 구역들은 FEOL 공정 동안 로직 회로들, I/O 회로들, 또는 ESD 회로들과 같은 다양한 회로들을 형성하는 데 여전히 사용될 수 있다. 따라서, 3D 메모리 디바이스에 사용되는 주변 회로들(예컨대, 디코더들, 증폭기들) 및 라우팅 회로들 외에도, 개시된 3D 메모리 디바이스들을 집적하기 위한 풋프린트 측면에서의 페널티는 거의 존재하지 않는다. 또한, 개시된 3D 메모리 디바이스들은 메모리 셀 사이즈를 감소시키는 고효율 구조물들을 갖는다. 예를 들어, 층 스택의 소스/드레인층(205)에 커플링된 BL 및 SL은 동일한 층 스택 내에 형성된 다수의 메모리 셀들에 의해 공유된다. WL은 모든 층 스택들(202)을 관통하여 연장되는 게이트 전극(212)에 연결되고, 따라서 WL은 또한 상이한 층 스택들(202) 내에 형성된 수직 정렬된 메모리 셀들에 의해 공유된다. 위에서 논의된 바와 같이, 개시된 3D 메모리 디바이스들은 고밀도 메모리 어레이가 형성될 수 있도록 쉽게 스케일링될 수 있는 구조물들을 가지며, 이는 사물 인터넷(IoT) 및 머신 러닝과 같은 새로운 애플리케이션에 중요하다. BEOL 공정 동안 칩에 3D 메모리 어레이들을 집적함으로써, 오프 칩 메모리 액세스로 인한 에너지 소비 병목 현상과 같은 문제들을 방지할 수 있다. 그 결과, 개시된 3D 메모리 디바이스들과 함께 집적되는 반도체 디바이스들은 보다 작고, 보다 저렴하게 제조될 수 있으며, 보다 빠른 속도로 작동하고 보다 적은 전력을 소비할 수 있다. 추가적인 이점은 내측 스페이서들의 형성에 의해 감소된 기생 캐패시턴스를 포함할 수 있다.
도 18은 일부 실시예에서, 메모리 디바이스를 형성하는 방법의 플로우 차트를 도시한 것이다. 도 18에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들 중의 일 예에 불과하다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 18에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열, 또는 반복될 수 있다.
도 18을 참조하면, 블럭(1010)에서, 제 1 층 스택 및 제 2 층 스택이 기판 위에 연속적으로 형성되고, 여기서 제 1 층 스택 및 제 2 층 스택은 유전체 재료, 유전체 재료 위의 채널 재료, 및 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 갖는다. 블럭(1020)에서, 제 1 층 스택 및 제 2 층 스택을 관통하여 연장되는 개구부들의 어레이가 형성된다. 블럭(1030)에서, 내측 스페이서들은 개구부들의 어레이에 의해 노출된 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 형성된다. 블럭(1040)에서, 개구부들의 어레이의 측벽들은 강유전체 재료로 라이닝된다. 블럭(1050)에서, 게이트 전극들은 개구부들의 어레이를 전기 전도성 재료로 충전함으로써 형성된다. 블럭(1060)에서, 리세스가 제 1 층 스택 및 제 2 층 스택을 통해 형성되고, 리세스는 제 2 층 스택의 측벽으로부터 게이트 전극들을 향해 연장된다. 블럭(1070)에서, 리세스는 제 2 유전체 재료로 충전된다.
일 실시예에 따르면, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택을 형성하는 단계 - 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성된 제 1 유전체층, 제 1 채널층, 및 제 1 소스/드레인층을 포함함 - ; 상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 - 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성된 제 2 유전체층, 제 2 채널층, 및 제 2 소스/드레인층을 포함함 - ; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들을 형성하는 단계; 상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 제 1 유전체 재료로 대체함으로써 상기 제 1 소스/드레인층 내에 그리고 상기 제 2 소스/드레인층 내에 내측 스페이서들을 형성하는 단계; 상기 내측 스페이서들을 형성한 후, 상기 개구부들의 측벽들을 강유전체 재료로 라이닝하는 단계; 상기 개구부들의 측벽들을 라이닝한 후, 상기 개구부들을 전기 전도성 재료로 충전하여 게이트 전극들을 형성하는 단계; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 1 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 포함한다. 일 실시예에서, 상기 방법은, 상기 리세스를 충전한 후, 상기 제 1 층 스택의 상기 제 1 소스/드레인층의 제 1 부분을 노출시키기 위해 상기 게이트 전극들로부터 측방으로 원위에 있는 상기 제 2 층 스택의 일부를 제거함으로써 상기 메모리 디바이스 내에 제 1 계단 형상 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은, 상기 제 1 계단 형상 영역을 형성한 후: 상기 제 1 소스/드레인층의 상기 제 1 부분 상에 제 1 소스/드레인 접촉부들을 형성하는 단계; 상기 제 2 소스/드레인층의 제 1 부분 상에 제 2 소스/드레인 접촉부들을 형성하는 단계 - 상기 제 1 소스/드레인층의 상기 제 1 부분 및 상기 제 2 소스/드레인층의 상기 제 1 부분은 상기 게이트 전극들의 동일한 측부(side) 상에 배치됨 - ; 및 상기 게이트 전극들에 전기적으로 커플링되는 게이트 접촉부들을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 상기 개구부들을 형성하기 전에 상기 제 2 층 스택 위에 제 3 유전체층을 형성하는 단계를 더 포함하며, 상기 개구부들은 상기 제 3 유전체층을 관통하여 연장되도록 형성된다. 일 실시예에서, 상기 방법은 상기 제 2 소스/드레인 접촉부들을 형성하기 전에, 상기 제 2 소스/드레인층의 상기 제 1 부분을 노출시키기 위해 상기 게이트 전극들로부터 측방으로 원위에 있는 상기 제 3 유전체층의 일부를 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 게이트 접촉부들은 상기 기판으로부터 원위에 있는 상기 게이트 전극들의 상면들 위에 형성된다. 일 실시예에서, 상기 게이트 접촉부들은, 상기 게이트 접촉부들이 상기 제 1 층 스택과 상기 기판 사이에 있도록, 상기 제 1 층 스택 아래에 형성된다. 일 실시예에서, 상기 방법은: 상기 제 1 소스/드레인층의 제 2 부분을 노출시키기 위해 상기 제 2 층 스택의 다른 부분을 제거함으로써 상기 메모리 디바이스 내에 제 2 계단 형상 영역을 형성하는 단계 - 상기 게이트 전극들은 상기 제 1 소스/드레인층의 상기 제 1 부분과 상기 제 1 소스/드레인층의 상기 제 2 부분 사이에 측방으로 있음 - ; 상기 제 1 소스/드레인층의 상기 제 2 부분 상에 제 3 소스/드레인 접촉부들을 형성하는 단계; 및 상기 제 2 소스/드레인층의 제 2 부분 상에 제 4 소스/드레인 접촉부들을 형성하는 단계 - 상기 게이트 전극들은 상기 제 2 소스/드레인층의 상기 제 1 부분과 상기 제 2 소스/드레인층의 상기 제 2 부분 사이에 측방으로 있음 - 를 더 포함한다. 일 실시예에서, 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 대체하는 것은: 상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 상기 제 1 부분 및 상기 제 2 소스/드레인층의 상기 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 것; 상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 것 - 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인층의 제거된 제 1 부분에 의해 그리고 상기 제 2 소스/드레인층의 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 - ; 및 상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 것을 포함한다. 일 실시예에서, 상기 제 1 소스/드레인층의 제거된 제 1 부분의 제 1 폭 및 상기 제 2 소스/드레인층의 제거된 제 2 부분의 제 2 폭은 상기 개구부들 중 인접한 개구부들 간의 거리의 절반 이상이다. 일 실시예에서, 상기 리세스의 측벽들은 상면도에서 U 형상을 형성한다. 일 실시예에서, 상기 제 1 유전체층 및 상기 제 2 유전체층은 동일한 유전체 재료로 형성되고, 상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층은 제 1 재료로 형성되고, 그리고 상기 제 1 채널층 및 상기 제 2 채널층은 제 2 재료로 형성된다. 일 실시예에서, 상기 제 1 재료는 금속 함유 재료이고, 상기 제 2 재료는 반도체 산화물 재료이다.
일 실시예에서, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 - 상기 제 1 층 스택 및 상기 제 2 층 스택은 유전체 재료, 상기 유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 가짐 - ; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들의 어레이를 형성하는 단계; 상기 개구부들의 어레이에 의해 노출된 상기 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 내측 스페이서들을 형성하는 단계; 상기 개구부들의 어레이의 측벽들을 강유전체 재료로 라이닝하는 단계; 상기 개구부들의 어레이를 전기 전도성 재료로 충전함으로써 게이트 전극들을 형성하는 단계; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 2 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 포함한다. 일 실시예에서, 상기 리세스를 충전한 후, 상기 제 2 유전체 재료 및 상기 제 1 유전체 재료는 상기 제 1 층 스택 및 상기 제 2 층 스택 각각 내의 상기 소스/드레인 재료를 복수의 개별 소스/드레인 영역들로 분리한다. 일 실시예에서, 상기 방법은: 상기 게이트 전극들에 전기적으로 커플링되는 게이트 접촉부들을 형성하는 단계; 상기 제 1 층 스택의 소스/드레인 재료의 부분들을 노출시키기 위해 상기 제 2 층 스택의 부분들을 제거하는 단계; 및 상기 제 1 층 스택의 소스/드레인 재료의 상기 노출된 부분들에 전기적으로 커플링되는 소스/드레인 접촉부들을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 채널 재료는 산화물 반도체 재료이고, 상기 소스/드레인 재료는 금속 함유 재료이다.
일 실시예에 따르면, 메모리 디바이스는: 제 1 유전체층, 상기 제 1 유전체층 위의 제 1 채널층, 및 상기 제 1 채널층 위의 제 1 소스/드레인층을 포함하는 제 1 층 스택; 상기 제 1 층 스택 위의 제 2 층 스택 - 상기 제 2 층 스택은 제 2 유전체층, 상기 제 2 유전체층 위의 제 2 채널층, 및 상기 제 2 채널층 위의 제 2 소스/드레인층을 포함하며, 상기 제 1 층 스택은 상기 제 2 층 스택의 측방 범위를 넘어 연장되고, 상기 제 2 층 스택은 상기 제 1 소스/드레인층의 부분들을 노출시킴 - ; 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 게이트 전극; 상기 게이트 전극 주위에 있고 상기 게이트 전극과 접촉하는 강유전체 재료; 및 상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 격리 영역을 포함하고, 상기 게이트 전극은 상기 격리 영역으로부터 이격되고 상기 격리 영역의 길이방향 축(longitudinal axis)을 따라 배치된다. 일 실시예에서, 상기 메모리 디바이스는: 상기 게이트 전극에 전기적으로 커플링된 워드 라인(WL); 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 1 부분에 각각 전기적으로 커플링된 제 1 비트 라인(BL) 및 제 2 BL; 및 상기 제 1 소스/드레인층의 제 2 부분 및 상기 제 2 소스/드레인층의 제 2 부분에 각각 전기적으로 커플링된 제 1 소스 라인(SL) 및 제 2 SL을 포함하고, 상기 제 1 소스/드레인층의 상기 제 1 부분 및 상기 제 2 소스/드레인층의 상기 제 1 부분은 상기 격리 영역의 제 1 측부 상에 배치되고, 상기 제 1 소스/드레인층의 상기 제 2 부분 및 상기 제 2 소스/드레인층의 상기 제 2 부분은 상기 격리 영역의 제 2의 반대측에 있는 측부 상에 배치된다. 일 실시예에서, 상기 워드 라인은 상기 제 1 층 스택 아래로 연장되고, 상기 제 1 BL, 상기 제 2 BL, 상기 제 1 SL, 및 상기 제 2 SL은 상기 제 2 층 스택 위로 연장된다.
본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되도록 의도하는 것이 아니다. 예시적인 실시예들 및 본 발명의 다른 실시예들의 다양한 수정례들 및 조합들은 본 설명을 참조하면 본 기술 분야의 기술자에게는 명백할 것이다. 그러므로, 첨부된 청구항들은 임의의 그러한 수정례들 또는 실시예들을 포괄하는 것으로 의도된다.
실시예들
실시예 1. 메모리 디바이스를 형성하는 방법으로서,
기판 위에 제 1 층 스택(layer stack)을 형성하는 단계 - 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성된 제 1 유전체층, 제 1 채널층, 및 제 1 소스/드레인층을 포함함 - ;
상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 - 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성된 제 2 유전체층, 제 2 채널층, 및 제 2 소스/드레인층을 포함함 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들을 형성하는 단계;
상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 제 1 유전체 재료로 대체함으로써 상기 제 1 소스/드레인층 내에 그리고 상기 제 2 소스/드레인층 내에 내측 스페이서들을 형성하는 단계;
상기 내측 스페이서들을 형성한 후, 상기 개구부들의 측벽들을 강유전체 재료로 라이닝하는 단계;
상기 개구부들의 측벽들을 라이닝한 후, 게이트 전극들을 형성하기 위해 상기 개구부들을 전기 전도성 재료로 충전하는 단계;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 1 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및
상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 리세스를 충전한 후, 상기 제 1 층 스택의 제 1 소스/드레인층의 제 1 부분을 노출시키기 위해 상기 게이트 전극들로부터 측방으로(laterally) 원위에 있는(distal) 상기 제 2 층 스택의 일부를 제거함으로써 상기 메모리 디바이스 내에 제 1 계단 형상 영역(stair-case shaped region)을 형성하는 단계를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서, 상기 제 1 계단 형상 영역을 형성한 후,
상기 제 1 소스/드레인층의 제 1 부분 상에 제 1 소스/드레인 접촉부들을 형성하는 단계;
상기 제 2 소스/드레인층의 제 1 부분 상에 제 2 소스/드레인 접촉부들을 형성하는 단계 - 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 1 부분은 상기 게이트 전극들의 동일한 측부(side) 상에 배치됨 - ; 및
상기 게이트 전극들에 전기적으로 커플링되는 게이트 접촉부들을 형성하는 단계
를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서, 상기 개구부들을 형성하기 전에 상기 제 2 층 스택 위에 제 3 유전체층을 형성하는 단계를 더 포함하고, 상기 개구부들은 상기 제 3 유전체층을 관통하여 연장되도록 형성되는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 제 2 소스/드레인 접촉부들을 형성하기 전에, 상기 제 2 소스/드레인층의 제 1 부분을 노출시키기 위해 상기 게이트 전극들로부터 측방으로 원위에 있는 상기 제 3 유전체층의 일부를 제거하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 3에 있어서, 상기 게이트 접촉부들은, 상기 기판으로부터 원위에 있는 상기 게이트 전극들의 상면들 위에 형성되는 것인, 방법.
실시예 7. 실시예 3에 있어서, 상기 게이트 접촉부들은, 상기 게이트 접촉부들이 상기 제 1 층 스택과 상기 기판 사이에 있도록, 상기 제 1 층 스택 아래에 형성되는 것인, 방법.
실시예 8. 실시예 3에 있어서,
상기 제 1 소스/드레인층의 제 2 부분을 노출시키기 위해 상기 제 2 층 스택의 다른 부분을 제거함으로써 상기 메모리 디바이스 내에 제 2 계단 형상 영역을 형성하는 단계 - 상기 게이트 전극들은 상기 제 1 소스/드레인층의 제 1 부분과 상기 제 1 소스/드레인층의 제 2 부분 사이에 측방으로 있음 - ;
상기 제 1 소스/드레인층의 제 2 부분 상에 제 3 소스/드레인 접촉부들을 형성하는 단계; 및
상기 제 2 소스/드레인층의 제 2 부분 상에 제 4 소스/드레인 접촉부들을 형성하는 단계 - 상기 게이트 전극들은 상기 제 2 소스/드레인층의 제 1 부분과 상기 제 2 소스/드레인층의 제 2 부분 사이에 측방으로 있음 -
를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서, 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 대체하는 것은,
상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 것;
상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 것 - 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인층의 상기 제거된 제 1 부분에 의해 그리고 상기 제 2 소스/드레인층의 상기 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 - ; 및
상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 것
을 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 제 1 소스/드레인층의 상기 제거된 제 1 부분의 제 1 폭 및 상기 제 2 소스/드레인층의 상기 제거된 제 2 부분의 제 2 폭은, 상기 개구부들 중 인접한 개구부들 간의 거리의 절반 이상인 것인, 방법.
실시예 11. 실시예 1에 있어서, 상기 리세스의 측벽들은 상면도에서 U 형상을 형성하는 것인, 방법.
실시예 12. 실시예 1에 있어서, 상기 제 1 유전체층 및 상기 제 2 유전체층은 동일한 유전체 재료로 형성되고, 상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층은 제 1 재료로 형성되며, 상기 제 1 채널층 및 상기 제 2 채널층은 제 2 재료로 형성되는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 제 1 재료는 금속 함유 재료이고, 상기 제 2 재료는 반도체 산화물 재료인 것인, 방법.
실시예 14. 반도체 디바이스를 형성하는 방법으로서,
기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 - 상기 제 1 층 스택 및 상기 제 2 층 스택은 유전체 재료, 상기 유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 가짐 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들의 어레이를 형성하는 단계;
상기 개구부들의 어레이에 의해 노출된 상기 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 내측 스페이서들을 형성하는 단계;
상기 개구부들의 어레이의 측벽들을 강유전체 재료로 라이닝하는 단계;
상기 개구부들의 어레이를 전기 전도성 재료로 충전함으로써 게이트 전극들을 형성하는 단계;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 2 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및
상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서, 상기 리세스를 충전한 후, 상기 제 2 유전체 재료 및 상기 제 1 유전체 재료는, 상기 제 1 층 스택 및 상기 제 2 층 스택 각각 내의 상기 소스/드레인 재료를 복수의 개별 소스/드레인 영역들로 분리하는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 게이트 전극들에 전기적으로 커플링되는 게이트 접촉부들을 형성하는 단계;
상기 제 1 층 스택의 소스/드레인 재료의 부분들을 노출시키기 위해 상기 제 2 층 스택의 부분들을 제거하는 단계; 및
상기 제 1 층 스택의 소스/드레인 재료의 상기 노출된 부분들에 전기적으로 커플링되는 소스/드레인 접촉부들을 형성하는 단계
를 더 포함하는, 방법.
실시예 17. 실시예 14에 있어서, 상기 채널 재료는 산화물 반도체 재료이고, 상기 소스/드레인 재료는 금속 함유 재료인 것인, 방법.
실시예 18. 메모리 디바이스로서,
제 1 유전체층, 상기 제 1 유전체층 위의 제 1 채널층, 및 상기 제 1 채널층 위의 제 1 소스/드레인층을 포함하는 제 1 층 스택;
상기 제 1 층 스택 위의 제 2 층 스택 - 상기 제 2 층 스택은 제 2 유전체층, 상기 제 2 유전체층 위의 제 2 채널층, 및 상기 제 2 채널층 위의 제 2 소스/드레인층을 포함하고, 상기 제 1 층 스택은 상기 제 2 층 스택의 측방 범위를 넘어 연장되며, 상기 제 2 층 스택은 상기 제 1 소스/드레인층의 부분들을 노출시킴 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 게이트 전극;
상기 게이트 전극 주위에 있고 상기 게이트 전극과 접촉하는 강유전체 재료; 및
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 격리 영역
을 포함하고, 상기 게이트 전극은 상기 격리 영역으로부터 이격되고 상기 격리 영역의 길이방향 축(longitudinal axis)을 따라 배치되는 것인, 메모리 디바이스.
실시예 19. 실시예 18에 있어서,
상기 게이트 전극에 전기적으로 커플링된 워드 라인(word line; WL);
상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 1 부분에 각각 전기적으로 커플링된 제 1 비트 라인(bit line; BL) 및 제 2 BL; 및
상기 제 1 소스/드레인층의 제 2 부분 및 상기 제 2 소스/드레인층의 제 2 부분에 각각 전기적으로 커플링된 제 1 소스 라인(source line; SL) 및 제 2 SL
을 포함하고, 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 1 부분은 상기 격리 영역의 제 1 측부 상에 배치되고, 상기 제 1 소스/드레인층의 제 2 부분 및 상기 제 2 소스/드레인층의 제 2 부분은 상기 격리 영역의 제 2의 반대측에 있는 측부 상에 배치되는 것인, 메모리 디바이스.
실시예 20. 실시예 19에 있어서, 상기 워드 라인은 상기 제 1 층 스택 아래로 연장되고, 상기 제 1 BL, 상기 제 2 BL, 상기 제 1 SL, 및 상기 제 2 SL은 상기 제 2 층 스택 위로 연장되는 것인, 메모리 디바이스.
Claims (10)
- 메모리 디바이스를 형성하는 방법으로서,
기판 위에 제 1 층 스택(layer stack)을 형성하는 단계 - 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성된 제 1 유전체층, 제 1 채널층, 및 제 1 소스/드레인층을 포함함 - ;
상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 - 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성된 제 2 유전체층, 제 2 채널층, 및 제 2 소스/드레인층을 포함함 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들을 형성하는 단계;
상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 제 1 유전체 재료로 대체함으로써 상기 제 1 소스/드레인층 내에 그리고 상기 제 2 소스/드레인층 내에 내측 스페이서들을 형성하는 단계;
상기 내측 스페이서들을 형성한 후, 상기 개구부들의 측벽들을 강유전체 재료로 라이닝하는 단계;
상기 개구부들의 측벽들을 라이닝한 후, 게이트 전극들을 형성하기 위해 상기 개구부들을 전기 전도성 재료로 충전하는 단계;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 1 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및
상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법. - 제1항에 있어서,
상기 리세스를 충전한 후, 상기 제 1 층 스택의 제 1 소스/드레인층의 제 1 부분을 노출시키기 위해 상기 게이트 전극들로부터 측방으로(laterally) 원위에 있는(distal) 상기 제 2 층 스택의 일부를 제거함으로써 상기 메모리 디바이스 내에 제 1 계단 형상 영역(stair-case shaped region)을 형성하는 단계를 더 포함하는, 방법. - 제2항에 있어서, 상기 제 1 계단 형상 영역을 형성한 후,
상기 제 1 소스/드레인층의 제 1 부분 상에 제 1 소스/드레인 접촉부들을 형성하는 단계;
상기 제 2 소스/드레인층의 제 1 부분 상에 제 2 소스/드레인 접촉부들을 형성하는 단계 - 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 1 부분은 상기 게이트 전극들의 동일한 측부(side) 상에 배치됨 - ; 및
상기 게이트 전극들에 전기적으로 커플링되는 게이트 접촉부들을 형성하는 단계
를 더 포함하는, 방법. - 제3항에 있어서, 상기 개구부들을 형성하기 전에 상기 제 2 층 스택 위에 제 3 유전체층을 형성하는 단계를 더 포함하고, 상기 개구부들은 상기 제 3 유전체층을 관통하여 연장되도록 형성되는 것인, 방법.
- 제3항에 있어서,
상기 제 1 소스/드레인층의 제 2 부분을 노출시키기 위해 상기 제 2 층 스택의 다른 부분을 제거함으로써 상기 메모리 디바이스 내에 제 2 계단 형상 영역을 형성하는 단계 - 상기 게이트 전극들은 상기 제 1 소스/드레인층의 제 1 부분과 상기 제 1 소스/드레인층의 제 2 부분 사이에 측방으로 있음 - ;
상기 제 1 소스/드레인층의 제 2 부분 상에 제 3 소스/드레인 접촉부들을 형성하는 단계; 및
상기 제 2 소스/드레인층의 제 2 부분 상에 제 4 소스/드레인 접촉부들을 형성하는 단계 - 상기 게이트 전극들은 상기 제 2 소스/드레인층의 제 1 부분과 상기 제 2 소스/드레인층의 제 2 부분 사이에 측방으로 있음 -
를 더 포함하는, 방법. - 제1항에 있어서, 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 대체하는 것은,
상기 개구부들에 의해 노출된 상기 제 1 소스/드레인층의 제 1 부분 및 상기 제 2 소스/드레인층의 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 것;
상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 것 - 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인층의 상기 제거된 제 1 부분에 의해 그리고 상기 제 2 소스/드레인층의 상기 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 - ; 및
상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 것
을 포함하는 것인, 방법. - 제1항에 있어서, 상기 리세스의 측벽들은 상면도에서 U 형상을 형성하는 것인, 방법.
- 제1항에 있어서, 상기 제 1 유전체층 및 상기 제 2 유전체층은 동일한 유전체 재료로 형성되고, 상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층은 제 1 재료로 형성되며, 상기 제 1 채널층 및 상기 제 2 채널층은 제 2 재료로 형성되는 것인, 방법.
- 반도체 디바이스를 형성하는 방법으로서,
기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 - 상기 제 1 층 스택 및 상기 제 2 층 스택은 유전체 재료, 상기 유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 소스/드레인 재료를 포함하는 동일한 층 구조를 가짐 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장되는 개구부들의 어레이를 형성하는 단계;
상기 개구부들의 어레이에 의해 노출된 상기 소스/드레인 재료의 부분들을 제 1 유전체 재료로 대체함으로써 내측 스페이서들을 형성하는 단계;
상기 개구부들의 어레이의 측벽들을 강유전체 재료로 라이닝하는 단계;
상기 개구부들의 어레이를 전기 전도성 재료로 충전함으로써 게이트 전극들을 형성하는 단계;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하는 리세스를 형성하는 단계 - 상기 리세스는 상기 제 2 층 스택의 측벽으로부터 상기 게이트 전극들을 향해 연장됨 - ; 및
상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법. - 메모리 디바이스로서,
제 1 유전체층, 상기 제 1 유전체층 위의 제 1 채널층, 및 상기 제 1 채널층 위의 제 1 소스/드레인층을 포함하는 제 1 층 스택;
상기 제 1 층 스택 위의 제 2 층 스택 - 상기 제 2 층 스택은 제 2 유전체층, 상기 제 2 유전체층 위의 제 2 채널층, 및 상기 제 2 채널층 위의 제 2 소스/드레인층을 포함하고, 상기 제 1 층 스택은 상기 제 2 층 스택의 측방 범위를 넘어 연장되며, 상기 제 2 층 스택은 상기 제 1 소스/드레인층의 부분들을 노출시킴 - ;
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 게이트 전극;
상기 게이트 전극 주위에 있고 상기 게이트 전극과 접촉하는 강유전체 재료; 및
상기 제 1 층 스택 및 상기 제 2 층 스택을 관통하여 연장된 격리 영역
을 포함하고, 상기 게이트 전극은 상기 격리 영역으로부터 이격되고 상기 격리 영역의 길이방향 축(longitudinal axis)을 따라 배치되는 것인, 메모리 디바이스.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063031103P | 2020-05-28 | 2020-05-28 | |
| US63/031,103 | 2020-05-28 | ||
| US17/070,536 | 2020-10-14 | ||
| US17/070,536 US11631698B2 (en) | 2020-05-28 | 2020-10-14 | Three-dimensional memory device with ferroelectric material |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210148827A true KR20210148827A (ko) | 2021-12-08 |
| KR102521845B1 KR102521845B1 (ko) | 2023-04-13 |
Family
ID=77616866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200173266A KR102521845B1 (ko) | 2020-05-28 | 2020-12-11 | 강유전체 재료를 갖는 3차원 메모리 디바이스 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20220384483A1 (ko) |
| KR (1) | KR102521845B1 (ko) |
| CN (1) | CN113394232B (ko) |
| DE (1) | DE102020127584A1 (ko) |
| TW (1) | TWI753688B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210157290A (ko) * | 2020-06-18 | 2021-12-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스 및 그 형성 방법 |
| KR20220001430A (ko) * | 2020-06-29 | 2022-01-05 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 고밀도 3d feram |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117413628A (zh) * | 2022-01-17 | 2024-01-16 | 华为技术有限公司 | 存储阵列、制备方法、读写控制方法、存储器及电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120053331A (ko) * | 2010-11-17 | 2012-05-25 | 삼성전자주식회사 | 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법 |
| US20170133395A1 (en) * | 2015-11-07 | 2017-05-11 | Monolithic 3D Inc. | Novel semiconductor memory device and structure |
| KR20180059271A (ko) * | 2016-11-25 | 2018-06-04 | 연세대학교 산학협력단 | 3 차원 강유전체 메모리 소자 및 이의 제조 방법 |
| US20180269229A1 (en) * | 2015-09-21 | 2018-09-20 | Monolithic 3D Inc. | 3D Semiconductor Device and Structure |
| US20200168630A1 (en) * | 2018-04-30 | 2020-05-28 | Sandisk Technologies Llc | Three-dimensional nor-type memory device and method of making the same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390704B2 (ja) * | 1999-08-26 | 2003-03-31 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリ |
| JP4373647B2 (ja) * | 2002-06-19 | 2009-11-25 | 独立行政法人産業技術総合研究所 | 強誘電体不揮発性記憶装置及びその駆動方法 |
| US6970370B2 (en) * | 2002-06-21 | 2005-11-29 | Micron Technology, Inc. | Ferroelectric write once read only memory for archival storage |
| US8630114B2 (en) * | 2011-01-19 | 2014-01-14 | Macronix International Co., Ltd. | Memory architecture of 3D NOR array |
| US9281044B2 (en) * | 2013-05-17 | 2016-03-08 | Micron Technology, Inc. | Apparatuses having a ferroelectric field-effect transistor memory array and related method |
| JP6539900B2 (ja) * | 2013-07-25 | 2019-07-10 | 国立研究開発法人産業技術総合研究所 | 強誘電体デバイス及びその製造方法 |
| US20190148286A1 (en) * | 2015-09-21 | 2019-05-16 | Monolithic 3D Inc. | Multi-level semiconductor device and structure with memory |
| US10418369B2 (en) * | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11289499B2 (en) * | 2016-09-30 | 2022-03-29 | Institute of Microelectronics, Chinese Academy of Sciences | Memory device, method of manufacturing the same, and electronic device including the same |
| US10580781B2 (en) * | 2017-10-12 | 2020-03-03 | Globalfoundries Singapore Pte. Ltd. | Increased gate coupling effect in multigate transistor |
| US11502103B2 (en) * | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US10930333B2 (en) * | 2018-08-29 | 2021-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded ferroelectric memory cell |
-
2020
- 2020-10-20 DE DE102020127584.6A patent/DE102020127584A1/de active Granted
- 2020-12-04 TW TW109142941A patent/TWI753688B/zh active
- 2020-12-11 KR KR1020200173266A patent/KR102521845B1/ko active IP Right Grant
-
2021
- 2021-01-29 CN CN202110126850.6A patent/CN113394232B/zh active Active
-
2022
- 2022-08-09 US US17/883,834 patent/US20220384483A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120053331A (ko) * | 2010-11-17 | 2012-05-25 | 삼성전자주식회사 | 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법 |
| US20180269229A1 (en) * | 2015-09-21 | 2018-09-20 | Monolithic 3D Inc. | 3D Semiconductor Device and Structure |
| US20170133395A1 (en) * | 2015-11-07 | 2017-05-11 | Monolithic 3D Inc. | Novel semiconductor memory device and structure |
| KR20180059271A (ko) * | 2016-11-25 | 2018-06-04 | 연세대학교 산학협력단 | 3 차원 강유전체 메모리 소자 및 이의 제조 방법 |
| US20200168630A1 (en) * | 2018-04-30 | 2020-05-28 | Sandisk Technologies Llc | Three-dimensional nor-type memory device and method of making the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210157290A (ko) * | 2020-06-18 | 2021-12-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스 및 그 형성 방법 |
| KR20220001430A (ko) * | 2020-06-29 | 2022-01-05 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 고밀도 3d feram |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102521845B1 (ko) | 2023-04-13 |
| DE102020127584A1 (de) | 2021-12-02 |
| TWI753688B (zh) | 2022-01-21 |
| CN113394232B (zh) | 2023-09-29 |
| TW202145541A (zh) | 2021-12-01 |
| CN113394232A (zh) | 2021-09-14 |
| US20220384483A1 (en) | 2022-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102521845B1 (ko) | 강유전체 재료를 갖는 3차원 메모리 디바이스 | |
| US11423966B2 (en) | Memory array staircase structure | |
| US20230363172A1 (en) | Memory device and manufacturing method thereof | |
| US11950428B2 (en) | Three-dimensional memory device and manufacturing method thereof | |
| CN113488482B (zh) | 存储器阵列及其形成方法 | |
| US20230165011A1 (en) | Three-dimensional stackable ferroelectric random access memory devices and methods of forming | |
| CN113540151A (zh) | 存储器器件和形成存储器器件的方法 | |
| US20240155845A1 (en) | Three-dimensional ferroelectric random access memory devices and methods of forming | |
| KR102533938B1 (ko) | 3 차원 메모리 디바이스 및 형성 방법 | |
| US11631698B2 (en) | Three-dimensional memory device with ferroelectric material | |
| US11404444B2 (en) | Three-dimensional memory device and methods of forming | |
| US20240015976A1 (en) | Three-Dimensional Memory Device and Method | |
| US20230413571A1 (en) | Semiconductor device structure and methods of forming the same | |
| US20230389283A1 (en) | Memory device with back-gate transistor and method of forming the same | |
| CN117062443A (zh) | 三维存储器器件和方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |