KR102533938B1 - 3 차원 메모리 디바이스 및 형성 방법 - Google Patents

3 차원 메모리 디바이스 및 형성 방법 Download PDF

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Abstract

메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 제 1 층 스택 및 제 2 층 스택의 각각은 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함함 ―; 제 1 층 스택 및 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 개구부들은 제 1 층 스택 및 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 제 2 층 스택의 측벽으로부터 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―; 개구부들에 의해 노출된 소스/드레인 층의 부분들을 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계; 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및 개구부들을 전기 도전성 재료로 충전함으로써 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계를 포함한다.

Description

3 차원 메모리 디바이스 및 형성 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHODS OF FORMING}
본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 특정 실시예들에서, 강유전성 재료를 갖는 3 차원 메모리 디바이스들에 관한 것이다.
반도체 디바이스들은 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체 층들, 도전성 층들, 및 반도체 재료 층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피 및 에칭 기술들을 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 제 1 층 스택 및 제 2 층 스택의 각각은 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함함 ―; 제 1 층 스택 및 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 개구부들은 제 1 층 스택 및 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 제 2 층 스택의 측벽으로부터 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―; 개구부들에 의해 노출된 소스/드레인 층의 부분들을 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계; 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및 개구부들을 전기 도전성 재료로 충전함으로써 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계를 포함한다.
본 발명 및 그 이점에 대한 보다 완전한 이해를 위해, 이제 첨부된 도면과 관련하여 취해진 아래의 설명이 참조된다.
도 1은 일 실시예에서, 집적된 메모리 디바이스들을 갖는 반도체 디바이스의 단면도를 도시한 것이다.
도 2 내지 도 9, 도 10a, 도 10b, 도 10d, 도 10e, 도 10f, 도 10g, 도 10h, 도 11, 및 도 12는 일 실시예에서, 다양한 제조 스테이지들에서의 3 차원 메모리 디바이스의 다양한 도면들을 도시한 것이다.
도 10c는 일 실시예에서, 도 10b의 3 차원 메모리 디바이스의 강유전성 재료의 전기 분극 방향의 전환을 도시한 것이다.
도 13은 다른 실시예에서, 3 차원 메모리 디바이스의 사시도를 도시한 것이다.
도 14는 또 다른 실시예에서, 3 차원 메모리 디바이스의 사시도를 도시한 것이다.
도 15는 일 실시예에서, 3 차원 메모리 디바이스의 등가 회로 다이어그램을 도시한 것이다.
도 16은 일부 실시예에서, 메모리 디바이스를 형성하는 방법의 플로우 차트를 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 설명하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 본원에서의 논의를 통틀어, 달리 특정되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시예에서, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택의 각각은 상기 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함함 ―; 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 상기 개구부들은 상기 제 1 층 스택 및 상기 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 상기 제 2 층 스택의 측벽으로부터 상기 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―; 상기 개구부들에 의해 노출된 소스/드레인 층의 부분들을 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계; 상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및 상기 개구부들을 전기 도전성 재료로 충전함으로써 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계를 포함한다.
도 1은 일 실시예에서, 집적된 메모리 디바이스들(123)(예컨대, 123A 및 123B)을 갖는 반도체 디바이스(100)의 단면도를 도시한 것이다. 반도체 디바이스(100)는 예시된 실시예에서, 반도체 제조의 백엔드 오브 라인(back-end-of-line)(BEOL) 공정에서 집적되는 3 차원(3D) 메모리 디바이스들(123)을 갖는 핀-전계 효과 트랜지스터(fin-field effect transistor)(FinFET) 디바이스이다. 어수선함을 피하기 위해, 3D 메모리 디바이스들(123)의 세부 사항들은 도 1에 도시되어 있지 않지만, 이하에서 논의된다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는 상이한 타입들의 회로들을 형성하기 위한 상이한 영역들을 포함한다. 예를 들어, 반도체 디바이스(100)는 로직 회로들을 형성하기 위한 제 1 영역(110)을 포함할 수 있고, 예컨대, 주변 회로들, 입/출력(I/O) 회로들, 정전기 방전(electrostatic discharge)(ESD) 회로들, 및/또는 아날로그 회로들을 형성하기 위한 제 2 영역(120)을 포함할 수 있다. 다른 타입들의 회로들을 형성하기 위한 다른 영역들이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판의 도핑되거나 도핑되지 않은 실리콘 기판, 또는 활성 층과 같은 벌크 기판일 수 있다. 기판(101)은 다른 반도체 재료들, 예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다른 기판들, 예컨대, 다중 층 또는 구배 기판들(multi-layered or gradient substrates)이 또한 사용될 수 있다.
전기적 컴포넌트들, 예를 들어, 트랜지스터들, 저항기들, 캐패시터들, 인덕터들, 다이오드들 등은 반도체 제조의 프론트엔드 오브 라인(front-end-of-line)(FEOL) 공정에서 기판(101) 내에 또는 상에 형성된다. 도 1의 예에서, 반도체 핀들(semiconductor fins)(103)(핀들(fins)이라고 지칭되기도 함)은 기판(101) 위에 돌출하게 형성된다. 얕은 트렌치 격리(shallow-trench isolation)(STI) 영역들과 같은 격리 영역들(105)은 반도체 핀들(103) 사이 또는 주위에 형성된다. 게이트 전극들(109)은 반도체 핀들(103) 위에 형성된다. 게이트 스페이서들(111)은 게이트 전극들(109)의 측벽들을 따라 형성된다. 에피택셜 소스/드레인 영역들과 같은 소스/드레인 영역 (107)들은 게이트 전극들(109)의 대향 측면들 상에 형성된다. 게이트 컨택트들 및 소스/드레인 컨택트들과 같은 컨택트들(113)은 각각의 하부 전기 도전성 피처들(예컨대, 게이트 전극들(109) 또는 소스/드레인 영역들(107)) 위에 형성되고 이들 피처들(107)에 전기적으로 연결된다. 층간 유전체(ILD) 층과 같은 하나 이상의 유전체 층들(117)이 기판(101) 위에 그리고 반도체 핀들(103) 및 게이트 전극들(109) 주위에 형성된다. 도전성 라인들(115)과 같은 다른 전기 도전성 피처들은 또한 하나 이상의 유전체 층들(117) 내에 형성될 수 있다. 도 1의 FinFETs는 본 기술 분야에 공지되거나 사용되는 임의의 적합한 방법에 의해 형성될 수 있으며, 세부 사항들은 여기서 반복되지는 않는다.
여전히 도 1을 참조하면, 에칭 정지 층(etch stop layer)(ESL)일 수 있는 유전체 층(119)이 하나 이상의 유전체 층들(117) 위에 형성된다. 일 실시예에서, 유전체 층(119)은 플라즈마 강화 물리 기상 증착(plasma-enhanced physical vapor deposition)(PECVD)을 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 붕화물, 또는 이들의 조합들 등과 같은 다른 유전체 재료들, 및 유전체 층(119)을 형성하는 대안의 기술들, 예를 들어, 저압 화학 기상 증착(low-pressure chemical vapor deposition)(LPCVD), 또는 PVD 등이 대안적으로 사용될 수 있다. 다음, 유전체 층(121)이 유전체 층(119) 위에 형성된다. 유전체 층(121)은 PVD, 또는 CVD 등과 같은 적합한 방법에 의해 형성된 실리콘 산화물, 또는 실리콘 질화물 등과 같은 임의의 적합한 유전체 재료일 수 있다. 각각이 복수의 메모리 셀을 포함하는 하나 이상의 메모리 디바이스(123A)가 유전체 층(121) 내에 형성되고, 유전체 층(121) 내의 전기 도전성 피처들(예컨대, 비아들(124) 및 도전성 라인들(125))에 연결된다. 메모리 디바이스들(200, 200A, 및 200B)과 같은 도 1의 메모리 디바이스들(123)의 다양한 실시예가 이하에서 상세하게 논의된다.
도 1은 메모리 디바이스들(123A) 위에 형성된 메모리 디바이스들(123B)의 제 2 층을 추가로 도시한 것이다. 메모리 디바이스들(123A 및 123B)은 동일하거나 유사한 구조물을 가질 수 있으며, 집합적으로 메모리 디바이스들(123), 또는 3D 메모리 디바이스들(123)로 지칭될 수 있다. 도 1의 예는 비 제한적인 예로서 메모리 디바이스들(123)의 2 개의 층을 도시한 것이다. 하나의 층, 3 개의 층, 또는 그 이상과 같은 다른 수의 층의 메모리 디바이스들(123)이 또한 가능하며, 본 개시 내용의 범위 내에 완전히 포함되도록 의도된다. 메모리 디바이스(123)의 하나 이상의 층은 집합적으로 반도체 디바이스(100)의 메모리 영역(130)으로 지칭되며, 반도체 제조의 백엔드 오브 라인(back-end-of-line)(BEOL) 공정에서 형성될 수 있다. 메모리 디바이스들(123)은 BEOL 공정에서 반도체 디바이스(100) 내의 임의의 적합한 위치들에, 예를 들어, 제 1 영역(110) 위(예컨대, 바로 위), 제 2 영역(120) 위, 또는 복수의 영역들 위에 형성될 수 있다.
도 1의 예에서, 메모리 디바이스들(123)은 반도체 디바이스(100)의 메모리 영역(130)의 일부의 구역을 차지하지만 전부를 차지하는 것는 아닌데, 그 이유는 도전성 라인들(125) 및 비아들(124)과 같은 다른 피처들이 메모리 영역(130) 위 및 아래의 도전성 피처들로의 연결을 위해 메모리 영역(130)의 다른 구역에 형성될 수 있기 때문이다. 일부 실시예에서, 메모리 디바이스들(123A 또는 123B)을 형성하기 위해, 패터닝된 포토레지스트 층과 같은 마스크 층이 메모리 영역(130)의 일부의 구역을 덮도록 형성되는 반면, 메모리 디바이스들(123A 또는 123B)은 마스크 층에 의해 노출되는 메모리 영역(130)의 다른 구역에 형성된다. 메모리 디바이스들(123)이 형성된 후, 마스크 층이 제거된다.
여전히 도 1을 참조하면, 메모리 영역(130)이 형성된 후, 유전체 층(121) 및 유전체 층(121) 내의 전기 도전성 피처들(예컨대, 비아들(124) 및 도전성 라인들(125))을 포함하는 상호접속 구조물(140)이 메모리 영역(130) 위에 형성된다. 상호접속 구조물(140)은 기능 회로들을 형성하기 위해 기판(101) 내에/상에 형성된 전기 컴포넌트들을 전기적으로 연결할 수 있다. 상호접속 구조물(140)은 또한 메모리 디바이스들(123)을 기판(101) 내에/상에 형성된 컴포넌트들에 전기적으로 연결할 수 있고, 및/또는 메모리 디바이스들(123)을 외부 회로 또는 외부 디바이스와의 연결을 위해 상호접속 구조물(140) 위에 형성된 도전성 패드들에 연결할 수 있다. 상호접속 구조물의 형성은 본 기술 분야에 공지되어 있으므로 세부 사항들은 여기서 반복되지는 않는다.
일부 실시예에서, 메모리 디바이스들(123)은, 예를 들어, 비아들(124) 및 도전성 라인들(125)에 의해, 기판(50) 상에 형성된 전기 컴포넌트들(예컨대, 트랜지스터들)에 전기적으로 연결되고, 일부 실시예에서 반도체 디바이스(100)의 기능 회로들에 의해 제어되거나 액세스된다(예컨대, 기입되거나 판독된다). 추가적으로, 또는 대안적으로, 일부 실시예에서, 메모리 디바이스들(123)은 상호접속 구조물(140)의 상단 금속 층 위에 형성된 도전성 패드들에 전기적으로 연결되며, 이 경우 메모리 디바이스들(123)은 반도체 디바이스(100)의 기능 회로들의 개입없이 외부 회로(예컨대, 다른 반도체 디바이스)에 의해 직접 제어되거나 액세스될 수 있다. 도 1의 예에서 메모리 디바이스들(123) 위에 추가 금속 층들(예컨대, 상호접속 구조물(140))이 형성되어 있지만, 메모리 디바이스들(123)은 반도체 디바이스(100)의 상단(예컨대, 최상단) 금속 층 내에 형성될 수 있으며, 이들 및 다른 변형들은 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
도 2 내지 도 9, 도 10a, 도 10b, 도 10c, 도 10d, 도 10e, 도 10f, 도 10g, 도 10h, 도 11, 및 도 12는 일 실시예에서, 다양한 제조 스테이지들에서의 3 차원(3D) 메모리 디바이스(200)의 다양한 도면들(예컨대, 사시도, 단면도)을 도시한 것이다. 3D 메모리 디바이스(200)는 강유전성 재료를 갖는 3 차원 메모리 디바이스이며, 예컨대, 3D NOR 타입 메모리 디바이스일 수 있다. 3D 메모리 디바이스(200)는 도 1의 메모리 디바이스(123A 및 123B)로서 사용될 수 있다. 주목할 것은 단순화를 위해, 3D 메모리 디바이스(200)의 모든 피처들이 도면들에 도시되는 것은 아니라는 것이다.
이제 도 2를 참조하면, 도 2는 초기 제조 스테이지에서 메모리 디바이스(200)의 사시도를 도시한 것이다. 도 2에 도시된 바와 같이, 층 스택들(202A, 202B, 및 202C)은 기판(101)(도 2에는 도시되지 않지만 도 1에는 도시되어 있음) 위에 연속적으로 형성된다. 층 스택들(202A, 202B, 및 202C)은 본원에서 집합적으로 층 스택들(202)로 지칭될 수 있다. 층 스택들(202A, 202B, 및 202C)은 예시된 실시예에서 동일한 계층 구조물을 갖는다. 예를 들어, 층 스택들(202)의 각각은 유전체 층(201), 유전체 층(201) 위의 채널 층(203), 및 채널 층(203) 위의 소스/드레인 층(205)을 포함한다.
일부 실시예에서, 층 스택(202A)을 형성하기 위해, 유전체 층(201)은 PVD, CVD, 또는 원자 층 증착(atomic layer deposition)(ALD) 등과 같은 적합한 퇴적 방법을 사용하여, 기판(101)(도 1 참조) 위에, 실리콘 산화물, 또는 실리콘 질화물 등과 같은 적합한 유전체 재료를 퇴적함으로써 형성된다. 다음, 채널 층(203)이 유전체 층(201) 위에 형성된다. 일부 실시예에서, 채널 층(203)은 반도체 재료와 같은 적합한 채널 재료로 형성된다. 반도체 재료의 예들은 비정질 실리콘(amorphous-silicon)(a-Si), 또는 폴리실리콘(poly-Si) 등을 포함한다. 일부 실시예에서, 채널 층(203)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(IGZO), 아연 산화물(ZnO), 또는 인듐 텅스텐 산화물(indium tungsten oxide)(IWO) 등과 같은 산화물 반도체(반도전성 산화물이라고 지칭되기도 함)이다. 채널 층(203)은, 예컨대, PVD, CVD, ALD, 또는 이들의 조합들 등에 의해 형성될 수 있다. 다음, 소스/드레인 층(205)이 채널 층(203) 위에 형성된다. 일부 실시예에서, 소스/드레인 금속 층(205)은 PVD, CVD, ALD, 스퍼터링, 또는 도금 등과 같은 적합한 형성 방법을 사용하여, Al, Ti, TiN, W, Mo, 또는 인듐 주석 산화물(indium tin oxide)(ITO)과 같은 금속 또는 금속 함유 재료로 형성된다. 따라서, 소스/드레인 층(205)은 또한 소스/드레인 금속 층(205)으로 지칭될 수 있다.
일부 실시예에서, 형성되는 디바이스의 타입(예컨대, N 타입 또는 P 타입)에 따라, 소스/드레인 금속 층(205)은 N 타입 금속 또는 P 타입 금속으로 형성될 수 있다. 일부 실시예에서, Sc, Ti, Cr, Ni, 또는 Al 등이 소스/드레인 금속 층(205)을 형성하기 위한 N 타입 금속으로서 사용된다. 일부 실시예에서, Nb, Pd, Pt, 또는 Au 등이 소스/드레인 금속 층(205)을 형성하기 위한 P 타입 금속으로서 사용된다. N 타입 또는 P 타입 금속 층은 PVD, CVD, ALD, 스퍼터링, 또는 도금 등과 같은 적합한 형성 방법으로 형성될 수 있다.
층 스택(202A)이 형성된 후에, 층 스택(202A)을 형성하는 공정은 도 1에 도시된 바와 같이 층 스택(202A) 위에 층 스택들(202B 및 202C)을 연속적으로 형성하기 위해 반복될 수 있다. 층 스택들(202A, 202B, 및 202C)이 형성된 후에, 유전체 층(201T)이 층 스택(202C) 위에 형성된다. 예시된 실시예에서, 유전체 층(201T)은 층 스택들(202) 내의 유전체 층(201)과 동일한 유전체 재료로 형성되고, 따라서 후속 논의에서 유전체 층(201)으로 또한 지칭될 수 있다.
다음, 도 3에서, 층 스택들(202A, 202B, 202C) 및 층 스택(202C) 위의 유전체 층(201)을 통해 연장되는 개구부들(207)이 형성된다. 개구부들(207)은 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 개구부들(207)은 층 스택들(202)의 경계들(예컨대, 주변부들 또는 측벽들) 내에 형성되는 제 1 개구부들(207A)을 포함하고, 그에 따라 제 1 개구부들(207A)의 각각은 층 스택들(202)에 의해 둘러싸여 (예컨대, 에워싸여) 있게 된다. 개구부들(207)은 또한 층 스택들(202)의 주변부(예컨대, 측벽)로 연장되는 제 2 개구부(207B)를 포함한다. 즉, 제 2 개구부(207B)는 층 스택들(202)에 의해 완전히 둘러싸이지는 않는다. 대신, 제 2 개구부(207B)는 층 스택들(202)에 의해 부분적으로 둘러싸여 있다. 도 3의 개구부(207B)는 개구부(207B) 내부에 형성된 피처들을 명확하게 나타내기 위해 (예컨대, 층 스택(202)의 측벽으로부터 개구부(207A)를 향해 얕은 깊이로 연장되는) 얕은 개구부로 도시되어 있으며, 이 개구부(207B)는 도시된 것보다 더 깊을 수 있다(예컨대, 도 9 참조). 도 3의 예에서, 제 1 개구부들(207A)의 각각은 직사각형 형상의 평면도 및 4 개의 측벽들을 갖고, 제 2 개구부(207B)는 U 형상의 평면도 및 3 개의 측벽들을 갖는다. 도 3에서, 개구부들(207)은 열로 정렬되고, 인접한 개구부들(207)은 거리(W1)만큼 분리되어 있다. 일부 실시예에서, 거리(W1)는 약 10 nm 내지 약 50 nm이다.
다음, 도 4에서, 개구부들(207)에 의해 노출되는(예컨대, 대면하는) 소스/드레인 층들(205)의 부분들은 리세스들(209)을 형성하도록 제거된다. 예를 들어, 소스/드레인 층들(205)의 재료에 대해 선택적인 (예컨대, 이 재료에 대해 보다 높은 에칭 레이트를 갖는) 에칭제를 사용하는 등방성 에칭 공정이 개구부들(207)과 대면하는 소스/드레인 층들(205)의 부분들을 제거하는 데 사용될 수 있고, 그에 따라 다른 재료들은 실질적으로 공격받지 않고 소스/드레인 층들(205)은 개구부들(207)의 측벽들로부터 측방으로 리세싱된다. 일부 실시예에서, 등방성 에칭 공정에 사용되는 에칭제는 SC1 용액으로서, 이 용액은 탈이온수, NH3, 및 H2O2의 혼합물이다. 소스/드레인 층들(205)의 리세싱 전후에 소스/드레인 층(205)의 측벽의 위치들 간에 측정되는 리세스(209)의 폭(W2)은 약 1 nm 내지 약 5 nm이다. 예시된 실시예에서, 폭(W2)은 W1의 절반보다 크거나 같다(예컨대, W2≥0.5×W1). 소스/드레인 층들(205)이 모든 방향에서 개구부들(207)의 측벽들로부터 측방으로 리세싱되고, W2가 W1의 절반보다 크거나 같기 때문에, 인접한 개구부들(207) 간의 소스/드레인 층들(205)의 부분들이 완전히 제거된다. 결과적으로, 후속적으로 형성되는 내부 스페이서 층(211)(예컨대, 도 10g 참조)은 인접한 개구부들(207) 사이의 공간들(또는 동등하게, 개구부들(207)의 측벽들을 따라 후속적으로 형성되는 강유전성 재료(213) 사이의 공간)을 완전히 충전한다.
주목할 것은 본원에서의 논의에서, 층 스택(202A, 202B 또는 202C)의 측벽이 그 층 스택의 모든 구성 층들(예컨대, 201, 203 및 205)의 대응하는 측벽들을 포함한다는 것이다. 예를 들어, 개구부들(207)에 의해 노출되는 층 스택(202A)의 측벽은 개구부(207)에 의해 노출되는 유전체 층(201)의 대응하는 측벽, 채널 층(203)의 대응하는 측벽, 및 소스/드레인 층(205)의 대응하는 측벽을 포함한다. 예시된 실시예에서, 소스/드레인 층(205)의 리세싱 전에, 층 스택들(202)의 구성 층들(예컨대, 201, 203 및 205)의 대응하는 측벽들은 동일한 수직 평면을 따라 정렬된다. 리세스들(209)을 형성하기 위한 소스/드레인 층(205)의 리세싱 후, 예시된 실시예에서, 층 스택들(202)의 유전체 층(201) 및 채널 층(203)의 대응하는 측벽들은 동일한 수직 평면을 따라 정렬된다.
다음, 도 5에서, 내부 스페이서 층(211)은 개구부들(207)내에서 개구부들(207)의 측벽들 및 하단들을 라이닝하도록 형성된다(예컨대, 컨포멀하게 형성된다). 내부 스페이서 층(211)은 또한 도 5에서 최상단 유전체 층(201)의 상부 표면 위에 형성될 수 있다. 내부 스페이서 층(211)은 CVD, PVD, 또는 ALD 등과 같은 적합한 방법을 사용하여 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 옥시 질화물(SiCON) 등과 같은 적합한 유전체 재료로 형성된다. 내부 스페이서 층(211)의 두께는, 일 예로서, 약 1 nm 내지 약 5 nm일 수 있다. 내부 스페이서 층(211)은 도 5에 도시된 바와 같이 리세스들(209)을 충전한다.
다음, 도 6에서, 개구부들(207)의 측벽들 및 개구부들(207)의 하단들을 따른 내부 스페이서 층(211)의 부분들은, 예컨대, 플라즈마 에칭과 같은 이방성 에칭 공정에 의해 제거된다. 이방성 에칭 공정은 개구부들(207)의 측벽들 및 하단들로부터 내부 스페이서 층(211)의 부분들을 제거하고, 최상단 유전체 층(201)(형성된 경우)의 상부 표면으로부터 내부 스페이서 층(211)을 제거하기 위해 수행된다. 이방성 에칭 공정 후, 리세스들(209) 내의 내부 스페이서 층(211)은 유지되며, 내부 스페이서들(211)이라고 지칭될 수도 있다. 도 6의 예에서, 개구부들(207)과 대면하는 내부 스페이서들(211)의 측벽들은 유전체 층들(201)의 각각의 측벽들 및 채널 층들(203)의 각각의 측벽들과 정렬된다. 내부 스페이서들(211)은 유리하게도 일부 실시예에서, 형성된 디바이스의 기생 캐패시턴스를 낮출 수 있다.
다음, 도 7에서, 강유전성 재료(213)는 개구부들(207) 내에서 개구부들(207)의 측벽들 및 하단들을 라이닝하도록 형성된다(예컨대, 컨포멀하게 형성된다). 강유전성 재료(213)는 또한 도 7에서 최상단 유전체 층(201)의 상부 표면 위에 형성될 수 있다. 강유전성 재료(213)는 일 실시예에서, Al, Si, Zr, La, Gd, 또는 Y에 의해 도핑된 하프늄 산화물(HfO2)이다. 일부 실시예에서, HZO, HSO, HfSiO, HfLaO, HfZrO2, 또는 ZrO2와 같은 강유전성 재료가 강유전성 재료(213)로서 사용된다. PVD, CVD, 또는 ALD 등과 같은 적합한 형성 방법이 강유전성 재료(213)를 형성하는 데 사용될 수 있다. 다음, 이방성 에칭 공정은 최상단 유전체 층(201)(형성된 경우)의 상부 표면으로부터 그리고 개구부들(207)의 하단들로부터 강유전성 재료(213)를 제거하도록 수행될 수 있다.
다음, 도 8에서, Al, W, Mo, TiN, TaN, 이들의 조합들, 또는 이들의 다중 층들과 같은 전기 도전성 재료(게이트 재료 또는 게이트 금속이라고 지칭되기도 함)가 개구부들(207)을 충전하도록 형성된다. 게이트 재료는 PVD, CVD, ALD, 또는 도금 등과 같은 적합한 방법에 의해 형성될 수 있다. 게이트 재료가 형성된 후, 화학 기계적 평탄화(CMP)와 같은 평탄화 공정을 수행하여, 최상단 유전체 층(201)의 상부 표면으로부터 게이트 재료의 과잉 부분들을 제거할 수 있고, 개구부들(207) 내의 게이트 재료의 나머지 부분들은 게이트 전극들(212)(예컨대, 212A 및 212B)을 형성한다. 게이트 전극들(212)은 제 1 개구부들(207A)(도 3 참조) 내에 형성된 제 1 게이트 전극들(212A) 및 제 2 개구부(207B) 내에 형성된 제 2 게이트 전극(212B)을 포함한다. 후속 공정에서, 제 2 게이트 전극(212B)이 제거되므로, 제 2 게이트 전극(212B)은 또한 더미 게이트 전극이라고 지칭되기도 한다.
다음, 도 9에서, 최상단 유전체 층(201) 및 층 스택들(202)을 통해 연장되는 개구부들(217)(예컨대, 217A 및 217B)이 형성된다. 개구부들(217)은 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 개구부들(217)은 제 1 게이트 전극들(212A) 내에 형성된 트렌치들(217A)(슬롯 형상 개구부들(271A)이라고 지칭될 수도 있음), 및 제 2 게이트 전극(212B)(도 8 참조) 및 제 2 게이트 전극(212B) 주위의 강유전성 재료(213)의 위치들에 형성된 리세스(217B)를 포함한다. 즉, 리세스(217B)를 형성하게 되면, 도 8의 제 2 게이트 전극(212B) 및 제 2 게이트 전극(212B) 주위의 강유전성 재료(213)가 제거된다. 도 9의 리세스(217B)는 층 스택들(202)의 측벽으로부터 게이트 전극들을 향해 연장된다.
주목할 것은 트렌치들(217A)의 각각은 각각의 제 1 게이트 전극(212A)을 두 개의 개별 게이트 전극들(215)(한 쌍의 게이트 전극들(215)이라고 지칭되기도 함)로 양분(예컨대, 두 개의 개별 부분으로 절단 또는 분리)한다는 것이다. 따라서, 게이트 전극들(215)의 수는 제 1 게이트 전극들(212A)의 수의 두 배가 된다. 또한, 트렌치들(217A)의 각각은 또한 제 1 게이트 전극들(212A) 주위의 강유전성 재료(213)를 양분한다. 주목할 것은 도 9의 예에서, 트렌치들(217A)이 강유전성 재료(213)의 외부 측벽들(213S1 및 213S2)에서 정지한다는 것이다. 리세스(217B)는 리세스(217B)의 대향 측벽들 간의 폭(W3)을 갖는다. 폭(W3)은, 일 예로서, 예컨대, 50 nm 내지 약 150 nm일 수 있다. 도 9의 예에서, 개구부들(217)은 행으로 정렬되어, 리세스(217B)의 대향 측벽들은 강유전성 재료(213)의 외부 측벽들(213S1/213S2)과 정렬되는 트렌치들(217A)의 각각의 대향 측벽들과 정렬된다.
다음, 도 10a에서, 유전체 재료(219)는 개구부들(217)을 충전하도록 형성된다. 유전체 재료(219)는 CVD, PVD, 또는 ALD 등과 같은 적합한 방법에 의해 형성되는, 예컨대, 실리콘 산화물, 또는 실리콘 질화물 등일 수 있다. 최상단 유전체 층(201)의 상부 표면으로부터 유전체 재료(219)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 유전체 재료(219)는 각각의 쌍의 게이트 전극들(215)을 서로 전기적으로 분리하는 격리 영역들을 형성한다.
도 10b는 도 10a의 메모리 디바이스(200)의 일부의 사시도를 도시한 것이다. 특히, 도 10b는 도 10a의 파선 박스(220) 내의 메모리 디바이스(200)의 컷 아웃 부분을 도시한 것이다. 단순화를 위해, 층 스택들(202C)의 층들과 동일한 레벨들(예컨대, 기판(101)으로부터의 거리)에 위치된 메모리 디바이스(200)의 부분들만이 도 10b에 도시되어 있다.
도 10b에 도시된 바와 같이, 유전체 재료(219)는 제 1 게이트 전극들(212A)(도 8 참조)의 각각을 한 쌍의 게이트 전극들(215)로 절단한다. 강유전성 재료(213)는 게이트 전극들(215)의 측벽들을 따라 연장되고, 게이트 전극(215)과 각각의 채널 층(203) 사이에 배치된다. 도 10b의 파선들(221)은 3D 메모리 디바이스(200)의 동작 동안, 예컨대, 게이트 전극(215)에 게이트 전압이 인가될 때 채널 층(203)에 형성되는 채널 영역들을 도시한 것이다. 도 10b의 화살표들(216)은 도 10b의 컷 아웃 부분의 외부(예컨대, 전방 및 후방)에 있는 소스/드레인 영역들(도 10g의 205A/205B 참조) 사이의 예시적인 전류 흐름 방향들을 도시한 것이다.
도 10c는 3 차원 메모리 디바이스(200)의 강유전성 재료(213)의 전기 분극 방향의 전환을 도시한 것이다. 도 10b의 파선 박스(218) 내의 상이한 재료들의 3 개 층(예컨대, 215, 213, 및 203)이 도 10c의 좌측에 도시되어 있다. 도 10c는 강유전성 재료(213)에 인가되는 전계(E-field)의 방향이 전환될 때, 이에 따라 강유전성 재료(213)의 전기 분극 방향이 도 10c에 도시된 바와 같이 전환되는 것을 도시한 것이다. 예를 들어, 도 10c에서 게이트 전극(215)과 채널 층(203)에 전기적으로 연결된 (예컨대, 채널 층(203) 위에 있고 그 채널 층(203)과 접촉하는) 각각의 소스/드레인 층(205) 사이에 전압을 인가함으로써 도 10c의 강유전성 재료(213)에 전계가 인가될 수 있다. 예를 들어, 소스/드레인 컨택트(227)를 통해 3D 메모리 디바이스(200)의 계단 형상의 영역(예컨대, 도 12 참조) 내의 소스/드레인 영역(205)에 전압이 인가될 수 있다.
도 10d 및 도 10e는 각각 단면 A-A 및 B-B에 따른 도 10a의 3D 메모리 디바이스(200)의 단면도들을 도시한 것이다. 도 10d는 층 스택들(202A, 202B, 및 202C) 및 최상단 유전체 층(201)을 도시한 것이다. 도 10e는 단면 B-B에 따른 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 도 10e에서, 각 쌍의 게이트 전극들(215)은 그 사이의 유전체 재료(291)에 의해 분리된다. 강유전성 재료(213)는 게이트 전극들(215)의 측벽들을 따라 연장된다.
주목할 것은 도 10e의 단면도에서, 층 스택들(202)의 각각의 소스/드레인 층(205)이 내부 스페이서들(211)에 의해 대체된다는 것이다. 도 10e에 도시된 바와 같이, 내부 스페이서들(211)은 인접한 게이트 전극들(215)의 측벽들을 따라 배치된 강유전성 재료(213) 사이의 공간을 충전하고, 폭(W1)을 갖는다. 다시 말해서, 소스/드레인 층(205)은 도 10e의 단면도에서는 보이지 않는다. 리세스(209)의 폭(W2)(도 4 참조)은 인접한 개구부들(207) 간의 거리(W1)의 절반보다 크거나 같다는 것이 상기된다. 그 결과, 내부 스페이서들(211)은 리세스들(209)을 충전하고 인접한 개구부들(207) 사이의 공간을 완전히 충전한다. 주목할 것은 도 10e에서 내부 스페이서들(211)과 대면하는 강유전성 재료(213)의 측벽들이 리세스들(209)이 형성되기 전의 개구부들(207)의 측벽들과 동일한 위치들에 있다는 것이다.
도 10e의 파선들(221)(또한 도 10b에도 도시됨)은 3D 메모리 디바이스(200)의 동작 동안 형성된 채널 영역들을 도시한 것이다. 전류는 도 10e의 단면도에서의 채널 영역들을 따라 지면의 내외부(in and out)로 흐른다. 도 10e는 복수의 메모리 셀(223)을 추가로 도시한 것으로, 각각의 메모리 셀(223)은 메모리 셀들(223)의 구역 내의 다양한 층들/재료들의 부분들을 포함하고 있다. 예를 들어, 각 메모리 셀(223)은 게이트 전극(215), 강유전성 재료(213), 내부 스페이서(211), 유전체 층(201), 채널 층(203), 및 소스/드레인 영역들(205A/205B)(의 부분들)을 포함한다(도 10g 참조). 따라서, 각 메모리 셀(223)은 게이트 전극(215)과 채널 층(203) 사이의 강유전성 재료(213)를 갖는 트랜지스터이다(도 10f 참조). 주목할 것은, 어수선함을 피하기 위해, 도 10e가 3D 메모리 디바이스(200)의 두 개의 메모리 셀들(223) 주위의 파선 박스들만을 도시하고, 3D 메모리 디바이스(200)의 다른 메모리 셀들 주위의 파선 박스들은 도시되지 않는다는 것이다.
도 10f는 단면 E-E에 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 단면 E-E는 채널 층(203)을 가로 질러 절단되는 수평면을 따른 것이다. 도 10f에 도시된 바와 같이, 각 쌍의 게이트 전극들(215)은 그 사이에 배치된 유전체 재료(219)의 대향 측벽들과 접촉하고 이들 측벽들을 따라 연장된다. 강유전성 재료(213)는 게이트 전극(215)의 측벽들(예컨대, 3 개의 측벽들)을 따라 연장되고, 게이트 전극들(215)과 채널 층(203) 사이에 배치된다. 강유전성 재료(213)의 측벽들은 유전체 재료(219)의 각각의 측벽들과 정렬되고, 그에 따라 도 10f의 수평 방향을 따라 측정된 도 10f의 강유전성 재료(213)의 폭은 동일한 수평 방향을 따라 측정된 유전체 재료(219)의 폭과 동일하게 된다. 추가적으로, 도 10f는 메모리 셀들(223) 중 두 개 주위의 파선 박스들을 도시하고, 파선들(221)은 메모리 셀들 중 두 개의 메모리 셀 내의 채널 영역들을 도시하고 있다.
도 10g는 단면 D-D에 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 단면 D-D는 소스/드레인 층(205)을 가로 질러 절단되는 수평면을 따른 것이다. 도 10g에 도시된 바와 같이, 도 10g의 단면도에서 연속적인 영역인 내부 스페이서 층(211)은 인접한 게이트 전극들(215)에 따른 강유전성 재료(213)의 부분들 사이의 공간들을 완전히 충전하고, 또한 도 10g에서 유전체 재료(219)의 최하부 부분(219B)과 강유전성 재료(213)의 최하부 부분 사이의 공간을 충전한다. 그 결과, 내부 스페이서 층(211)은 소스/드레인 층(205)을 2 개의 개별(예컨대, 공간 이격된) 소스/드레인 영역들(205A 및 205B)로 분리한다.
메모리 셀(223)의 트랜지스터가 턴온되고 소스/드레인 영역들(205A 및 205B) 사이에 전압이 인가될 때, 전류는 소스/드레인 영역들(205A/205B) 사이에 흐른다. 예를 들어, 도 10a, 도 10b, 도 10e, 도 10f, 및 도 10g를 참조하면, 전류는 소스/드레인 영역(205A)(도 10a 및 도 10g 참조)에서 채널 층(203)(도 10a 및 도 10f참조)의 하부 부분으로의 하방으로 흐를 수 있으며, 그 후, 채널 영역(221)(도 10f 참조)을 따라 소스/드레인 영역(205B)(도 10g 참조) 아래의 채널 층(203)의 일부로 수평 방향으로 흐르고, 다시 소스/드레인 영역(205B)으로 상방으로 흐를 수 있다. 주목할 것은 위의 전류 흐름에 대한 설명에서, 방향들 "하방으로", "상방으로", "수평"은 도 10a에 도시된 방향과 관련된다는 것이다.
도 10h는 단면 C-C에 따른 도 10a의 3D 메모리 디바이스(200)의 단면도를 도시한 것이다. 단면 C-C는 유전체 층(201)을 가로 질러 절단되는 수평면을 따른 것이다.
다음, 도 11에서, 3D 메모리 디바이스(200) 내에 계단 형상의 컨택 영역이 형성되고, 그에 따라 층 스택들(202)의 각각의 소스/드레인 층(205)의 일부가 노출된다. 계단 형상의 컨택 영역은 복수의 에칭 공정들에 의해 형성될 수 있으며, 각 에칭 공정은 상이한 에칭 마스크를 사용함으로써 3D 메모리 디바이스(200)의 상이한 부분을 노출하여 제거하도록 수행되고, 그리고, 일 예로서, 상이한 지속 시간 동안 에칭함으로써 상이한 에칭 깊이를 달성하도록 수행된다. 게이트 전극들(215) 및 게이트 전극들(215) 주위의 강유전성 재료(213)를 포함하는 3D 메모리 디바이스(200)의 에칭되지 않은 부분은 3D 메모리 디바이스(200)의 메모리 셀 어레이를 형성한다.
도 11에 도시된 바와 같이, 메모리 셀 어레이로부터 측방으로 멀리 떨어져 있는 각각의 층 스택들(202)의 일부가 제거되어 계단 형상의 컨택 영역을 형성하게 된다. 층 스택(202)의 제거된 부분의 구역들은 기판(101)(도 1 참조)으로부터 멀어지는 수직 방향을 따라 증가한다. 다시 말해서, 층 스택(202)(예컨대, 202A, 202B, 또는 202C)이 높을수록(기판(101)에서 멀어질수록), 층 스택의 더 많은 구역들이 제거된다. 주목할 것은 층 스택들(202)의 각각의 소스/드레인 층(205)이 유전체 재료(219)의 대향 측면들 상에 배치되는 2 개의 개별 소스/드레인 영역들(205A 및 205B)로 분리된다는 것이다.
다음, 도 12에서, 게이트 컨택트들(225)은 게이트 전극들(215) 위에 형성되고 게이트 전극들(215)에 전기적으로 연결되고, 소스/드레인 컨택트들(227)(예컨대, 227A, 227B, 및 227C)은 소스/드레인 영역들(205A) 위에 형성되고 소스/드레인 영역들(205A)에 전기적으로 연결되고, 그리고 소스/드레인 컨택트들(229)(예컨대, 229A, 229B, 및 229C)은 소스/드레인 영역들(205B) 위에 형성되고 소스/드레인 영역들(205B)에 전기적으로 연결된다. 메모리 디바이스의 맥락에서, 각각의 게이트 컨택트들(225)은 또한 워드 라인(word line)(WL)으로 지칭될 수 있고, 각각의 소스/드레인 컨택트들(227)은 또한 소스 라인(source line)(SL)으로 지칭될 수 있으며, 그리고 각각의 소스/드레인 컨택트들(229)은 또한 비트 라인(bit line)(BL)으로 지칭될 수 있다. 게이트 컨택트들(225) 및 소스/드레인 컨택트들(227/229)은, 도 11의 구조물 위에 유전체 층(도시되지 않음)을 형성하고, 유전체 층 내에서 게이트 컨택트들(225) 및 소스/드레인 컨택트들(227/229)에 대응하는 위치들에 개구부들을 형성하고 ― 여기서, 개구부들은 하부의 도전성 피처(예컨대, 게이트 전극들(215) 또는 소스/드레인 영역들(205A/205B))를 노출함 ―, 그리고 개구부들을 Cu, W, Au, Ag, Co, Ti, Ta, TaN, TiN, 이들의 조합들, 또는 이들의 다중 층 등과 같은 전기 도전성 재료로 충전함으로써, 형성될 수 있다. 일부 실시예에서, 소스/드레인 컨택트들(227/229)을 형성하기 위한 유전체 층(도시되지 않음) 내의 개구부들은 유전체 층의 재료에 대해 선택적인 (예컨대, 보다 높은 에칭 레이트를 갖는) 에칭제를 사용하여 유전체 층을 에칭함으로써 형성된다. 선택적 에칭은 계단 형상의 컨택 영역 내의 모든 컨택 개구부들이 형성될 때까지 수행될 수 있다. 따라서, 컨택 개구부들 아래에 있는 상위 층 스택들(예컨대, 202C) 내의 소스/드레인 영역들(205A/205B)은 컨택 개구부들 아래에 있는 하위 층 스택들(예컨대, 202B, 또는 202A) 내의 소스/드레인 영역들(205A/205B)보다 긴 시간 동안 에칭제에 노출될 수 있다. 그 결과, 상위 층 스택(예컨대, 202C) 내의 소스/드레인 컨택트들(227/229) 바로 아래의 (예컨대, 접촉하는) 소스/드레인 영역들(205A/205B)의 부분들의 두께는 하위 층 스택(예컨대, 202B 또는 202A) 내의 것보다 작을 수 있는 반면, 모든 층 스택들(예컨대, 202A, 202B, 및 202C) 내의 소스/드레인 컨택트(227/229)의 측면 범위들 외부(예컨대, 측벽들 너머)의 소스/드레인 영역들(205a/205b)의 부분들은 동일한 두께를 가질 수 있다.
도 12에 도시된 바와 같이, 층 스택들(202)의 소스/드레인 층들(205)의 상이한 상부 표면들이 상이한 수직 레벨들(예컨대, 기판(101)로부터의 거리들)에 위치하기 때문에, 상이한 층 스택들(202) 상의 소스/드레인 컨택트들(227)(또는 229)의 하부 표면들이 또한 상이한 수직 레벨들에 위치하게 된다. 예를 들어, 층 스택(202A) 상의 소스/드레인 컨택트들(227)(또는 229)의 하부 표면들은 층 스택들(202B/202C) 상의 소스/드레인 컨택트들(227)(또는 229)의 하부 표면들보다 기판(101)에 더 가깝다.
도 12의 예에서, 6 개의 게이트 전극들(215)이 도시되어 있다. 동일한 수직 레벨에서 소스/드레인 영역들(205A/205B)에 연결된 게이트 전극들(215) 및 소스/드레인 컨택트들(227/229)의 각각은 메모리 셀(예컨대, 강유전성 재료(213)를 갖는 트랜지스터)의 3 개의 단자들을 정의한다. 따라서, 도 12의 예에서, 6 개의 게이트 전극들(215) 및 3 쌍의 소스/드레인 컨택트들(227/229)은 총 18 개의 메모리 셀들을 형성한다.
도 12 및 도 10e 내지 도 10g를 참조하면, 특정 메모리 셀, 예컨대, 도 10e의 메모리 셀(223)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(223) 내의 강유전성 재료(213)의 일부에 걸쳐 인가된다. 기입 전압은, 예를 들어, (게이트 컨택트(225)를 통해) 메모리 셀(223)의 게이트 전극(215)에 제 1 전압을 인가하고, (소스/드레인 컨택트들(227/229)을 통해) 소스/드레인 영역들(205A/205B)에 제 2 전압을 인가함으로써 인가될 수 있다. 제 1 전압과 제 2 전압 간의 전압차는 강유전성 재료(213)의 분극 방향을 설정한다. 강유전성 재료(213)의 분극 방향에 따라, 메모리 셀(223)의 대응하는 트랜지스터의 임계 전압(VT)은 낮은 임계 전압(VL)에서 높은 임계 전압(VH)으로 또는 그 반대로 전환될 수 있다. 트랜지스터의 임계 전압 값(VL 또는 VH)은 메모리 셀에 저장된 "0" 또는 "1"의 비트를 나타내는 데 사용될 수 있다.
메모리 셀(223)에 대한 판독 동작을 수행하기 위해, 낮은 임계 전압(VL)과 높은 임계 전압(VH) 사이의 전압인 판독 전압이, 예컨대, 게이트 전극(215)과 소스/드레인 영역(205A) 사이의, 트랜지스터에 인가된다. 강유전성 재료(213)의 분극 방향(또는 트랜지스터의 임계 전압)에 따라, 메모리 셀들(223)의 트랜지스터는 턴온될 수도 있고 턴온되지 않을 수도 있다. 그 결과, 예컨대, 소스/드레인 영역(205B)에 전압이 인가될 때, 전류는 소스/드레인 영역들(205A 및 205B) 사이에서 흐르거나 흐르지 않을 수도 있다. 따라서, 전류는 메모리 셀에 저장된 디지털 비트를 결정하기 위해 검출될 수 있다.
도 13은 다른 실시예에서, 3 차원(3D) 메모리 디바이스(200A)의 사시도를 도시한 것이다. 3D 메모리 디바이스(200A)는 도 12의 3D 메모리 디바이스(200)와 유사하지만, 게이트 컨택트들(225)은 층 스택(202A) 아래에 형성된다. 게이트 전극들(215)이 층 스택들(202)을 통해 연장되기 때문에, 게이트 전극들의 하부 표면들은 층 스택(202)의 하부 표면에서 노출된다. 따라서, 게이트 전극(215) 아래에 게이트 컨택트들(225)을 형성하는 것은 쉽게 달성될 수 있다. 예를 들어, 도 2에서 층 스택(202A)을 형성하기 전에, 금속 층은 도 1의 유전체 층(119) 위에 형성되어, 후속 공정에서 게이트 전극들(215)이 형성되는 위치들에 금속 피처들(예컨대, 225)을 형성할 수 있게 된다. 후속 공정에서, 일단 형성되면, 게이트 전극들(215)은 금속 층 내의 게이트 컨택트들(225)에 전기적으로 연결될 것이다.
도 13은 트랜지스터들(231), 및 트랜지스터들(231)에 게이트 컨택트들(225)을 전기적으로 연결하는 비아들(233)을 추가로 도시한 것이다. 트랜지스터들(231) 및 비아들(233)은 예시된 실시예에서, 3D 메모리 디바이스(200A)의 일부가 아니라 도 1의 반도체 디바이스(100)의 일부가 된다. 트랜지스터들(231)은 도 1의 기판(101) 위에 형성된 FinFETs일 수 있고, 비아들(233)은 3D 메모리 디바이스(200A) 아래에 형성되어 FinFETs에 전기적으로 연결될 수 있다.
도 14는 또 다른 실시예에서, 3 차원(3D) 메모리 디바이스(200B)의 사시도를 도시한 것이다. 3D 메모리 디바이스(200B)는 도 12의 3D 메모리 디바이스(200)와 유사하지만, 메모리 셀 어레이는 3D 메모리 디바이스(200B)의 중간 영역 내에 형성되고, 두 개의 계단 형상의 컨택 영역들은 메모리 셀 어레이의 대향 측면들 상에 형성된다. 3D 메모리 디바이스(200B)는 3D 메모리 디바이스(200)의 제조 공정을 수정함으로써 형성될 수 있다. 예를 들어, 도 3의 공정 단계에서, 2 개의 제 2 개구부들(207B)은 제 1 개구부들(207A)의 대향 측면들 상에 형성된다. 나머지 공정 단계들은 3D 메모리 디바이스(200)에 대한 것들과 유사하므로 세부 사항들은 반복되지 않는다.
도 15는 일 실시예에서, 3 차원 메모리 디바이스의 등가 회로 다이어그램(300)을 도시한 것이다. 회로 다이어그램(300)은 일 실시예에서, 3D 메모리 디바이스(200, 200A, 또는 200B)의 일부에 대응한다. 회로 다이어그램(300)에서의 메모리 셀들은 SL, BL, 및 WL(예컨대, WL1A, WL1B, WL2A, 또는 WL2B)로 라벨링된 단자들을 갖는 트랜지스터들로 도시되며, 여기서 단자들 SL, BL, 및 WL은 각각 게이트 컨택트들(225), 소스/드레인 컨택트들(227), 및 소스/드레인 컨택트들(229)에 대응한다. 3 개의 층들의 메모리 셀들이 도 15에 도시되어 있으며, 이들은 도 12, 도 13, 및 도 14의 3 개의 층 스택들(202) 내에 형성된 메모리 셀들에 대응한다. WLs은 수직으로 연장되어 상이한 층 스택들(202) 내에 구현된 메모리 셀들을 전기적으로 연결한다.
개시된 실시예들에 대한 변형들 및 수정들이 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다. 예를 들어, 3 개의 층 스택들(202)(예컨대, 202A, 202B, 및 202C)이 3D 메모리 디바이스들(200, 200A, 및 200B)에서 비 제한적인 예로서 도시된다. 3D 메모리 디바이스의 층 스택들(202)의 수는 숙련된 기술자가 쉽게 이해할 수 있는 바와 같이, 1 개, 2 개 또는 3 개 초과와 같은 임의의 적합한 수일 수 있다. 또한, 개구부들(207)의 평면도는 직사각형 또는 정사각형으로 도시되어 있으며, 원형, 타원형 또는 다각형과 같이, 개구부들(207)에 대한 다른 형상들(그에 따른 게이트 전극들(215)에 대한 다른 형상들)도 또한 사용될 수 있다.
실시예들은 이점들을 달성할 수 있다. 개시된 3D 메모리 디바이스들은 BEOL 공정 동안 기존 반도체 디바이스들 내로 쉽게 집적될 수 있다. 3D 메모리 디바이스들 아래의 구역들은 FEOL 공정 동안 로직 회로들, I/O 회로들, 또는 ESD 회로들과 같은 다양한 회로들을 형성하는 데 여전히 사용될 수 있다. 따라서, 3D 메모리 디바이스들에 사용되는 주변 회로들(예컨대, 디코더들, 증폭기들) 및 라우팅 회로들 외에도, 개시된 3D 메모리 디바이스들을 구현하기 위한 풋프린트 측면에서의 페널티는 거의 존재하지 않는다. 또한, 개시된 3D 메모리 디바이스들은 메모리 셀 사이즈를 감소시키는 고효율 구조물들을 갖는다. 예를 들어, 층 스택의 소스/드레인 층(205)에 연결된 BL 및 SL은 동일한 층 스택 내에 형성된 모든 메모리 셀들에 의해 공유된다. WL은 모든 층 스택들(202)을 통해 연장되는 게이트 전극(215)에 연결되고, 따라서 WL은 또한 상이한 층 스택들 내에 형성된 수직 정렬된 메모리 셀들에 의해 공유된다. 제 1 게이트 전극(212A)을 한 쌍의 게이트 전극들(215)로 절단하게 되면, 3D 메모리 디바이스 내의 메모리 셀들의 수는 쉽게 2 배로 된다. 위에서 논의된 바와 같이, 개시된 3D 메모리 디바이스들은 고밀도 메모리 어레이가 형성될 수 있도록 쉽게 스케일링될 수 있는 구조물들을 가지며, 이는 사물 인터넷(IoT) 및 머신 러닝과 같은 새로운 애플리케이션에 중요하다. BEOL 공정 동안 칩에 3D 메모리 어레이들을 집적함으로써, 오프 칩 메모리 액세스로 인한 에너지 소비 병목 현상과 같은 문제들을 방지할 수 있다. 그 결과, 개시된 3D 메모리 디바이스들과 함께 집적되는 반도체 디바이스들은 보다 작고, 보다 저렴하게 제조될 수 있으며, 보다 빠른 속도로 작동하고 보다 적은 전력을 소비할 수 있다. 추가적인 이점은 내부 스페이서들의 형성에 의해 감소된 기생 캐패시턴스를 포함할 수 있다.
도 16은 일부 실시예에서, 메모리 디바이스를 형성하는 방법의 플로우 차트를 도시한 것이다. 도 16에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들 중의 일 예에 불과하다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 16에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열, 또는 반복될 수 있다.
도 16을 참조하면, 블럭(1010)에서, 제 1 층 스택 및 제 2 층 스택을 기판 위에 연속적으로 형성하며, 여기서 제 1 층 스택 및 제 2 층 스택은 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함하는 동일한 구조물을 갖는다. 블럭(1020)에서, 제 1 층 스택 및 제 2 층 스택을 통해 연장되는 복수의 개구부들을 형성하며, 여기서 복수의 개구부들은: 제 1 층 스택 및 제 2 층 스택의 경계들 내의 제 1 개구부들; 및 제 2 층 스택의 측벽으로부터 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함한다. 블럭(1030)에서, 개구부들에 의해 노출된 소스/드레인 층의 부분들을 제 1 유전체 재료로 대체함으로써 내부 스페이서들을 형성한다. 블럭(1040)에서, 개구부들의 측벽들을 강유전성 재료로 라이닝한다. 블럭(1050)에서, 개구부들을 전기 도전성 재료로 충전함으로써 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 제 2 개구부 내에 더미 게이트 전극을 형성한다.
일 실시예에 따르면, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택을 형성하는 단계 ― 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성되는 제 1 유전체 층, 제 1 채널 층, 및 제 1 소스/드레인 층을 포함함 ―; 상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 ― 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성되는 제 2 유전체 층, 제 2 채널 층, 및 제 2 소스/드레인 층을 포함함 ―; 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 상기 개구부들 중 제 1 개구부들은 상기 제 1 층 스택에 의해 에워싸이고, 상기 개구부들 중 제 2 개구부는 상기 제 1 층 스택의 제 1 측벽으로 연장됨 ―; 상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 제 1 유전체 재료로 대체하는 단계; 상기 대체 후, 상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 상기 개구부들의 측벽들을 라이닝한 후, 상기 개구부들을 전기 도전성 재료로 충전하여, 상기 개구부들 중 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 개구부들 중 상기 제 2 개구부 내에 제 2 게이트 전극을 형성하는 단계; 상기 개구부들을 충전한 후, 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 트렌치들 및 리세스를 형성하는 단계 ― 상기 트렌치들은 상기 제 1 게이트 전극들을 양분하고, 상기 리세스를 형성하게 되면 상기 제 2 게이트 전극 및 상기 제 2 게이트 전극 주위의 강유전성 재료가 제거됨 ―; 및 상기 트렌치들 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 포함한다. 일 실시예에서, 상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 대체하는 것은: 상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 상기 제 1 부분 및 상기 제 2 소스/드레인 층의 상기 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 것; 상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 것 ― 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인 층의 제거된 제 1 부분 및 상기 제 2 소스/드레인 층의 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 ―; 및 상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 것을 포함한다. 일 실시예에서, 상기 제 1 소스/드레인 층의 제 1 부분 및 제 2 소스/드레인 층의 제 2 부분을 대체한 후, 상기 제 1 유전체 재료는 상기 개구부들 중 상기 제 1 개구부들 간의 공간들을 충전하고, 상기 제 1 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역과 이격된 제 2 소스/드레인 영역으로 분리하고, 그리고 상기 제 2 소스/드레인 층을 제 3 소스/드레인 영역 및 상기 제 3 소스/드레인 영역과 이격된 제 4 소스/드레인 영역으로 분리한다. 일 실시예에서, 상기 트렌치들은 상기 제 1 게이트 전극들 주위의 상기 강유전성 재료를 추가로 양분하도록 형성된다. 일 실시예에서, 상기 리세스는 상기 제 1 층 스택의 제 1 측벽으로부터 상기 제 1 게이트 전극들을 향해 연장되도록 형성되고, 상기 리세스의 측벽들은 U 형상을 형성한다. 일 실시예에서, 상기 제 1 게이트 전극들의 각각은 상기 제 2 유전체 재료에 의해 2 개의 개별 제 2 게이트 전극으로 전기적으로 격리되고, 여기서 상기 방법은 상기 트렌치들 및 상기 리세스를 충전한 후: 상기 제 2 게이트 전극들에 전기적으로 연결되는 게이트 컨택트들을 형성하는 단계; 및 상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층에 전기적으로 연결되는 소스/드레인 컨택트들을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 게이트 컨택트들은 상기 제 2 층 스택 위에 형성되고, 그에 따라 상기 제 2 층 스택은 상기 게이트 컨택트들과 상기 제 1 층 스택 사이에 있게 된다. 일 실시예에서, 상기 게이트 컨택트들은 상기 제 1 층 스택 아래에 형성되고, 그에 따라 상기 게이트 컨택트들은 상기 제 1 층 스택과 상기 기판 사이에 있게 된다. 일 실시예에서, 상기 소스/드레인 컨택트들을 형성하는 단계는: 상기 제 2 게이트 전극들로부터 측방으로 멀리 떨어진 제 2 층 스택의 일부를 제거하여 상기 제 1 층 스택의 상기 제 1 소스/드레인 층의 상부 표면을 노출시키는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택은 상기 제 2 층 스택의 일부를 제거한 후에 계단 형상의 영역을 형성함 ―; 및 상기 제 1 소스/드레인 층의 노출된 상부 표면 위에 상기 제 1 소스/드레인 층의 노출된 상부 표면에 전기적으로 연결되는 제 1 소스/드레인 컨택트들을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 개구부들을 형성하기 전에 상기 제 2 층 스택 위에 제 3 유전체 층을 형성하는 단계를 더 포함하며, 상기 개구부들은 상기 제 3 유전체 층을 통해 연장되도록 형성된다. 일 실시예에서, 상기 소스/드레인 컨택트들을 형성하는 단계는: 상기 제 2 게이트 전극들로부터 측방으로 멀리 떨어진 상기 제 3 유전체 층의 일부를 제거하여 상기 제 2 층 스택의 제 2 소스/드레인 층을 노출시키는 단계; 및 상기 노출된 제 2 소스/드레인 층 위에 상기 노출된 제 2 소스/드레인 층에 전기적으로 연결되는 제 2 소스/드레인 컨택트들을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층은 제 1 재료로 형성되고, 상기 제 1 채널 층 및 상기 제 2 채널 층은 제 2 재료로 형성된다. 일 실시예에서, 상기 제 1 재료는 금속이고, 상기 제 2 재료는 반도전성 산화물이다.
일 실시예에서, 메모리 디바이스를 형성하는 방법은: 기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택은 상기 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함하는 동일한 구조물을 가짐 ―; 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 복수의 개구부들을 형성하는 단계 ― 상기 복수의 개구부들은 상기 제 1 층 스택 및 상기 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 상기 제 2 층 스택의 측벽으로부터 상기 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―; 상기 개구부들에 의해 노출된 소스/드레인 층의 부분들을 제 1 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계; 상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및 상기 개구부들을 전기 도전성 재료로 충전함으로써 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은, 상기 제 1 게이트 전극들 및 상기 더미 게이트 전극을 형성한 후: 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 슬롯 형상의 개구부들을 형성하는 단계 ― 상기 슬롯 형상의 개구부들은 상기 제 1 게이트 전극들을 양분함 ―; 상기 제 2 층 스택의 측벽으로부터 상기 제 1 게이트 전극들을 향해 연장되는 리세스를 형성하는 단계 ― 상기 더미 게이트 전극은 상기 리세스가 형성된 후에 제거됨 ―; 및 상기 슬롯 형상의 개구부들 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 더 포함한다. 일 실시예에서, 상기 제 1 게이트 전극들의 각각은 상기 제 2 유전체 재료에 의해 2 개의 게이트 전극들로 분리되어, 복수의 제 2 게이트 전극들을 형성하며, 상기 방법은: 상기 복수의 제 2 게이트 전극들에 전기적으로 연결되는 게이트 컨택트들을 형성하는 단계; 상기 제 2 층 스택의 부분들을 제거하여, 상기 제 1 층 스택의 소스/드레인 층의 부분들을 노출시키는 단계; 및 상기 제 2 층 스택의 부분들을 제거한 후에, 상기 제 1 층 스택의 소스/드레인 층의 노출된 부분들에 전기적으로 연결되는 소스/드레인 컨택트들을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 채널 층은 산화물 반도체로 형성되고, 상기 소스/드레인 층은 금속으로 형성된다.
일 실시예에 따르면, 메모리 디바이스는: 기판 위의 층 스택 ― 상기 층 스택은 유전체 층, 상기 유전체 층 위의 채널 층, 및 상기 채널 층 위의 소스/드레인 층을 포함함 ―; 상기 층 스택을 통해 연장되는 제 1 게이트 전극 및 제 2 게이트 전극; 상기 층 스택을 통해 연장되는 유전체 재료 ― 상기 유전체 재료의 제 1 부분은 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 있고, 상기 유전체 재료의 제 2 부분은 상기 층 스택의 측벽으로부터 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 향해 연장되고, 그리고 상기 유전체 재료의 상기 제 2 부분은 상기 유전체 재료의 상기 제 1 부분으로부터 이격됨 ―; 상기 층 스택을 통해 연장되는 강유전성 재료 ― 상기 강유전성 재료는 상기 제 1 게이트 전극의 측벽을 따라 그리고 상기 제 2 게이트 전극의 측벽을 따라 연장됨 ―; 및 상기 기판으로부터 상기 소스/드레인 층과 동일한 거리에 배치된 내부 스페이서들 ― 상기 내부 스페이서들은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 유전체 재료, 및 상기 강유전성 재료를 둘러싸고, 상기 내부 스페이서들은 상기 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역으로부터 이격된 제 2 소스/드레인 영역으로 분리함 ―를 포함한다. 일 실시예에서, 상기 메모리 디바이스는: 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 전기적으로 연결되는 게이트 컨택트들; 및 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 컨택트들을 더 포함한다. 일 실시예에서, 상기 채널 층은 반도전성 산화물을 포함하고, 상기 소스/드레인 층은 금속을 포함한다.
본 발명이 예시적인 실시예들을 참조하여 기술되었지만, 이러한 기술은 제한적인 의미로 해석되도록 의도하는 것이 아니다. 예시적인 실시예들 및 본 발명의 다른 실시예들의 다양한 변경 및 조합은 본 설명을 참조하면 당업자에게는 명백할 것이다. 그러므로, 첨부된 청구범위는 임의의 그러한 변형례들 또는 실시예들을 포괄하는 것으로 의도된다.
실시예
실시예 1. 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 제 1 층 스택을 형성하는 단계 ― 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성되는 제 1 유전체 층, 제 1 채널 층, 및 제 1 소스/드레인 층을 포함함 ―;
상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 ― 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성되는 제 2 유전체 층, 제 2 채널 층, 및 제 2 소스/드레인 층을 포함함 ―;
상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 상기 개구부들 중 제 1 개구부들은 상기 제 1 층 스택에 의해 에워싸이고(encircled), 상기 개구부들 중 제 2 개구부는 상기 제 1 층 스택의 제 1 측벽으로 연장됨 ―;
상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 제 1 유전체 재료로 대체하는 단계;
상기 대체하는 단계 후, 상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계;
상기 개구부들의 측벽들을 라이닝한 후, 상기 개구부들을 전기 도전성 재료로 충전하여, 상기 개구부들 중 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 개구부들 중 상기 제 2 개구부 내에 제 2 게이트 전극을 형성하는 단계;
상기 개구부들을 충전한 후, 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 트렌치들 및 리세스를 형성하는 단계 ― 상기 트렌치들은 상기 제 1 게이트 전극들을 양분하고(bisect), 상기 리세스를 형성하는 것은 상기 제 2 게이트 전극 및 상기 제 2 게이트 전극 주위의 강유전성 재료를 제거함 ―; 및
상기 트렌치들 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 대체하는 단계는:
상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 상기 제 1 부분 및 상기 제 2 소스/드레인 층의 상기 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 단계;
상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 단계 ― 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인 층의 제거된 제 1 부분 및 상기 제 2 소스/드레인 층의 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 ―; 및
상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 대체한 후, 상기 제 1 유전체 재료는, 상기 개구부들 중 상기 제 1 개구부들 사이의 공간들을 충전하며, 상기 제 1 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역과 이격된 제 2 소스/드레인 영역으로 분리하고, 그리고 상기 제 2 소스/드레인 층을 제 3 소스/드레인 영역 및 상기 제 3 소스/드레인 영역과 이격된 제 4 소스/드레인 영역으로 분리하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 트렌치들은 상기 제 1 게이트 전극들 주위의 상기 강유전성 재료를 더 양분하도록 형성되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 리세스는 상기 제 1 층 스택의 제 1 측벽으로부터 상기 제 1 게이트 전극들을 향해 연장되도록 형성되고, 상기 리세스의 측벽들은 U 형상을 형성하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 게이트 전극들의 각각은 상기 제 2 유전체 재료에 의해 2 개의 개별 제 2 게이트 전극으로 전기적으로 격리되고,
상기 방법은, 상기 트렌치들 및 상기 리세스를 충전한 후:
상기 제 2 게이트 전극들에 전기적으로 연결되는 게이트 컨택트들을 형성하는 단계; 및
상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층에 전기적으로 연결되는 소스/드레인 컨택트들을 형성하는 단계
를 더 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 게이트 컨택트들은 상기 제 2 층 스택 위에 형성되고, 그에 따라 상기 제 2 층 스택은 상기 게이트 컨택트들과 상기 제 1 층 스택 사이에 있게 되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 8. 실시예 6에 있어서,
상기 게이트 컨택트들은 상기 제 1 층 스택 아래에 형성되고, 그에 따라 상기 게이트 컨택트들은 상기 제 1 층 스택과 상기 기판 사이에 있게 되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 9. 실시예 6에 있어서,
상기 소스/드레인 컨택트들을 형성하는 단계는:
상기 제 2 게이트 전극들로부터 측방으로 멀리 떨어진 제 2 층 스택의 일부를 제거하여, 상기 제 1 층 스택의 상기 제 1 소스/드레인 층의 상부 표면을 노출시키는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택은 상기 제 2 층 스택의 일부를 제거한 후에 계단 형상의 영역을 형성함 ―; 및
상기 제 1 소스/드레인 층의 노출된 상부 표면 위에, 상기 제 1 소스/드레인 층의 노출된 상부 표면에 전기적으로 연결되는 제 1 소스/드레인 컨택트들을 형성하는 단계
를 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 10. 실시예 9에 있어서,
상기 개구부들을 형성하기 전에 상기 제 2 층 스택 위에 제 3 유전체 층을 형성하는 단계를 더 포함하며, 상기 개구부들은 상기 제 3 유전체 층을 통해 연장되도록 형성되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 소스/드레인 컨택트들을 형성하는 단계는:
상기 제 2 게이트 전극들로부터 측방으로 멀리 떨어진 상기 제 3 유전체 층의 일부를 제거하여, 상기 제 2 층 스택의 제 2 소스/드레인 층을 노출시키는 단계; 및
상기 노출된 제 2 소스/드레인 층 위에, 상기 노출된 제 2 소스/드레인 층에 전기적으로 연결되는 제 2 소스/드레인 컨택트들을 형성하는 단계
를 더 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 12. 실시예 1에 있어서,
상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층은 제 1 재료로 형성되고, 상기 제 1 채널 층 및 상기 제 2 채널 층은 제 2 재료로 형성되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제 1 재료는 금속이고, 상기 제 2 재료는 반도전성 산화물인 것인, 메모리 디바이스를 형성하는 방법.
실시예 14. 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택은 상기 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함하는 동일한 구조물을 가짐 ―;
상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 복수의 개구부들을 형성하는 단계 ― 상기 복수의 개구부들은, 상기 제 1 층 스택 및 상기 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 상기 제 2 층 스택의 측벽으로부터 상기 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―;
상기 개구부들에 의해 노출된 소스/드레인 층의 부분들을 제 1 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계;
상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및
상기 개구부들을 전기 도전성 재료로 충전함으로써 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 제 1 게이트 전극들 및 상기 더미 게이트 전극을 형성한 후:
상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 슬롯 형상의 개구부들을 형성하는 단계 ― 상기 슬롯 형상의 개구부들은 상기 제 1 게이트 전극들을 양분함 ―;
상기 제 2 층 스택의 측벽으로부터 상기 제 1 게이트 전극들을 향해 연장되는 리세스를 형성하는 단계 ― 상기 더미 게이트 전극은 상기 리세스가 형성된 후에 제거됨 ―; 및
상기 슬롯 형상의 개구부들 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계
를 더 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제 1 게이트 전극들의 각각은 상기 제 2 유전체 재료에 의해 2 개의 게이트 전극들로 분리되어, 복수의 제 2 게이트 전극들을 형성하며,
상기 방법은:
상기 복수의 제 2 게이트 전극들에 전기적으로 연결되는 게이트 컨택트들을 형성하는 단계;
상기 제 2 층 스택의 부분들을 제거하여, 상기 제 1 층 스택의 소스/드레인 층의 부분들을 노출시키는 단계; 및
상기 제 2 층 스택의 부분들을 제거한 후에, 상기 제 1 층 스택의 소스/드레인 층의 노출된 부분들에 전기적으로 연결되는 소스/드레인 컨택트들을 형성하는 단계
를 더 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 17. 실시예 14에 있어서,
상기 채널 층은 산화물 반도체로 형성되고, 상기 소스/드레인 층은 금속으로 형성되는 것인, 메모리 디바이스를 형성하는 방법.
실시예 18. 메모리 디바이스에 있어서,
기판 위의 층 스택 ― 상기 층 스택은 유전체 층, 상기 유전체 층 위의 채널 층, 및 상기 채널 층 위의 소스/드레인 층을 포함함 ―;
상기 층 스택을 통해 연장되는 제 1 게이트 전극 및 제 2 게이트 전극;
상기 층 스택을 통해 연장되는 유전체 재료 ― 상기 유전체 재료의 제 1 부분은 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 있고, 상기 유전체 재료의 제 2 부분은 상기 층 스택의 측벽으로부터 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 향해 연장되고, 그리고 상기 유전체 재료의 상기 제 2 부분은 상기 유전체 재료의 상기 제 1 부분으로부터 이격됨 ―;
상기 층 스택을 통해 연장되는 강유전성 재료 ― 상기 강유전성 재료는 상기 제 1 게이트 전극의 측벽을 따라 그리고 상기 제 2 게이트 전극의 측벽을 따라 연장됨 ―; 및
상기 기판으로부터 상기 소스/드레인 층과 동일한 거리에 배치된 내부 스페이서들 ― 상기 내부 스페이서들은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 유전체 재료, 및 상기 강유전성 재료를 둘러싸고, 상기 내부 스페이서들은 상기 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역으로부터 이격된 제 2 소스/드레인 영역으로 분리함 ―
을 포함하는, 메모리 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 전기적으로 연결되는 게이트 컨택트들; 및
상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 컨택트들을 더 포함하는, 메모리 디바이스.
실시예 20. 실시예 18에 있어서,
상기 채널 층은 반도전성 산화물을 포함하고, 상기 소스/드레인 층은 금속을 포함하는 것인, 메모리 디바이스.

Claims (10)

  1. 메모리 디바이스를 형성하는 방법에 있어서,
    기판 위에 제 1 층 스택을 형성하는 단계 ― 상기 제 1 층 스택은 상기 기판 위에 연속적으로 형성되는 제 1 유전체 층, 제 1 채널 층, 및 제 1 소스/드레인 층을 포함함 ―;
    상기 제 1 층 스택 위에 제 2 층 스택을 형성하는 단계 ― 상기 제 2 층 스택은 상기 제 1 층 스택 위에 연속적으로 형성되는 제 2 유전체 층, 제 2 채널 층, 및 제 2 소스/드레인 층을 포함함 ―;
    상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 개구부들을 형성하는 단계 ― 상기 개구부들 중 제 1 개구부들은 상기 제 1 층 스택에 의해 에워싸이고(encircled), 상기 개구부들 중 제 2 개구부는 상기 제 1 층 스택의 제 1 측벽으로 연장됨 ―;
    상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 제 1 유전체 재료로 대체하는 단계;
    상기 대체하는 단계 후, 상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계;
    상기 개구부들의 측벽들을 라이닝한 후, 상기 개구부들을 전기 도전성 재료로 충전하여, 상기 개구부들 중 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 개구부들 중 상기 제 2 개구부 내에 제 2 게이트 전극을 형성하는 단계;
    상기 개구부들을 충전한 후, 상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 트렌치들 및 리세스를 형성하는 단계 ― 상기 트렌치들은 상기 제 1 게이트 전극들을 양분하고(bisect), 상기 리세스를 형성하는 것은 상기 제 2 게이트 전극 및 상기 제 2 게이트 전극 주위의 강유전성 재료를 제거함 ―; 및
    상기 트렌치들 및 상기 리세스를 제 2 유전체 재료로 충전하는 단계
    를 포함하는, 메모리 디바이스를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 대체하는 단계는:
    상기 개구부들에 의해 노출되는 상기 제 1 소스/드레인 층의 상기 제 1 부분 및 상기 제 2 소스/드레인 층의 상기 제 2 부분을 제거하기 위해 에칭 공정을 수행하는 단계;
    상기 에칭 공정을 수행한 후, 상기 개구부들 내에 상기 제 1 유전체 재료를 퇴적하는 단계 ― 상기 제 1 유전체 재료는 상기 개구부들의 측벽들 및 하단들을 라이닝하고, 상기 제 1 소스/드레인 층의 제거된 제 1 부분 및 상기 제 2 소스/드레인 층의 제거된 제 2 부분에 의해 남겨진 공간들을 충전함 ―; 및
    상기 개구부들의 측벽들 및 하단들로부터 상기 제 1 유전체 재료를 제거하기 위해 이방성 에칭 공정을 수행하는 단계
    를 포함하는 것인, 메모리 디바이스를 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 제 1 소스/드레인 층의 제 1 부분 및 상기 제 2 소스/드레인 층의 제 2 부분을 대체한 후, 상기 제 1 유전체 재료는, 상기 개구부들 중 상기 제 1 개구부들 사이의 공간들을 충전하며, 상기 제 1 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역과 이격된 제 2 소스/드레인 영역으로 분리하고, 그리고 상기 제 2 소스/드레인 층을 제 3 소스/드레인 영역 및 상기 제 3 소스/드레인 영역과 이격된 제 4 소스/드레인 영역으로 분리하는 것인, 메모리 디바이스를 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 트렌치들은 상기 제 1 게이트 전극들 주위의 상기 강유전성 재료를 더 양분하도록 형성되는 것인, 메모리 디바이스를 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 제 1 게이트 전극들의 각각은 상기 제 2 유전체 재료에 의해 2 개의 개별 제 2 게이트 전극으로 전기적으로 격리되고,
    상기 방법은, 상기 트렌치들 및 상기 리세스를 충전한 후:
    상기 제 2 게이트 전극들에 전기적으로 연결되는 게이트 컨택트들을 형성하는 단계; 및
    상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층에 전기적으로 연결되는 소스/드레인 컨택트들을 형성하는 단계
    를 더 포함하는 것인, 메모리 디바이스를 형성하는 방법.
  6. 청구항 5에 있어서,
    상기 게이트 컨택트들은 상기 제 2 층 스택 위에 형성되고, 그에 따라 상기 제 2 층 스택은 상기 게이트 컨택트들과 상기 제 1 층 스택 사이에 있게 되는 것인, 메모리 디바이스를 형성하는 방법.
  7. 청구항 5에 있어서,
    상기 게이트 컨택트들은 상기 제 1 층 스택 아래에 형성되고, 그에 따라 상기 게이트 컨택트들은 상기 제 1 층 스택과 상기 기판 사이에 있게 되는 것인, 메모리 디바이스를 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 제 1 소스/드레인 층 및 상기 제 2 소스/드레인 층은 제 1 재료로 형성되고, 상기 제 1 채널 층 및 상기 제 2 채널 층은 제 2 재료로 형성되는 것인, 메모리 디바이스를 형성하는 방법.
  9. 메모리 디바이스를 형성하는 방법에 있어서,
    기판 위에 제 1 층 스택 및 제 2 층 스택을 연속적으로 형성하는 단계 ― 상기 제 1 층 스택 및 상기 제 2 층 스택은 상기 기판 위에 연속적으로 형성된 유전체 층, 채널 층, 및 소스/드레인 층을 포함하는 동일한 구조물을 가지고, 상기 소스/드레인 층은 상기 채널 층과 접촉함 ―;
    상기 제 1 층 스택 및 상기 제 2 층 스택을 통해 연장되는 복수의 개구부들을 형성하는 단계 ― 상기 복수의 개구부들은, 상기 제 1 층 스택 및 상기 제 2 층 스택의 경계들 내의 제 1 개구부들, 및 상기 제 2 층 스택의 측벽으로부터 상기 제 1 개구부들을 향해 연장되는 제 2 개구부를 포함함 ―;
    상기 개구부들에 의해 노출된 소스/드레인 층의 부분들을 제 1 유전체 재료로 대체함으로써 내부 스페이서들을 형성하는 단계;
    상기 개구부들의 측벽들을 강유전성 재료로 라이닝하는 단계; 및
    상기 개구부들을 전기 도전성 재료로 충전함으로써 상기 제 1 개구부들 내에 제 1 게이트 전극들을 형성하고 상기 제 2 개구부 내에 더미 게이트 전극을 형성하는 단계
    를 포함하는, 메모리 디바이스를 형성하는 방법.
  10. 메모리 디바이스에 있어서,
    기판 위의 층 스택 ― 상기 층 스택은 유전체 층, 상기 유전체 층 위의 채널 층, 및 상기 채널 층 위의 소스/드레인 층을 포함함 ―;
    상기 층 스택을 통해 연장되는 제 1 게이트 전극 및 제 2 게이트 전극;
    상기 층 스택을 통해 연장되는 유전체 재료 ― 상기 유전체 재료의 제 1 부분은 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 있고, 상기 유전체 재료의 제 2 부분은 상기 층 스택의 측벽으로부터 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 향해 연장되고, 그리고 상기 유전체 재료의 상기 제 2 부분은 상기 유전체 재료의 상기 제 1 부분으로부터 이격됨 ―;
    상기 층 스택을 통해 연장되는 강유전성 재료 ― 상기 강유전성 재료는 상기 제 1 게이트 전극의 측벽을 따라 그리고 상기 제 2 게이트 전극의 측벽을 따라 연장됨 ―; 및
    상기 기판으로부터 상기 소스/드레인 층과 동일한 거리에 배치된 내부 스페이서들 ― 상기 내부 스페이서들은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 유전체 재료, 및 상기 강유전성 재료를 둘러싸고, 상기 내부 스페이서들은 상기 소스/드레인 층을 제 1 소스/드레인 영역 및 상기 제 1 소스/드레인 영역으로부터 이격된 제 2 소스/드레인 영역으로 분리함 ―
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