CN220123369U - 存储器装置 - Google Patents

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Abstract

本揭露的各种实施例提供一种存储器装置及其形成方法。在一实施例中，提供一种存储器装置。存储器装置包括：第一氧化物材料，具有第一侧壁及第二侧壁；第一间隔件层，接触第一氧化物材料的第一侧壁，第一间隔件层具有第一导电类型；第二间隔件层，接触第一氧化物材料的第二侧壁，其中第二间隔件层具有第一导电类型。存储器装置亦包括沟道层，沟道层具有与第一导电类型相反的第二导电类型，其中沟道层接触第一氧化物材料、第一间隔件层及第二间隔件层。存储器装置还包括接触沟道层的铁电层。

Description

存储器装置
技术领域
本实用新型的实施例是涉及一种存储器装置。
背景技术
铁电场效晶体管(ferroelectric field effect transistor，FeFET)是包括铁电层的场效晶体管，所述铁电层夹置于装置的栅极电极与源极/漏极区之间。FeFET型装置可用于FeFET存储器中-一种单晶体管二进制非易失性存储器。FeFET型装置由于其功率要求低、尺寸小以及写入/读取操作快速而成为下一代非易失性存储器应用的有前景候选。然而已发现，采用氧化物半导体作为沟道材料的FeFET型存储器装置(尤其是铁电随机存取存储器(ferroelectric random-access memory，FeRAM)装置)难以在铁电层两端获得均匀电场(这是在编程及抹除操作期间实现铁电层的适当极化切换所需要的)。此乃是由于与氧化物半导体的性质相关联的宽带隙会导致所述氧化物半导体中缺乏足够的空穴载流子。当氧化物半导体沟道中的空穴载流子不足时，施加至栅极电极的负电压只能在铁电层中感应低电场。因此，无法触发氧化物半导体沟道区处的铁电层中的全极化切换，进而导致在抹除操作期间抹除效率较低。
因此，需要改良的FeFET型存储器装置及其形成方法。
实用新型内容
本实用新型实施例提供一种存储器装置，包括：第一氧化物材料，具有第一侧壁及第二侧壁；第一间隔件层，接触第一氧化物材料的第一侧壁，第一间隔件层具有第一导电类型；第二间隔件层，接触第一氧化物材料的第二侧壁，第二间隔件层具有第一导电类型；沟道层，具有与第一导电类型相反的第二导电类型，沟道层接触第一氧化物材料、第一间隔件层及第二间隔件层；以及铁电层，接触沟道层。
本实用新型实施例提供一种存储器装置，包括：层堆叠，位于衬底之上，层堆叠包括介电材料与字线材料的交替层；铁电层，自层堆叠的远离衬底的上表面延伸至层堆叠的面向衬底的下表面，铁电层接触层堆叠中的介电材料与字线材料的交替层；沟道层，具有第一导电类型，沟道层自层堆叠的上表面延伸至层堆叠的下表面，且沟道层接触铁电层的一些部分；源极线，接触沟道层；位线，接触沟道层；以及沟道区，设置于源极线与位线之间。沟道区包括：第一氧化物材料，接触沟道层；以及间隔件层，设置于第一氧化物材料的相对侧壁上，间隔件层具有与第一导电类型相反的第二导电类型。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据本揭露的一些实施例的具有集成存储器装置的半导体装置结构的剖视图。
图2A至图14A示出根据本揭露的一些实施例的处于各个制造阶段的三维(three-dimensional，3D)铁电随机存取存储器(FeRAM)装置的立体图。
图2B至图14B示出FeRAM装置的一部分的剖视图，所述剖视图分别沿着图2A至图11A中所示的平面B-B截取。
图7C至图14C示出FeRAM装置的一部分的剖视图，所述剖视图分别沿着图7A至图14A中所示的平面C-C截取。
图7D至图14D示出FeRAM装置的一部分的平面图，所述平面图分别沿着图7A至图14A中所示的平面D-D截取。
图14E示出沿着图14A中所示的平面E-E截取的FeRAM装置的剖视图。
具体实施方式
以下揭露内容提供用于实施所提供目标物的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中的用于将第一特征形成于第二特征之上的工艺可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。如本文中所使用的，将第一特征形成于第二特征上意指第一特征被形成为与第二特征直接接触。另外，本揭露可能在各种实例中重复使用组件标号及/或字母。此种重复并不是自身指示本文中所论述的实施例及/或配置之间的关系。
为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1示出根据本揭露的一些实施例的具有集成存储器装置123(例如123A及123B)的半导体装置结构100的剖视图。半导体装置结构100可以是具有三维(3D)铁电随机存取存储器(FeRAM)装置123的场效晶体管(FET)型装置，所述三维铁电随机存取存储器装置123是在半导体制造的后段工艺(BEOL)处理中整合。在一示例性实施例中，半导体装置结构100是鳍型场效晶体管(fin field-effect transistor，FinFET)装置。应注意，鳍型FET在此用作并非限制性实例，FeRAM装置123亦可在BEOL处理中与任何适合的FET装置整合在一起。示例性FET可包括但不限于平面FET、纳米片FET、水平栅极全环绕(Horizontal GateAllAround，HGAA)FET、垂直栅极全环绕(Vertical GateAllAround，VGAA)FET及其他适合的装置。为易于说明，存储器装置123的细节在图1中未示出，但在后文中在后续图中加以说明。
如图1中所示，半导体装置结构100通常包括用于形成不同类型的电路的不同区。举例而言，半导体装置结构100可包括：第一区110，用于形成逻辑电路；且可包括第二区120，用于形成例如周边电路、输入/输出(input/output，I/O)电路、静电放电(electrostatic discharge，ESD)电路及/或模拟电路。用于形成其他类型的电路的其他区涵盖且旨在包括于本揭露的范畴内。
半导体装置结构100包括衬底101。衬底101可以是块状衬底，例如未经掺杂或掺杂有杂质(例如，具有p型杂质或n型杂质的掺杂剂)的硅衬底、或绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。衬底101可包含其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、氮化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、InAlAs、AlGaAs、GaInP、GaInAsP、GaAsSb及/或GaSbP；或其组合。亦可使用其他衬底，例如多层衬底或梯度衬底。
在半导体制造的前段工艺(FEOL)处理中，在衬底101中或在衬底101上形成电子组件，例如晶体管、电阻器、电容器、电感器、二极管等。在图1中所示的一个实例中，半导体鳍103(亦被称为鳍)被形成为突出于衬底101之上。隔离区105(例如浅沟槽隔离(shallow-trench isolation，STI)区)形成于半导体鳍103之间或半导体鳍103周围。栅极电极109形成于半导体鳍103之上。栅极间隔件111沿着栅极电极109的侧壁形成。源极/漏极区107(例如外延源极/漏极区)形成于栅极电极109的相对侧上。接触件113(例如栅极接触件及源极/漏极接触件)形成于相应的下伏导电特征(例如，栅极电极109或源极/漏极区107)之上且电性耦合至所述相应的下伏导电特征。一或多个介电层117(例如，层间介电(inter-layerdielectric，ILD)层)形成于衬底101之上且形成于半导体鳍103与栅极电极109周围。其他导电特征(例如，包括导电线115及通孔114的内连结构)亦可形成于一或多个介电层117中。为易于论述，衬底101、形成于衬底101中或形成于衬底101上的电子组件(例如，鳍型FET)、接触件113、导电特征115、114以及一或多个介电层117被统称为衬底50。
仍参考图1，刻蚀停止层(etch stop layer，ESL)119形成于一或多个介电层117之上。在一实施例中，ESL 119是使用等离子增强化学气相沈积(PECVD)所形成的氮化硅，但作为另外一种选择可使用其他介电材料(例如氮化物、碳化物、其组合等)及形成ESL 119的替代技术(例如低压化学气相沈积(LPCVD)、PVD等)。在一些实施例中，省略ESL 119。接下来，在ESL 119之上形成介电层121。介电层121可以是通过适合的方法(例如PVD、CVD等)形成的任何适合的介电材料(例如氧化硅、氮化硅等)。各自包括多个存储单元的一或多个存储器装置123A形成于介电层121中且耦合至介电层121中的导电特征(例如，通孔124及导电线125)。
图1进一步示出形成于存储器装置123A之上的第二层存储器装置123B。存储器装置123A及123B可具有相同或类似的结构，且可被统称为存储器装置123。虽然图1示出两层存储器装置123，但存储器装置123的其他层数(例如一层、三层或更多层)亦是可能的。一层或多层存储器装置123形成于半导体装置结构100的存储器区130中，且可在半导体制造的后段工艺(BEOL)处理中形成。存储器装置123可在BEOL处理中形成于半导体装置结构100内的任何适合的位置处，例如形成于(例如，直接形成于)第一区110之上、形成于第二区120之上或形成于多个区之上。下文更详细地论述图1中的存储器装置123A或123B的各种实施例。
在图1的一个实施例中，存储器装置123占据半导体装置结构100的存储器区130的一些区域而不是所有区域。可在存储器区130的其他区域中形成其他特征(例如导电线125及通孔124)以用于连接至在存储器区130之上及下方的导电特征。在形成存储器装置123期间，形成掩膜层(例如图案化的光刻胶层)以覆盖存储器区130的一些区域，但存储器装置123A或123B形成于存储器区130的未被掩膜层覆盖的其他区域中。在形成存储器装置123之后，移除掩膜层。
在形成存储器区130之后，在存储器区130之上形成内连结构140，所述内连结构140包括介电层121及在介电层121中的导电特征(例如，通孔124及导电线125)。内连结构140可电性连接形成于衬底101中/衬底101上的电子组件以形成功能电路。内连结构140亦可将存储器装置123电性耦合至形成于衬底101中/衬底101上的组件，及/或将存储器装置123耦合至形成于内连结构140之上的导电接垫以与外部电路或外部装置连接。
在一些实施例中，存储器装置123例如通过通孔124及导电线125电性耦合至形成于衬底50上的电子组件(例如，晶体管)，且由半导体装置结构100的功能电路控制或存取(例如，写入至存储器装置123或自存储器装置123读取)。另外或作为另外一种选择，存储器装置123电性耦合至形成于内连结构140的顶部金属层之上的导电接垫，在此种情形中存储器装置123可直接由外部电路(例如，另一半导体装置)控制或存取，而不涉及半导体装置结构100的功能电路。尽管在图1的实例中存储器装置123之上形成有附加金属层(例如，内连结构140)，但存储器装置123可形成于半导体装置100的顶部(例如最顶部)金属层中。
图2A至图14A示出根据本揭露的一些实施例的处于各个制造阶段的三维(3D)铁电随机存取存储器(FeRAM)装置200的立体图。图2B至图14B示出FeRAM装置200的一部分的剖视图，所述剖视图分别沿着图2A至图11A中所示的平面B-B截取。图7C至图14C示出FeRAM装置200的一部分的剖视图，所述剖视图分别沿着图7A至图14A中所示的平面C-C截取。图7D至图14D示出FeRAM装置200的一部分的平面图，所述平面图分别沿着图7A至图14A中所示的平面D-D截取。应理解，对于所述方法的附加实施例而言，可在图2A至图14A所示的工艺之前、期间及之后提供附加操作且可替换或消除下文所述的操作中的一些操作。操作/工艺的次序是可互换的。为易于论述，在本文中的论述中，3D FeRAM装置亦可被称为3D存储器装置，或简称为存储器装置。3D FeRAM装置200是具有铁电材料的三维存储器装置。3D FeRAM装置200可用作图1中的存储器装置123A及/或123B。为简单起见，图中并未说明3D FeRAM装置200的所有特征，且各图可仅示出3D存储器装置200的一部分。
在图2A及图2B中，在衬底50之上形成层堆叠202。在一些实施例中，在层堆叠202与衬底50之间形成ESL 119。层堆叠202包括介电材料201与导电材料203的交替层。层堆叠202中的介电材料201的每一层亦可被称为介电层201，且层堆叠202中的导电材料203的每一层亦可被称为导电层203。如下文将论述，导电材料203用于形成3D存储器装置200的字线(word line，WL)，且因此亦可被称为字线材料203。
层堆叠202可通过先在衬底50上形成介电层201且然后在介电层201之上形成导电层203来形成。重复进行沈积工艺直至在层堆叠202中形成目标层数为止。介电层201可以是任何适合的介电材料(例如氧化硅、氮化硅等)，且可使用适合的沈积技术(例如PVD、CVD、原子层沈积(atomic layer deposition，ALD)等)来沈积。导电材料可以是金属材料或含有金属的材料。用于导电层203的示例性材料可包括但不限于Al、Ti、TiN、TaN、Co、Ag、Cu、Ni、Cr、Hf、Ru、W、Pt等，且可通过PVD、CVD、ALD、其组合等来形成。在一实施例中，层堆叠202的最顶部层是介电层201，介电层201可被称为层堆叠202的最顶部介电层201T。应注意，层堆叠202中的层数可以是任何适合的数目，并不仅限于图2A中所示的实例。
在图3A及图3B中，在层堆叠202中形成第一沟槽206且第一沟槽206在垂直方向上延伸穿过层堆叠202以暴露出ESL 119的顶表面。第一沟槽206可使用光刻及刻蚀技术形成。在一实施例中，第一沟槽206在层堆叠202的相对侧壁之间连续地延伸，以使得第一沟槽206沿着X方向切穿层堆叠202且将层堆叠202分离成彼此间隔开的多个片段(例如，鳍形结构)。
在图4A及图4B中，在第一沟槽206中沿着第一沟槽206的侧壁及底部共形地形成铁电层205。铁电层205亦可形成于层堆叠202的上表面之上。所得的铁电层205自层堆叠202的远离衬底50的上表面延伸至层堆叠202的面向衬底50的下表面。铁电层205接触层堆叠202中的介电材料201与导电材料203(即，字线材料)的交替层。接下来，在铁电层205之上共形地形成沟道层207。在一些实施例中，铁电层205是具有两个稳定的电性极化方向的铁电介电材料。所述两个稳定方向可以是向上方向及向下方向，或可以是相对于垂直方向具有一定倾斜角的一组两个相反方向。铁电层205的电性极化方向用于储存3D存储器装置200的每一存储单元的数字信息(例如，位0或位1)。可通过施加至铁电层205的电场切换铁电材料205的电性极化方向，且所述电场可与在铁电层205两端施加的电压成比例。
铁电层205可由展现出铁电性或具有自发电极化的任何适合的铁电材料(即，天然地拥有可切换偶极矩的材料)形成。示例性铁电介电材料可包括但不限于氧化铪或氧化锆系介电质、钛酸钡、硬硼钙石、钛酸铋、钛酸铕钡、铁电聚合物、碲化锗、无水钾镁矾、钽酸铅钪、钛酸铅、锆钛酸铅、铌酸锂、聚偏二氟乙烯、铌酸钾、酒石酸钾钠、磷酸钛氧钾、钛酸钠铋、钽酸锂、钛酸铅镧、锆钛酸铅镧、磷酸二氢铵、磷酸二氢钾及其他适合的铁电介电材料。铁电层205可通过任何适合的沈积技术(例如PVD、CVD、ALD等)沈积。铁电层205的厚度可处于约2纳米至约30纳米的范围内，亦可使用更小或更大的厚度。
沟道层207可以是或包含半导电材料或金属氧化物半导体材料，例如非晶状硅(a-Si)、复晶硅(poly-Si)、半导电氧化物(例如，氧化铟镓锌(IGZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化锡(SnO)、氧化铟锡(ITO)、氧化镉(CdO)、氧化铟钨(IWO))或其他适合的n型或p型金属氧化物半导体材料(例如，氧化铌(NbO2)、氧化镍(NiO)、氧化铜(Cu2O)、氧化铜铝(CuAlO2)、氧化铜镓(CuGaO2)、氧化铜铟(CuInO2)、氧化锶铜(SrCu2O2))等。在一些实施例中，沟道层207由n型金属氧化物半导体材料(例如IGZO、ZnO、In2O3、SnO3等)形成。在一些实施例中，沟道层207由p型金属氧化物半导体材料(例如NiO、Cu2O、CuAlO2、CuGaO2、CuInO2、SrCu2O2、SnO等)形成。沟道层207可通过任何适合的沈积技术(例如PVD、CVD、ALD、PECVD、MBD等)沈积而成。
在图5A及图5B中，通过例如非等向性刻蚀来移除铁电层205的一些部分及沟道层207的一些部分。在移除工艺期间，自水平表面(例如，层堆叠202的最顶部介电层201T的顶部及ESL 119的顶部)移除铁电层205及沟道层207的大部分，从而在所述移除工艺之后将铁电层205及沟道层207留在垂直表面(例如图案化层堆叠202的侧壁)上。在一些实施例中，铁电层205的剩余部分可具有L形横截面，且自层堆叠202的远离衬底50的上表面延伸至层堆叠202的面向衬底50的下表面的沟道层207直接接触具有L形横截面的铁电层205，如图5B中所示。
在图6A及图6B中，在第一沟槽206中形成第一氧化物材料213以填充第一沟槽206中的剩余空间。第一氧化物材料213可以是氧化硅、氮氧化硅等，且可使用例如ALD等任何适合的沈积技术来沈积。在一实施例中，第一氧化物材料213是氧化硅。第一氧化物材料213可过度填充第一沟槽206且可形成于层堆叠202的上表面之上。接下来，实行平坦化工艺(例如化学机械平坦化(chemical mechanical planarization，CMP))以自层堆叠202的上表面移除铁电层205的多余部分、沟道层207的多余部分以及第一氧化物材料213的多余部分。可实行所述平坦化工艺直至暴露出最顶部介电层201T为止。在平坦化工艺之后，最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面及第一氧化物材料213的顶表面实质上共面。第一氧化物材料213用作FeRAM装置200的后续源极/漏极特征(例如，图14C中所示的228s/228b)的沟道区。
在图7A至图7D中，使用光刻及刻蚀工艺在第一氧化物材料213中形成第二沟槽216。第二沟槽216在垂直方向上延伸穿过第一氧化物材料213以及ESL 119的暴露部分，以暴露出衬底50的顶表面50t。第二沟槽216亦在第二沟槽216内暴露出铁电层205的一些部分、沟道层207的一些部分、ESL 119的一些部分以及衬底50的顶表面50t。可在FeRAM装置200上形成刻蚀掩膜(未示出)且可在刻蚀工艺期间使用。所述刻蚀掩膜可以是具有通过光刻工艺形成的多个开口的图案化的光刻胶层。所述图案化的光刻胶层覆盖最顶部介电层201T且覆盖第一氧化物材料213的一些部分，而图案化的光刻胶层的开口暴露出第一氧化物材料213的一些部分。然后，使用图案化的光刻胶层作为刻蚀掩膜来实行非等向性刻蚀工艺以移除第一氧化物材料213的暴露部分。在刻蚀工艺期间使用的刻蚀剂对第一氧化物材料213及ESL 119具有选择性，但不会实质上影响铁电层205、沟道层207及衬底50。然后，移除刻蚀掩膜。由于刻蚀工艺，形成穿过第一氧化物材料213及ESL 119的整个厚度的第二沟槽216，从而留下第一氧化物材料213的鳍状结构，所述鳍状结构沿着Y方向延伸且与层堆叠202垂直地交叉。在图7A中可看到，第二沟槽216中的每一者通常由两个相邻层堆叠212及第一氧化物材料213的两个相邻鳍状结构界定。
在图8A至图8D中，以间隔件材料218填充第二沟槽216。间隔件材料218的一些部分将在随后形成第三沟槽217期间移除。间隔件材料218填充于第二沟槽216中且接触第一氧化物材料213的暴露表面、铁电层205的暴露表面、沟道层207的暴露表面、ESL 119的暴露表面以及衬底50的暴露表面。间隔件材料218可过度填充第二沟槽216且可形成于层堆叠202的上表面之上。接下来，实行平坦化工艺(例如CMP)以自层堆叠202的上表面移除间隔件材料218的多余部分。可实行平坦化工艺直至暴露出最顶部介电层201T为止。在平坦化工艺之后，最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面、第一氧化物材料213的顶表面以及间隔件材料218的顶表面实质上共面。
在各种实施例中，间隔件材料218包含金属氧化物或半导体材料或者由金属氧化物或半导体材料制成。举例而言，根据沟道层207的导电类型，金属氧化物可以是p型或n型金属氧化物或者p型或n型硅材料。在一些实施例中，间隔件材料218具有与沟道层207的导电类型相反的导电类型。在FeRAM使用n型金属氧化物沟道层207的情况下，间隔件材料218可使用p型金属氧化物(例如NiO、Cu2O、CuAlO2、CuGaO2、CuInO2、SrCu2O2、SnO等)或p型半导体材料(例如p掺杂的硅)。在FeRAM使用p型金属氧化物沟道层207的情况下，间隔件材料218可使用n型金属氧化物(例如IGZO、ZnO、In2O3、SnO3等)或n型半导体材料(例如n掺杂的硅)。间隔件材料218可通过任何适合的沈积技术(例如PVD、CVD、ALD等)沈积。
在图9A至图9D中，使用光刻及刻蚀工艺在间隔件材料218中形成第三沟槽217。通过移除间隔件材料218的一些部分形成第三沟槽217。第三沟槽217在垂直方向上延伸穿过间隔件材料218的一些部分以露出衬底50的顶表面50t。实行光刻及刻蚀工艺以使得间隔件材料218的一些部分留在第一氧化物材料213的侧壁上且形成间隔件218s。在间隔件218s的形成期间，在FeRAM装置200之上沈积刻蚀掩膜(未示出)。所述刻蚀掩膜可以是具有通过光刻工艺形成的多个开口的图案化的光刻胶层。所述图案化的光刻胶层覆盖最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面、第一氧化物材料213的顶表面以及间隔件材料218的在第一氧化物材料213的相对侧上的部分。图案化的光刻胶层中的开口暴露出间隔件材料218的一些部分。然后使用图案化的光刻胶层作为刻蚀掩膜来实行非等向性刻蚀以移除间隔件材料218的暴露部分。非等向性刻蚀可使用对间隔件材料218具有选择性但不实质上影响铁电层205、沟道层207及衬底50的刻蚀剂。在间隔件材料218中形成第三沟槽217之后移除刻蚀掩膜。由于形成了第三沟槽217，因此在第一氧化物材料213的侧壁213s上形成间隔件218s，且铁电层205的一些部分、沟道层207的一些部分、ESL 119的一些部分及衬底50的顶表面50t经由第三沟槽217暴露出来。
第一氧化物材料213的每一鳍状结构可具有长度L1且间隔件218s可具有长度L2，长度L2大于或小于长度L1。第一氧化物材料213的长度L1及在第一氧化物材料213的相对侧壁213s上的间隔件218s的长度L2界定FeRAM装置200的沟道区。确切而言，在第一氧化物材料213的相对侧壁213s上的间隔件218s使FeRAM装置200的沟道区自等于长度L1的第一沟道长度延伸至等于L1+(L2×2)的实际沟道长度。应注意，第一氧化物材料213的长度L1可根据用于第一氧化物材料213的材料的崩溃电压而变化。由于导电间隔件218s电性耦合至源极/漏极特征，因此第一氧化物材料213的长度L1对于防止导电间隔件218s之间的泄漏至关重要。因此，第一氧化物材料213的长度L1应是足以避免经由第一氧化物材料213的泄漏的长度。若长度L1太短，则第一氧化物材料可能容易崩溃且导致经由第一氧化物材料213发生的漏电。在一些实施例中，长度L1与长度L2可具有约1：2至约5：1的比率(L1：L2)，例如约2：1。在一些实施例中，第一氧化物材料213的长度L1可处于约20纳米至约50纳米的范围内，例如约30纳米。然而，可根据FeRAM装置200的尺寸而使用更大或更小的长度L1。
导电间隔件218s将源极/漏极边缘场(fringing field)延伸至沟道区中且增强铁电层205中的边缘电场(来自后续的源极/漏极特征)。在传统FeRAM装置中，层间介电质可插入沟道区中。层间介电质的部分延伸至源极/漏极特征中以形成外伸源极/漏极接触件。该些外伸源极/漏极接触件维持恰当的沟道长度，同时提供在铁电层中进行电性极化所需的耦合电场。然而，层间介电质的使用可能会消耗所施加的电场，而导致外伸源极/漏极接触件中的极化小于源极/漏极特征的极化。在利用间隔件218s时，可省略传统FeRAM装置中经常使用的层间介电质。间隔件218s用作源头以将附加空穴载流子(正电荷)提供至沟道层207，所述空穴载流子吸引在对栅极电极(例如，层堆叠202中的导电材料203)施加外部负电压时在所述栅极电极处形成的电子(负电荷)。因此，铁电层205中的耦合电场得以增强，从而允许在编程及抹除操作期间铁电层205中发生全极化切换。增强的耦合电场亦使得存储器裕度(即，当铁电层205分别处于编程及抹除状态时的读出电流之间的差)更宽且铁电层205中的电压降明显，此增大使用氧化物半导体作为沟道材料的FeRAM装置的抹除操作期间的抹除效率。
在图10A至图10D中，以牺牲层220填充第三沟槽217。牺牲层220可由氧化硅、氮氧化硅、氮化硅或可相对于氧化物材料213提供刻蚀选择性的任何适合的材料形成。牺牲层220可使用例如ALD等任何适合的沈积技术沈积。若氧化物材料213包括氧化硅，则牺牲层220可以是氮化硅。牺牲层220可过度填充第三沟槽217且可形成于层堆叠202的上表面之上。接下来，实行平坦化工艺(例如CMP)以自层堆叠202的上表面移除牺牲层220的多余部分。可实行平坦化工艺直至暴露出最顶部介电层201T为止。在平坦化工艺之后，最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面、第一氧化物材料213的顶表面、间隔件材料218的顶表面及牺牲层220的顶表面实质上共面。
在图11A至图11D中，使用光刻及刻蚀工艺在牺牲层220中形成开口222。通过移除牺牲层220的一些部分形成开口222。在一些实施例中，在形成开口222期间亦移除沟道层207的暴露部分。在任一种情形中，开口222在垂直方向上延伸穿过牺牲层220的一些部分以暴露出衬底50的顶表面50t。实行光刻及刻蚀工艺以使得在形成开口222之后牺牲层220的一些部分留在间隔件218s的侧壁上。为了形成开口222，在FeRAM装置200之上沈积刻蚀掩膜(未示出)。刻蚀掩膜可以是具有通过光刻工艺形成的多个贯穿开口的图案化的光刻胶层。图案化的光刻胶层覆盖最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面、第一氧化物材料213的顶表面、间隔件218s的顶表面及牺牲层220的与间隔件218s的侧壁接触的部分的顶表面。图案化的光刻胶层中的贯穿开口对应于开口222的位置。所述开口暴露出牺牲层220的一些部分。然后，使用图案化的光刻胶层作为刻蚀掩膜来实行非等向性刻蚀以移除牺牲层220的暴露部分及沟道层207的暴露部分。非等向性刻蚀可使用对牺牲层220及沟道层207具有选择性但不实质上影响铁电层205及衬底50的刻蚀剂。在牺牲层220中形成开口222之后移除刻蚀掩膜。由于形成了开口222，在间隔件218s的相对侧壁上形成牺牲层220，且铁电层205的一些部分、ESL 119的一些部分及衬底50的顶表面50t经由开口222暴露出来。确切而言，剩余沟道层207(被图案化的光刻胶层覆盖)设置于在沟道层207的第一侧上的铁电层205与在沟道层207的第二侧上的氧化物材料213、间隔件218s及牺牲层220之间，且接触在沟道层207的第一侧上的铁电层205与在沟道层207的第二侧上的氧化物材料213、间隔件218s及牺牲层220。
在图12A至图12D中，以第二氧化物材料224填充开口222。第二氧化物材料224可包含与第一氧化物材料213相同的材料，且使用与第一氧化物材料213相同的沈积技术沈积。在一实施例中，第二氧化物材料是氧化硅。第二氧化物材料224填充在开口222中且接触牺牲层220、铁电层205、沟道层207、ESL 119及衬底50的顶表面50t。第二氧化物材料224可过度填充开口222且可形成于层堆叠202的上表面之上。接下来，实行平坦化工艺(例如CMP)以自层堆叠202的上表面移除第二氧化物材料224的多余部分。可实行平坦化工艺直至暴露出最顶部介电层201T为止。在平坦化工艺之后，最顶部介电层201T的顶表面、铁电层205的顶表面、沟道层207的顶表面、第一氧化物材料213的顶表面、间隔件材料218的顶表面及第二氧化物材料224的顶表面实质上共面。开口222中的第二氧化物材料224形成了隔离区222，隔离区222亦可被称为存储单元隔离区222。在图12B至图12D中可看到，第二氧化物材料224直接接触铁电层205，且沟道层207设置于第二氧化物材料224之间且接触第二氧化物材料224。另外，第一氧化物材料213与第二氧化物材料224彼此平行。
在图13A及图13D中，使用刻蚀工艺选择性地移除牺牲层220。由于移除了牺牲层220，因此形成开口226。开口226在垂直方向上自层堆叠202的背离衬底50的上表面延伸至层堆叠202的面向衬底50的下表面。开口226暴露出沟道层207、间隔件218s、第二氧化物材料224、及衬底50的顶表面50t。牺牲层220可使用任何适合的刻蚀工艺(例如干式刻蚀、湿式刻蚀或其组合)来移除。刻蚀工艺可使用对牺牲层220具有选择性但不实质上影响沟道层207、间隔件218s、第一氧化物材料213、第二氧化物材料224及衬底50的刻蚀剂。
在图14A至图14D中，以导电材料228填充开口226。导电材料228填充开口226且接触所述沟道层207的暴露表面、间隔件218s的暴露表面、第二氧化物材料224的暴露表面及衬底50的顶表面50t。导电材料228可包括Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。在一些实施例中，导电材料228可包括一或多个导电材料层。在此种情形中，可在开口226中共形地形成任选障壁层，后续接着形成导电材料228。障壁层被形成为接触所述沟道层207的暴露表面、间隔件218s的暴露表面、第二氧化物材料224的暴露表面及衬底50的顶表面50t。障壁层可包含氮化钛、氮化钽、钛钽等，且可通过CVD、ALD或其他适合的沈积技术形成。在任一情形中，可实行平坦化工艺(例如CMP)以自层堆叠202的上表面移除障壁层(若使用)的多余部分及所述导电材料228的多余部分。障壁层(若使用)及导电材料228的在开口226中的剩余部分形成导电线228s、228b。导电线228s、228b可呈在垂直方向上延伸穿过层堆叠202的金属杆或金属柱形式。导电线228s、228b用作源极/漏极区，所述源极/漏极区可被称为源极/漏极特征。
在图14C中，通过虚线框特别示出存储单元230。存储单元230是具有嵌入式铁电层205的晶体管。在存储器装置的情况下，存储单元230中的导电材料203(图14B)被称为存储单元230的字线(WL)，导电线228s、228b(例如，源极/漏极区)可被称为存储单元230的源极线(source line，SL)及位线(bit line，BL)，且源极/漏极区之间的第一氧化物材料213及间隔件218s用作沟道区。FeRAM装置200的导电材料203(例如，WL)中的每一者电性连接沿着同一水平面形成的多个存储单元。另外，FeRAM装置200的每一SL或BL电性连接多个在垂直方向上堆叠的存储单元(例如，存储单元230)。因此，3D FeRAM装置200使得多个存储单元之间能高效地共享WL、BL及SL，且存储单元的3D结构允许多层存储单元堆叠在一起以形成高密度存储阵列。
仍参考图14C，第一氧化物材料213具有第一侧壁213-1、与第一侧壁213-1相对的第二侧壁213-2、第三侧壁213-3以及与第三侧壁213-3相对的第四侧壁213-4，其中第一侧壁213-1及第二侧壁213-2接触沟道层207的一些部分，且第三侧壁213-3及第四侧壁213-4接触间隔件218s。同样地，导电线228(例如，源极/漏极特征228s)具有第一侧壁228-1、与第一侧壁228-1相对的第二侧壁228-2、第三侧壁228-3及与第三侧壁228-3相对的第四侧壁228-4，其中第一侧壁228-1及第二侧壁228-2接触沟道层207的一些部分，第三侧壁228-3接触间隔件218s，且第四侧壁228-4接触第二氧化物材料224。第二氧化物材料224接触铁电层205的一些部分、沟道层207的一些部分及导电线228的一些部分(例如，源极/漏极特征228s、228b)。
在FeRAM装置200的写入操作期间，例如当在晶体管的栅极电极(例如，图14B中所示的导电材料203)处施加外部电压时，铁电层205的极化方向发生改变。存储单元230中的铁电层205的电性极化方向指示储存于存储单元中的数字信息(例如“0”或“1”)，且确定存储单元230的晶体管的阈值电压。举例而言，为了对特定存储单元(例如，存储单元230)实行编程/抹除操作，在存储单元230内的铁电层205的一部分两端施加编程/抹除电压。可例如通过对存储单元230的栅极电极(例如，导电材料203)施加第一电压且对源极/漏极区(例如，源极线228s及位线228b)施加第二电压来施加写入电压。第一电压与第二电压之间的电压差设定铁电层205的极化方向。根据铁电层205的极化方向，存储单元230的对应晶体管的阈值电压Vt可自低阈值电压切换至高阈值电压，或反之亦然。晶体管的阈值电压值可用于指示储存于存储单元230中的位“0”或“1”。
为了对特定存储单元(例如，存储单元230)实行读取操作，对栅极电极(例如，导电材料203)施加读取电压，所述读取电压是低阈值电压与高阈值电压之间的电压。根据铁电层205的极化方向(或晶体管的阈值电压)，可导通或可不导通存储单元230的晶体管。因此，当例如在源极/漏极区(例如，源极线228s与位线228b)之间施加电压时，电流可在源极/漏极区之间流动或可不在源极/漏极区之间流动。因此，可检测电流以确定储存于存储单元230中的数字位。
如上文所论述，已发现，由于氧化物半导体中缺乏足够的空穴载流子，因此采用氧化物半导体作为沟道材料的FeRAM装置难以在抹除操作期间在铁电层两端获得均匀电场。当氧化物半导体沟道中的空穴载流子不足时，施加至栅极电极的负电压仅可在铁电层中感应低电场。因此，无法触发沟道区处的铁电层的全极化切换，进而导致在抹除操作期间抹除效率较低。通过在第一氧化物材料213的相对侧上提供间隔件218s，来自源极/漏极区(例如，源极线228s及位线228b)的边缘电场穿过间隔件218s延伸至沟道区中，此增强铁电层205中的边缘电场。即，间隔件218s及设置于间隔件218s之间的第一氧化物材料213用作晶体管的沟道区。由于间隔件218s将附加空穴载流子(正电荷)提供至沟道层207，而所述空穴载流子吸引在对栅极电极施加外部负电压时在栅极电极(例如，层堆叠202中的导电材料203)处形成的电子(负电荷)，因此可在抹除操作期间在铁电层205中获得全极化切换。增强的边缘电场亦使得存储器裕度更宽且铁电层205中的电压降明显，此增大在FeRAM装置200的抹除操作期间的抹除效率。
图14E示出FeRAM装置200的沿着图14A中所示的平面E-E截取的剖视图。可看到，导电线228s、228b接触沟道层207的一些部分、铁电层205的一些部分、ESL 109的一些部分及衬底50的顶表面的一些部分。
虽然未示出，但预想FeRAM装置200可经受其他工艺以形成各种特征接触件/通孔、内连金属层、介电层、钝化层等。举例而言，可在层堆叠202之上形成一或多个介电层，且可在所述介电层中形成开口以暴露出下伏的源极/漏极区(例如，源极线228s及位线228b)。然后，在开口中形成导电材料以形成源极/漏极接触件，所述源极/漏极接触件电性耦合至源极/漏极区(例如，源极线228s及位线228b)。源极/漏极接触件电性连接至相应的电源供应器。举例而言，源极接触件可电性连接至负电压(VSS)供应器(即，接地或零电压)且漏极接触件可电性连接至正电压(VDD)供应器。
本揭露的各种实施例提供一种存储器装置及其形成方法。所述存储器装置包括：沟道区，设置于相邻的源极/漏极区之间；及间隔件，设置于所述沟道区的相对侧上。所述沟道区、所述间隔件及所述源极/漏极区设置于两个相邻沟道层之间且接触所述两个相邻沟道层，所述两个相邻沟道层接触铁电层。所述沟道层可由n型或p型金属氧化物形成，且所述间隔件由n型或p型金属氧化物形成，其中所述间隔件具有与所述沟道层相反的导电类型。所述间隔件用作源头以在对栅极电极施加负电压时将附加空穴载流子提供至所述沟道层，由此增强铁电层中的耦合电场。因此，可在编程及抹除操作期间在铁电层中获得全极化切换。增强的边缘电场亦使得存储器裕度更宽且使得所述铁电层中的电压降明显，此增大存储器装置的抹除操作期间的抹除效率。
实施例是一种存储器装置。所述存储器装置包括：第一氧化物材料，具有第一侧壁及第二侧壁；第一间隔件层，接触所述第一氧化物材料的所述第一侧壁，所述第一间隔件层具有第一导电类型；第二间隔件层，接触所述第一氧化物材料的所述第二侧壁，其中所述第二间隔件层具有所述第一导电类型。所述存储器装置亦包括沟道层，所述沟道层具有与所述第一导电类型相反的第二导电类型，其中所述沟道层接触所述第一氧化物材料、所述第一间隔件层及所述第二间隔件层。所述存储器装置还包括接触所述沟道层的铁电层。
在一些实施例中，所述第一间隔件层、所述第二间隔件层及所述沟道层由金属氧化物半导体材料形成。在一些实施例中，所述第一氧化物材料具有第一长度，且所述第一间隔件层或所述第二间隔件层具有第二长度，所述第二长度不同于所述第一长度。在一些实施例中，所述的存储器装置还包括：第一源极特征，接触所述第一间隔件层；以及第一漏极特征，接触所述第二间隔件层。在一些实施例中，所述第一源极特征及所述第一漏极特征进一步接触所述沟道层。在一些实施例中，所述沟道层的一些部分设置于所述铁电层与所述第一源极特征及所述第一漏极特征之间且接触所述铁电层与所述第一源极特征及所述第一漏极特征。在一些实施例中，所述的存储器装置还包括：第二氧化物材料，接触所述第一源极特征；以及第三氧化物材料，接触所述第一漏极特征，其中所述第一氧化物材料、所述第二氧化物材料及所述第三氧化物材料包含相同的材料。在一些实施例中，所述第二氧化物材料及所述第三氧化物材料进一步接触所述铁电层及所述沟道层。在一些实施例中，所述的存储器装置还包括：层堆叠，包括介电材料与导电材料的交替层，其中所述介电材料与所述导电材料的所述交替层接触所述铁电层。
另一实施例是一种存储器装置。所述存储器装置包括层堆叠，所述层堆叠位于衬底之上，其中所述层堆叠包括介电材料与字线材料的交替层。所述存储器装置亦包括铁电层，所述铁电层自所述层堆叠的远离所述衬底的上表面延伸至所述层堆叠的面向所述衬底的下表面，其中所述铁电层接触所述层堆叠中的所述介电材料与所述字线材料的所述交替层。所述存储器装置亦包括沟道层，所述沟道层具有第一导电类型，所述沟道层自所述层堆叠的所述上表面延伸至所述层堆叠的所述下表面，且所述沟道层接触所述铁电层的一些部分。所述存储器装置亦包括：源极线，接触所述沟道层；位线，接触所述沟道层；以及沟道区，设置于所述源极线与所述位线之间。所述沟道区包括：第一氧化物材料，接触所述沟道层；以及间隔件层，设置于所述第一氧化物材料的相对侧壁上，其中所述间隔件层具有与所述第一导电类型相反的第二导电类型。
在一些实施例中，所述间隔件层进一步接触所述源极线及所述位线。在一些实施例中，所述间隔件层及所述沟道层由金属氧化物半导体材料形成。在一些实施例中，所述的存储器装置还包括：第二氧化物材料，接触所述源极线；以及第三氧化物材料，接触所述位线。在一些实施例中，所述第二氧化物材料及所述第三氧化物材料中的每一者进一步接触所述沟道层。在一些实施例中，所述第二氧化物材料及所述第三氧化物材料中的每一者进一步接触所述铁电层。在一些实施例中，所述第二氧化物材料具有接触所述沟道层的第一侧及接触所述源极线的第二侧，且所述第三氧化物材料具有接触所述沟道层的第一侧及接触所述位线的第二侧。在一些实施例中，所述第一氧化物材料具有第一长度，且所述间隔件层具有第二长度，且所述第一长度与所述第二长度具有约1：2至约5：1的比率(所述第一长度：所述第二长度)。
另一实施例是一种用于形成存储器装置的方法。所述方法包括：在衬底之上形成层堆叠，所述层堆叠包括介电材料与导电材料的交替层；在所述层堆叠中形成第一沟槽以暴露出所述衬底的顶表面；在所述层堆叠的暴露表面上形成铁电层；在所述铁电层上形成沟道层，所述沟道层具有第一导电类型；以第一氧化物材料填充所述第一沟槽；在所述第一氧化物材料中形成第二沟槽，所述第二沟槽延伸穿过所述第一氧化物材料以暴露出所述衬底的所述顶表面；以间隔件材料填充所述第二沟槽，所述间隔件材料具有与所述第一导电类型相反的第二导电类型；移除所述间隔件材料的一些部分，以在所述第一氧化物材料的相对侧上形成间隔件并在相邻间隔件之间形成第三沟槽；以牺牲层填充所述第三沟槽；移除所述牺牲层的一些部分以在所述牺牲层中形成开口；以第二氧化物材料填充所述开口；以及以导电材料替换所述牺牲层。
在一些实施例中，所述沟道层及所述间隔件材料由金属氧化物半导体材料形成。在一些实施例中，所述移除所述牺牲层的一些部分还包括：移除所述沟道层的暴露部分以暴露出所述铁电层的一些部分。
前述概述了几个实施例的特征，以便本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为设计或修改用于进行相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构的基础。本领域技术人员也应该意识到，这样的等效结构并不脱离本实用新型的精神和范围，并且可以在不脱离本实用新型的精神和范围的情况下对本文进行各种改动、替换以及变更。

Claims (10)

1.一种存储器装置，其特征在于，包括：
第一氧化物材料，具有第一侧壁及第二侧壁；
第一间隔件层，接触所述第一氧化物材料的所述第一侧壁，所述第一间隔件层具有第一导电类型；
第二间隔件层，接触所述第一氧化物材料的所述第二侧壁，所述第二间隔件层具有所述第一导电类型；
沟道层，具有与所述第一导电类型相反的第二导电类型，所述沟道层接触所述第一氧化物材料、所述第一间隔件层及所述第二间隔件层；以及
铁电层，接触所述沟道层。
2.根据权利要求1所述的存储器装置，其特征在于，所述第一间隔件层、所述第二间隔件层及所述沟道层由金属氧化物半导体材料形成。
3.根据权利要求1所述的存储器装置，其特征在于，所述第一氧化物材料具有第一长度，且所述第一间隔件层或所述第二间隔件层具有第二长度，所述第二长度不同于所述第一长度。
4.根据权利要求1所述的存储器装置，其特征在于，还包括：
第一源极特征，接触所述第一间隔件层；以及
第一漏极特征，接触所述第二间隔件层。
5.根据权利要求4所述的存储器装置，其特征在于，所述第一源极特征及所述第一漏极特征进一步接触所述沟道层。
6.根据权利要求4所述的存储器装置，其特征在于，还包括：
第二氧化物材料，接触所述第一源极特征；以及
第三氧化物材料，接触所述第一漏极特征，
其中所述第一氧化物材料、所述第二氧化物材料及所述第三氧化物材料包含相同的材料。
7.一种存储器装置，其特征在于，包括：
层堆叠，位于衬底之上，所述层堆叠包括介电材料与字线材料的交替层；
铁电层，自所述层堆叠的远离所述衬底的上表面延伸至所述层堆叠的面向所述衬底的下表面，所述铁电层接触所述层堆叠中的所述介电材料与所述字线材料的所述交替层；
沟道层，具有第一导电类型，所述沟道层自所述层堆叠的所述上表面延伸至所述层堆叠的所述下表面，且所述沟道层接触所述铁电层的一些部分；
源极线，接触所述沟道层；
位线，接触所述沟道层；以及
沟道区，设置于所述源极线与所述位线之间，所述沟道区包括：
第一氧化物材料，接触所述沟道层；以及
间隔件层，设置于所述第一氧化物材料的相对侧壁上，所述间隔件层具有与所述第一导电类型相反的第二导电类型。
8.根据权利要求7所述的存储器装置，其特征在于，所述间隔件层进一步接触所述源极线及所述位线。
9.根据权利要求7所述的存储器装置，其特征在于，所述间隔件层及所述沟道层由金属氧化物半导体材料形成。
10.根据权利要求7所述的存储器装置，其特征在于，还包括：
第二氧化物材料，接触所述源极线；以及
第三氧化物材料，接触所述位线。
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